KR20060042680A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 트랜지스터 형성시 숏 채널에 따른 펀치 스루를 방지하는데 적합한 트랜지스터 제조 방법을 제공하기 위한 것으로, 이를 위한 반도체 소자의 트랜지스터 제조 방법은 소스/드레인이 형성될 영역의 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치를 일부 매립하는 공핍확산방지막을 형성하는 단계; 상기 공핍확산방지막 및 상기 반도체 기판을 덮은 에피텍셜층을 형성하는 단계; 상기 에피텍셜층 상에 게이트절연막과 게이트전극을 형성하는 단계; 및상기 공핍확산방지막 상부 영역의 상기 에피텍셜층에 소스/드레인영역을 형성하는 단계를 포함한다.
숏 채널(short channel), 에피텍셜 실리콘(Epitaxial Si), 공핍확산방지막
Description
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 단면도,
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 포토레지스트
23 : 트렌치 24, 24a : 절연막
25 : 에피텍셜층 26 : 게이트절연막
27 : 폴리실리콘 28 : 텅스텐실리사이드
29 : 하드마스크질화막 30 : 게이트사이드월(게이트스페이서)
31 : N형 이온주입 32 : 소스/드레인 접합
33 : 공핍층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 트랜지스터 제조 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자의 고집적화가 진행되면서 채널 길이의 감소에 따라 솟 채널 효과(short channel effect)가 발생한다. 숏 채널 효과의 대표적인 것이 역치전압(threshold voltage)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소스/드레인 영역의 공핍층 전하, 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
MOS 트랜지스터는 드레인 전압이 증가할수록, 드레인 공핍층이 비례하여 증가함으로써, 드레인 공핍층이 소스 영역에 근접해지게 된다. 따라서 게이트 전극의 길이가 짧아지면 드레인 공핍층과 소스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소스측에까지 영향을 미쳐서 소스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소스 영역과 드레인 영역 사이에 전류가 흐르게 된다. 이것이 펀치 스루(Punch Through)라고 불리는 현상인데, 펀치 스루가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다. 통상적으로 MOS 트랜지스터에서는 원하는 역치전압(Vt)을 확보하기 위하여 Vt 조절용 이온주입을 실시하고 있다.
숏 채널 MOS 트랜지스터에서는 드레인 전압이 비교적 낮을 때, 기판 내부에서는 드레인의 공핍층이 직접 소스측까지 확대되지 않지만 기판 표면은 게이트 전압에 의해 어느 정도 공핍화되어 있어 드레인 전압에 의해 소스 근방의 전위장벽의 높이를 변화시킬 수 있다. 이를 표면 펀치 스루라고 하는데, Vt 조절용 이온주입은 기판과 게이트 산화막 간의 계면 농도를 증가시키기 때문에 역치전압을 조절하는 효과뿐만 아니라 표면 펀치 스루를 억제하는 효과도 얻을 수 있다.
이러한 숏 채널 효과를 방지하는 하나의 방법으로 LDD(Lightly Doped Drain)영역을 형성하는 방법을 도입하게 되었다. 최근에 들어서는 LDD 영역을 형성하기 위한 수단 이외에, 인접하는 게이트 전극들간의 전기적 차단 수단으로서 기능을 행하게 되었다.
도 1a 내지 도 1e는 종래 기술에 따른 트랜지스터 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, P형 실리콘 기판에(11) 상에 소자분리막(12)을 형성한 후, 게이트절연막(13)을 증착한다. 이어서, 게이트절연막(13) 상부에 폴리실리콘(14), 텅스텐실리사이드(15), 하드마스크질화막(16)의 순서로 적층된 구조를 형성한다.
도 1b에 도시된 바와 같이, 하드마스크질화막(16a) 상부에 게이트 마스크로서 포토레지스트(17)를 형성하고, 하드마스크질화막(16a), 텅스텐실리사이드(15a), 폴리실리콘(14a), 게이트절연막(13a)을 식각하여 게이트 패턴을 형성한다.
도 1c에 도시된 바와 같이, 포토레지스트(17)를 제거한 후, 실리콘 기판(11) 내에 소스/드레인을 형성하기 위한 이온주입(18)을 실시한다. 이 때, 인(P)을 이온주입하는 방법을 적용한다. 이온주입(18) 공정을 통해서 셀접합(19) 영역이 형성된다.
도 1d에 도시된 바와 같이, 게이트패턴을 포함하는 실리콘 기판(11) 전면에 게이트사이드월(20)용 절연막을 증착한다. 메모리 셀 지역의 LDD를 형성하기 위해 게이트사이드월(20)을 증착한 후 소스/드레인의 Rs 감소 및 그레이드 접합(Grade Junction)을 만들기 위해 N-type의 이온 주입(21)을 추가로 진행한다. 이 때, N-type 이온으로는 인(P)을 주로 사용한다.
도 1e에 도시된 바와 같이, 비등방성 전면 식각에 의해 절연막을 식각하여 게이트사이드월이 부착된 게이트 패턴을 형성한다. 한편, 도 1e에 도시된 바와 같이 트랜지스터의 동작시 LDD의 소스/드레인 영역 주위로 공핍층이 형성한다. 이 공핍층은 확산이 방지되지 않아서, 드레인영역을 주위로 넓고, 다소 불규칙하게 소스영역 쪽으로 확산되어있으며, 소스 영역은 드레인영역에 비해 좁고 일정하게 확산된 구조를 갖는다.
위와 같은 셀 구조의 경우, 트랜지스터 사이즈가 슈링크(shrink) 되면서 솟 채널 마진이 부족하여 소스/드레인 간에 펀치스루(Punch through)가 발생할 우려가 있다. 이 때, 숏 채널 마진이란, 채널 길이가 드레인에 가해지는 전압에 의해 짧아져서 게이트에서 관리해야할 채널을 드레인이 공유하므로서 셀 문턱전압이 낮아지 거나 심할 경우 소스/드레인 간에 펀치를 유발하는 현상이다.
또한, 위와 같은 셀 구조의 경우, 셀접합 캐패시턴스의 스피드에 딜레이를 가져올 수 있다. 게다가 쉘로우 접합을 만들 수 없기 때문에 소스/드레인 시트저항의 요소인 LDD 스페이서를 감소시킬 수 없어 Rs 증가로 인한 Iop 저하를 가져올 수 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 트랜지스터 형성시 숏 채널에 따른 펀치 스루를 방지하는데 적합한 트랜지스터 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 소스/드레인 접합이 형성될 영역에 트렌치를 갖는 반도체 기판, 상기 트렌치 내의 일부 영역에 매립된 공핍확산방지막, 상기 트렌치 내의 공핍확산방지막 상부를 덮는 에피텍셜층, 상기 반도체 기판의 선택된 표면 상에 형성된 게이트 전극, 및 상기 공핍확산방지막 위 영역의 에피텍셜층에 형성된 소스/드레인 영역을 포함하는 반도체 소자의 트랜지스터를 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명은 소스/드레인이 형성될 영역의 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치를 일부 매립하는 공핍확산방지막을 형성하는 단계, 상기 공핍확산방지막 및 상기 반도체 기판을 덮은 에피텍셜층을 형성하는 단계, 상기 에피텍셜층 상에 게이트절연막과 게이트전극을 형성하는 단계, 및 상기 공핍확산방지막 상부 영역의 상기 에피텍셜층에 소스/드레인영역을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 트랜지스터 제조 방법을 도시한 공정 단면도이다. 이하, 트랜지스터는 DRAM에서 셀영역에 형성되는 것이다.
도 2a에 도시된 바와 같이, P형 기판(21) 상에 마스크 공정으로 포토레지스트(22)를 형성하고 드러난 기판을 식각한다. 포토레지스트의 오픈부위 즉, 트렌치 영역은 트랜지스터의 소스/드레인 접합이 형성될 영역이다.
도 2b에 도시된 바와 같이, 포토레지스트(22)를 제거하고 트렌치(23)를 포함한 기판(21) 전면에 예컨대 산화막과 같은 절연막(24)을 증착한다. 이 때, 절연막(24)은 게이트전극 하부에 형성될 소스/드레인 공핍층의 확산을 억제하기 위한 공핍확산방지막이 된다.
도 2c에 도시된 바와 같이, 트렌치(23)안에 증착된 절연막(24a)을 트렌치 내부에 일정 부분이 남을 때까지 에치백을 진행한다.
이 때, 트랜치(23) 내부에 절연막(24a)은 모두 매립되어 있지 않고, 트렌치 (23) 깊이보다 낮은 깊이로 매립되며, 절연막(24a)은 공정 진행상 문제가 되지 않도록 300Å∼500Å의 두께를 갖도록 한다.
도 2d에 도시된 바와 같이, 에피텍셜 방법으로 기판(21)을 성장시켜 에피텍셜층(25)을 형성한다. 기판(21) 식각 후 웨이퍼 내의 결함 감소를 위해 1000Å이상으로 성장시킨다. 에피텍셜층(25)이 형성되면서, 트렌치(23) 안에 일부 형성된 절연막(24a)은 실리콘 내에 매립되는 구조를 갖는다.
이어서, 도 2e에 도시된 바와 같이, 결과물 상에 게이트 패턴을 형성한다. 게이트 패턴은 게이트산화막(26), 폴리실리콘(27), 텅스텐실리사이드(28), 하드마스크질화막(29)을 차례로 증착하고 게이트 마스크 및 식각 공정으로 게이트 패턴이 형성된다. 게이트사이드월을 형성하고, 게이트사이드월(30) 형성 전후에 소스/드레인 접합(32)이 형성되도록 N형 이온주입(31)을 실시한다. N형 이온으로는 인(P) 또는 비소(As)를 주로 사용한다. 메모리 셀에서는 인을, 주변회로영역에서는 비소를 주로 사용한다.
도 2f에 도시된 바와 같이, 전압 인가시 매립된 절연막(24a)은 소스/드레인 셀접합(32) 주위에 형성되는 공핍층(33)의 확산을 방지한다.
또한 기판의 실리콘(21) 유전상수(K=11.7) 보다 절연막(24)의 유전상수(K=3.9)가 더 작으므로, 약 3배의 접합 캐패시턴스의 감소를 가져와 트랜지스터의 스피드를 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 산화막으로 소스/드레인 공핍층을 억제하므로써 셀 접합 캐패시턴스의 감소를 가져와 트랜지스터의 속도 향상 효과를 얻을 수 이다.
또한, 에피텍셜 실리콘층의 두께에 따라 쉘로우 접합을 만들어 측면 확산을 줄여 LDD 스페이서를 줄일 수 있는 효과를 얻을 수 있는 제조 방법을 제공하는데 그 목적이 있다.
Claims (6)
- 소스/드레인 접합이 형성될 영역에 트렌치를 갖는 반도체 기판;상기 트렌치 내의 일부 영역에 매립된 공핍확산방지막;상기 트렌치 내의 공핍확산방지막 상부를 덮는 에피텍셜층;상기 반도체 기판의 선택된 표면 상에 형성된 게이트 전극; 및상기 공핍확산방지막 위 영역의 에피텍셜층에 형성된 소스/드레인 영역을 포함하는 반도체 소자의 트랜지스터.
- 제 1항에 있어서,상기 공핍확산방지막은 산화막인 것을 포함하는 반도체 소자의 트랜지스터.
- 소스/드레인이 형성될 영역의 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;상기 트렌치를 일부 매립하는 공핍확산방지막을 형성하는 단계;상기 공핍확산방지막 및 상기 반도체 기판을 덮은 에피텍셜층을 형성하는 단계;상기 에피텍셜층 상에 게이트절연막과 게이트 전극을 형성하는 단계; 및상기 공핍확산방지막 상부 영역의 상기 에피텍셜층에 소스/드레인영역을 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제 3항에 있어서,상기 트렌치를 일부 매립하는 공핍확산방지막을 형성하는 단계는,상기 트렌치를 포함하는 실리콘 기판 전면에 절연막을 형성하는 단계; 및상기 절연막이 트렌치 높이의 소정 높이까지 매립되도록 에치백 하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제 3항에 있어서,상기 공핍확산방지막은 산화막을 사용하는 반도체 소자의 트랜지스터 제조 방법.
- 제 3항에 있어서,상기 공핍확산방지막은 300Å∼500Å의 두께를 갖는 반도체 소자의 트랜지스터 제조 방법.
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| KR100906648B1 (ko) * | 2008-01-03 | 2009-07-07 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
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