KR101177485B1 - 매립 게이트형 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 GIDL(gate induced drain leakage)의 열화없이 셀 트랜지스터의 특성을 향상시킬 수 있는 매립 게이트형 반도체 소자 및 그 제조방법을 개시한다. 매립 게이트형 반도체 소자는 트렌치를 구비하는 반도체 기판, 상기 트렌치내에 배열되는 게이트 구조물, 및 상기 트렌치의 측벽에 국부적으로 배열되는 저농도 접합 영역을 구비한다.
매립 게이트, LDD, GIDL, 온전류

Description

매립 게이트형 반도체 소자 및 그 제조방법{Buried gate semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 셀 트랜지스터 특성이 개선된 매립 게이트형 반도체 장치 및 그 제조 방법에 관한 것이다.
소자의 크기가 축소됨에 따라 트랜지스터의 채널 길이가 짧아지게 되었다. 이에 따라 트랜지스터 특성을 확보하기 위하여 높은 채널 도핑을 실시하는 방법이 제안되었으나, 높은 채널 도핑으로 인해 리프레쉬 특성이 열화되었다. 또한, 낮은 스토리지 캐패시턴스(Cs)로 인해 충분한 센싱 마진을 확보하기 어려워 기생 캐패시턴스(Cb)를 낮추기 위한 노력이 진행되고 있다.
상기 문제점을 해결하기 위한 방법으로 게이트가 비트라인 하부에 배열되는 매립 게이트 구조가 제안되었다. 이러한 매립 게이트 구조는 워드라인과 비트라인간의 캐패시턴스와 비트라인 전체 캐패시턴스를 감소시킬 수 있어 기생 개패시턴스를 감소시킬 수 있었다. 그러나, 매립 게이트 구조는 게이트 에치백 공정으로 인하여 게이트와 접합 영역의 오버랩 영역이 통상적인 리세스 게이트 구조에 비하여 감 소하게 된다.
이에 따라 매립 게이트 구조는 GIDL(gate induced drain leakage)을 감소시킬 수는 있으나, 매립 게이트의 에치백 깊이에 따른 편차가 발생하게 되고, 게이트와 접합영역간에 논-오버랩(non-overlap)이 발생될 수 있다. 이러한 게이트와 접합영역간의 논-오버랩 영역에서의 저항 증가로 인하여 트랜지스터의 온 전류가 열화되어 트랜지스터 특성을 확보할 수 없게 되었다.
본 발명은 반도체 본 발명은 GIDL의 열화없이 트랜지스터 특성을 확보할 수 있는 매립 게이트형 반도체 소자 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 매립 게이트형 반도체 소자는 트렌치를 구비하는 반도체 기판, 상기 트렌치내에 배열되는 게이트 구조물, 및 상기 트렌치의 양측벽들에 국부적으로 배열되는 저농도 접합 영역들을 구비한다.
상기 저농도 접합 영역들은 상기 기판과 반대 도전형을 갖는 불순물들, 예를 들어 P 또는 As 이 도핑된 영역을 포함할 수 있다.
상기 게이트 구조물은 상기 트렌치의 저면 및 측벽들에 배열된 게이트 절연막, 상기 트렌치의 저부에 배열되어, 적어도 일부분들이 상기 저농도 접합영역들과 오버랩되는 게이트 전극, 및 상기 트랜치내의 상기 게이트 전극상에 배열된 캡핑막을 포함할 수 있다.
또한 본 발명의 다른 실시예에 따른 반도체 장치의 제조방법은 반도체 기판에 트렌치 및 상기 트렌치의 측벽 일부분에 배열되는 저농도 접합 영역을 형성하고, 상기 트렌치의 저면 및 측벽들에 게이트 절연막을 형성하며, 상기 트렌치가 매립되도록 상기 게이트 절연막상에 게이트 전극물질을 형성하고, 상기 게이트 전극물질을 식각하여 일부분이 상기 저농도 접합 영역과 오버랩되는 게이트 전극을 형성하며, 및 상기 트렌치내의 상기 게이트 전극상에 캡핑막을 형성하는 것을 포함한 다.
상기 트렌치와 저농도 불순물 영역을 형성하는 것은 게이트 마스크를 이온주입 마스크로 이용하여 저농도 불순물을 상기 반도체 기판으로 이온 주입하여 상기 게이트 전극의 상기 적어도 일부분과 오버랩되는 상기 저농도 불순물 영역을 형성하고, 및 상기 게이트 마스크를 식각 마스크로 하여 상기 반도체 기판을 식각하여 상기 트렌치를 형성하는 것을 포함할 수 있다.
상기 트렌치와 저농도 불순물 영역을 형성하는 것은 게이트 마스크를 식각 마스크로 하여 상기 반도체 기판을 식각하여 상기 트렌치를 형성하고, 및 상기 게이트 마스크를 이온주입 마스크로 이용하여 저농도 불순물을 상기 반도체 기판으로 이온 주입하여 상기 게이트 전극의 상기 적어도 일부분과 오버랩되도록 상기 게이트의 상기 측벽에 상기 저농도 불순물 영역을 형성하는 것을 포함할 수 있다.
본 발명의 매립 게이트형 반도체 소자 및 그 제조방법에 따르면, 게이트 트렌치의 측벽에 저농도 불순물 영역을 형성하여 줌으로써, 매립 게이트와 접합 영역간의 오버랩 마진을 개선할 수 있다. 또한, 매립 게이트와 접합 영역간의 오버랩 영역을 충분히 확보할 수 있어 온 전류를 증가시킬 수 있으며, 이에 따라 셀 트랜지스터의 특성을 개선할 수 있다.
또한, 매립 게이트와 오버랩되는 접합영역이 저농도 불순물 영역이므로, 전계 집중 현상을 방지하여 GIDL 의 열화없이 온 전류를 증가시킬 수 있다. 이에 따라, 종래와 동일한 에치백 깊이로 게이트를 형성하는 경우, 브레이크 다운 전압을 그대로 유지하면서 종래 대비 온 전류를 증가시킬 수 있으며, 이에 따라 셀 트랜지스터 특성을 향상시켜 줄 수 있다.
게다가, 상기 저농도 불순물 영역을 상기 매립 게이트 형성용 마스크를 이용하여 형성하므로써, 추가 마스크 공정이 요구되지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명한다.
도 1a 내지 도 1f는 본 발명의 실시예에 매립 게이트형 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(미도시) 및 하드 마스크층(미도시)을 순차적으로 형성하고, 이어서 상기 반도체 기판(100)의 소정부분이 노출되도록 하드 마스크층 및 패드 산화막을 식각하여 패드 산화막 패턴(101) 및 하드 마스크 패턴(105)을 형성한다. 상기 하드 마스크 패턴(105)은 질화막 또는 폴리실리콘을 포함할 수 있다. 상기 하드 마스크 패턴(105)을 식각 마스크로 하여 상기 반도체 기판(100)의 상기 노출된 부분을 일정 깊이만큼 식각하여 소자 분리용 트렌치(110)를 형성한다.
도 1b를 참조하면, 상기 소자 분리용 트렌치(110)가 매립되도록 절연막(미도시)을 형성한다. 상기 절연막은 SOD (spin on dielectric) 계열의 절연막을 포함할 수 있다. 예를 들어, 상기 절연막은 산화막을 포함할 수 있다. 상기 절연막을 트렌치내에 갭필한 다음 어닐링 공정을 수행할 수도 있다. CMP(chemical mechanical polishing) 공정을 수행하여 상기 하드 마스크 패턴(105)이 노출될 때까지 상기 절연막을 식각하여 상기 소자 분리용 트렌치(110)내에 액티브 영역(120)을 한정하는 소자 분리막(130)을 형성한다. 상기 소자 분리막(130)을 형성하기 전에, 상기 소자 분리용 트렌치(110)의 저면 및 측벽에 라이너 질화막(미도시)과 라이너 산화막(미도시)을 더 형성할 수도 있다.
도 1c을 참조하면, 게이트 영역을 정의하는 게이트 마스크(미도시)를 이용하여 상기 액티브 영역(120)으로 기판과 반대 도전형을 갖는 저농도 불순물 영역, 예를 들어 N-형 불순물을 상기 액티브 영역(120)으로 이온주입하여 저농도 불순물 영역(140)을 형성한다. 상기 N-형 불순물은 P 또는 As 을 포함할 수 있다. 바람직하게는, 상기 N-형 불순물은 후속의 열공정시 상대적으로 열확산이 작은 As 을 포함할 수 있다.
상기 저농도 불순물 영역(140)은 상기액티브 영역(120)내 상기 트렌치의 측벽에 국부적으로 형성될 수 있다. 이때, 상기 저농도 불순물 영역(140)이 배열되는 위치는 후속 공정에서 형성될 매립 게이트의 에치백 식각 깊이를 고려하여 정하여 질 수 있다. 예를 들어, 상기 매립 게이트의 에치백 식각 깊이가 500Å 이라고 가정하면, 상기 저농도 불순물(140)은 도핑 소오스인 As 또는 P, 바람직하게는 As 를 8.0E13 내지 3.0E14의 도우즈, 0.1keV 내지 100keV, 바람직하게는 40keV 의 에너지, 0 내지 45°의 경사각, 바람직하게는 0°의 경사각으로 이온 주입하여 형성할 수 있다. 이때, 도면에는 도시되지 않았으나, 상기 N-형 불순물은 상기 소자 분리막(130)으로도 이온 주입될 수 있다.
도 1d를 참조하면, 상기 게이트 마스크를 이용하여 상기 액티브 영역(120)의 일부분을 소정 깊이로 식각하여 액티브 영역(120)에 게이트용 트렌치(150)를 형성한다. 이때, 상기 소자분리막(130)의 일부분을 소정 깊이로 식각하여 상기 소자 분리막(130)에도 상기 N-형 불순물이 이온 주입된 부분(미도시)에 대응하여 상기 게이트용 트렌치(150)를 형성할 수 있다.
상기 저농도 불순물 영역(140)을 형성하기 위한 이온 주입 마스크로서 상기 게이트용 트렌치(150)를 형성하기 위한 상기 게이트 마스크를 사용하므로, 상기 저농도 불순물 영역(140)을 형성하기 위한 추가의 마스크 공정은 요구되지 않는다. 다른 예로서, 상기 게이트 마스크를 이용하여 상기 게이트용 트렌치(150)를 먼저 형성한 다음, 상기 N-형 불순물 이온주입 공정을 실시하여, 상기 게이트용 트렌치(150)의 측벽에 국부적으로 배열되는 상기 저농도 불순물 영역(140)을 형성할 수 있다.
도 1e를 참조하면, 상기 게이트용 트렌치(150)의 저면 및 측벽에 게이트 절연막(161)을 형성한다. 상기 게이트 절연막(161)은 산화막을 포함할 수 있으며, 상기 산화막은 상기 게이트용 트렌치(150)의 저면 및 측벽을 산화시켜 형성할 수도 있다.
상기 게이트 절연막(161)이 형성된 게이트용 트렌치(150)가 매립되도록 기판 상에 게이트 전극물질(미도시)을 형성한다. 이어서, 상기 게이트 전극물질을 CMP 공정 및/또는 에치백 공정을 통해 식각하여 상기 게이트용 트렌치(150)의 저부에 배열되는 게이트 전극(165)을 형성한다. 상기 게이트 전극(165)은 적어도 상기 저농도 불순물 영역(140)과 오버랩되도록 상기 게이트용 트렌치(150)내에 배열될 수 있다. 이때, 상기 게이트 전극 형성시 상기 게이트 절연막(161)도 에치백될 수 있다.
도 1f를 참조하면, 상기 게이트용 트렌치(150)의 상부가 매립되도록 기판상에 캡핑 절연막(미도시)을 형성한다. 상기 캡핑 절연막은 산화막을 포함할 수 있다. 상기 캡핑 절연막을 CMP 공정을 통해 식각하여 상기 게이트용 트렌치(150)내의 게이트 전극(165)상에 캡핑막(167)을 형성한다. 이때, 상기 캡핑 절연막은 상기 하드 마스크 패턴(105)의 상면이 노출될 때까지 식각되어 상기 캡핑막(167)이 상기 상기 게이트용 트렌치(150)의 상부에 매립되도록 형성될 수 있다. 따라서, 상기 게이트용 트렌치(150)내에 매립된, 상기 게이트 절연막(161), 상기 게이트 전극(165) 및 상기 캡핑막(167)을 포함하는 매립 게이트(160)가 형성된다.
도면상에는 도시되지 않았으나, 상기 저농도 불순물 영역(140)과 접하도록 상기 저농도 불순물 영역(140) 상부의 상기 액티브 영역(120)에 고농도 불순물을 이온주입하여, 소오스 및 드레인 영역을 위한 고농도 불순물 영역을 더 형성할 수도 있다. 따라서, 상기 소오스 및 드레인 영역은 저농도 불순물 영역(140)과 고농도 불순물 영역을 포함하는 LDD (lightly doped drain) 구조를 가질 수 있다.
도 2a 및 도 2b는 매립 게이트형 반도체 소자에서 매립 게이트의 에치백 깊 이에 따른 접합 영역의 프로파일을 보여주는 도면으로서, 도 2a는 매립 게이트와 논-오버랩되는 접합 영역의 프로파일을 나타내고, 도 2b는 매립 게이트와 오버랩되는 접합 영역의 프로파일을 나타낸다. 도 2a 및 도 2b에서 "SN"은 후속 공정에서 형성될 스토리지 노드 콘택과 연결되는 되는 영역을 표시한 것이다.
도 2a 및 도 2b를 참조하면, 도 1d에서와 같이 게이트 전극물질의 에치백 공정시, 에치백 식각 깊이에 따라 매립 게이트와 접합 영역간의 오버랩 영역(R2)이 형성되거나 또는 논-오버랩 영역(R1)이 형성될 수 있다. 종래에는, 게이트 전극과 접합영역간의 상기 논-오버랩 영역(R1)의 발생으로 논-오버랩 영역에서의 저항증가로 인해 채널 저항이 증가하게 되어 온 전류 특성을 열화시키게 된다. 그러므로, 본 발명의 실시예에서는, 저농도 불순물 영역(140)을 상기 액티브 영역(120)내의 게이트용 트렌치(150)의 측벽에 국부적으로 형성하므로써, 매립 게이트(160)와 접합영역간의 논-오버랩영역의 발생을 방지할 수 있게 된다.
도 3a 및 도 3b는 매립 게이트형 반도체 소자에서 저농도 불순물 영역의 형성 유무에 따른 접합 영역의 프로파일을 보여주는 도면으로서, (a)는 저농도 불순물 영역이 배열되지 않은 경우의 접합 영역의 프로파일이고, (b)는 저농도 불순물 영역이 배열되는 경우의 접합 영역의 프로파일을 나타낸다.
도 3a 및 도 3b를 참조하면, 종래에는 접합영역이 대칭적으로 형성되고 매립 게이트와 접합 영역간의 논-오버랩 영역이 형성되어, 상기 논-오버랩 영역에 의한 채널 저항의 증가로 인하여 온 전류 특성이 열화되게 된다. 한편, 본원 발명의 실시예에서는, 도 1c에서와 같이 저농도의 불순물 영역을 국부적으로 형성하여 줌으 로써, 상기 액티브 영역(120)내의 비트라인 콘택과 연결될 부분과 스토리지 노드 콘택이 연결될 부분에서의 접합 프로파일이 비대칭적으로 형성할 수 있다. 이에 따라서, GIDL 을 유발하는 매립 게이트와 접합영역간의 오버랩 영역이 저농도 불순물 영역(140)으로 이루어지게 되어 GIDL 의 열화는 거의 없는 반면에, 트랜지스터의 온전류는 증가하게 된다.
도 4는 매립 게이트형 반도체 소자에서 접합 영역의 도핑 프로파일을 보여주는 도면으로서, 도 3에서 매립 게이트와 접합 영역간의 오버랩영역을 Y 방향 (매립 게이트의 길이 방향)에서 절단한 경우의 도핑 프로파일이다. 도 4에서 "a"는 종래의 접합 영역의 도핑 프로파일이고, "b"는 본 발명의 접합 영역의 도핑 프로파일을 나타낸다.
도 4를 참조하면, 본원 발명의 실시예는 저농도 불순물 영역(140)의 형성에 따라 접합 영역이 종래보다 완만한 도핑 프로파일을 갖게 되며, 이에 따라 매립 게이트와 드레인 영역간의 오버랩 영역에 걸리는 전계를 감소시켜 줄 수 있게 된다.
도 5는 매립 게이트형 반도체 소자에서 매립 게이트와 접합 영역간의 오버랩영역에 걸리는 전계를 보여주는 도면으로서, 매립 게이트와 접합 영역간의 오버랩 영역이 도 3 및 도 44와 같은 도핑 프로파일을 갖는 경우의 전계를 나타낸다. 도 5에서 "a"는 종래의 오버랩 영역에 걸리는 전계를 나타내고, "b"는 본 발명의 오버랩 영역에 걸리는 전계를 나타낸다.
도 5를 참조하면, 본 발명의 실시예에서는 오버랩 영역에서의 전계가 종래보다 E1 만큼 감소됨을 알 수 있다. 따라서, 저농도 불순물 영역(140)의 형성에 따라 매립 게이트와 접합 영역간의 오버랩 영역이 완만한 도핑 프로파일을 갖게 되므로, 오버랩 영역에 걸리는 전계를 감소시켜 줄 수 있게 된다.
도 6은 동일한 에치백 식각 깊이를 갖는 매립 게이트형 반도체 소자에서 저농도 불순물 영역의 유무에 따른 트랜지스터의 특성의 시뮬레이션 결과를 나타내는 도면이다. 도 6에서 "a"는 종래의 트랜지스터 특성을 나타내고, "b"는 본 발명의 트랜지스터의 특성을 나타낸다.
도 6을 참조하면, 본 발명의 실시예에서는 저농도 불순물 영역(140)의 형성에 따라 브레이크 다운 전압의 열화없이 종래와 비슷한 브레이크 다운 전압에서 온 전류가 증가하게 되고, 이에 따라 셀 트랜지스터의 특성이 개선됨을 알 수 있다.
본원 발명의 실시예는 매립 게이트 구조에 한정되는 것이 아니며, 리세스 게이트 또는 핀 게이트에도 적용 가능하다. 핀 게이트에 적용시 비트라인 접합이 깊어짐에 따라 이웃하는 게이트 효과를 감소시킬 수 있다.
이상에서 설명한 바와 같이, 본원 발명의 매립 게이트형 반도체 소자 및 그 제조방법에 따르면, 게이트용 트렌치를 형성하기 위한 게이트 마스크를 이용하여 저농도 접합 영역을 국부적으로 형성하므로, 추가의 마스크 공정없이 요구되지 않는다. 또한, 저농도 접합 영역을 비대칭적으로 형성함에 따라 GILD의 열화없이 트랜지스터의 온전류를 증가시킬 수 있으며, 이에 따라 셀 트랜지스터의 특성을 향상시킬 수 있다.
이상에서, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발 명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 매립 게이트형 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 2a 및 도 2b는 본 발명의 매립 게이트형 반도체 소자에서 매립 게이트의 애치백 깊이에 따른 접합 프로파일을 보여주는 도면이다.
도 3a 및 도 3b은 본 발명의 매립 게이트형 반도체 소자에서 LDD 구조에 따른 접합 프로파일을 보여주는 도면이다.
도 4는 본 발명의 매립 게이트형 반도체 소자의 LDD 구조의 도핑 프로파일을 보여주는 도면이다.
도 5는 본 발명의 매립 게이트형 반도체 소자의 전계 프로파일을 보여주는 도면이다.
도 6은 본 발명의 매립 게이트형 반도체 소자에서 매립 게이트의 에치백 깊이에 따른 트랜지스터 특성 시뮬레이션 결과를 보여주는 도면이다.

Claims (14)

  1. 트렌치를 구비하는 반도체 기판;
    상기 트렌치 하부에 매립된 게이트 전극;
    상기 게이트 전극과 오버랩되도록 상기 트렌치의 측벽에 배열되는 제 1 불순물 영역;
    상기 제 1 불순물 영역 보다 고농도를 가지며 상기 제 1 불순물 영역과 접하도록 상기 제 1 불순물 영역 상에 형성되는 제 2 불순물 영역을 포함하며,
    상기 게이트 전극에 대한 소오스 영역 및 드레인 영역은 각각 상기 제 1 불순물 영역과 상기 제 2 불순물 영역을 포함하는 것을 특징으로 하는 매립 게이트형 반도체 소자.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제 1 불순물 영역은 상기 기판과 반대 도전형을 갖는 불순물들이 도핑된 것 특징으로 하는 매립 게이트형 반도체 소자.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서, 상기 불순물들은 N형 불순물들을 포함하는 것을 특징으로 하는 매립 게이트형 반도체 소자.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서, 상기 불순물들은 P 또는 As 를 포함하는 것을 특징으로 하는 매립 게이트형 반도체 소자.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 제 1 불순물 영역은 As 이 도핑된 영역들인 것을 특징으로 하는 매립 게이트형 반도체 소자.
  6. 삭제
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 게이트 전극은 배리어막과 메탈막의 적층구조를 갖는 것을 특징으로 하는 매립 게이트형 반도체 소자.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서, 상기 배리어막은 TiN을 포함하고, 상기 메탈막은 W을 포함하는 것을 특징으로 하는 매립 게이트형 반도체 소자.
  9. 반도체 기판 내부에 제 1 불순물 영역을 형성하는 단계;
    상기 제 1 불순물 영역을 관통하도록 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 저면 및 측벽들에 게이트 절연막을 형성하는 단계;
    상기 트렌치가 매립되도록 상기 게이트 절연막상에 게이트 전극물질을 형성하는 단계;
    상기 게이트 전극물질을 식각하여 일부분이 상기 제 1 불순물 영역과 오버랩되는 게이트 전극을 형성하는 단계;
    상기 트렌치내의 상기 게이트 전극 상에 캡핑막을 형성하는 단계; 및
    상기 제 1 불순물 영역과 접하도록 상기 제 1 불순물 영역 상부의 상기 반도체 기판에 상기 제 1 불순물 보다 고농도의 제 2 불순물을 주입하는 단계를 포함하는 매립 게이트형 반도체 소자의 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 제 1 불순물 영역을 형성하는 단계는
    상기 반도체 기판과 반대 도전형을 갖는 불순물들을 이온주입하여 형성하는 것을 특징으로 하는 매립 게이트형 반도체 소자의 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 불순물들은 P 또는 As 를 포함하는 것을 특징으로 하는 매립 게이트형 반도체 소자의 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 제 1 불순물 영역을 형성하는 단계는
    P 또는 As 를 0.1keV 내지 100keV 의 에너지로 상기 반도체 기판에 수직한 방향으로부터 0 내지 45°의 경사각으로 이온 주입하여 형성하는 것을 특징으로 하는 매립 게이트형 반도체 소자의 제조방법.
  13. 삭제
  14. 삭제
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