KR20060124387A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 n형 폴리실리콘으로 형성된 게이트 하부 전극과 p형 불순물 주입 영역을 구비한 pMOS 셀 트랜지스터를 형성함으로써 게이트 전극과 n형 셀 웰 사이의 일함수 차이가 거의 0V가 되도록 하여 약 -1.0V의 문턱전압을 가지는 pMOS 셀 트랜지스터를 DRAM에 사용할 수 있도록 하는 반도체 소자 및 그 제조 방법에 관한 것이다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 n형 폴리실리콘으로 형성된 게이트 하부 전극과 p형 불순물 주입 영역을 구비한 pMOS 셀 트랜지스터를 형성함으로써 게이트 전극과 n형 셀 웰 사이의 일함수 차이가 거의 0V가 되도록 하여 약 -1.0V의 문턱전압을 가지는 pMOS 셀 트랜지스터를 DRAM에 사용할 수 있도록 하는 반도체 소자 및 그 제조 방법에 관한 것이다.
종래 기술의 DRAM에 사용되는 평면 nMOS 트랜지스터의 문턱 전압 VTH,N은 아래의 식 1 내지 식 4를 통하여 구할 수 있다.
Figure 112005028969902-PAT00001
Figure 112005028969902-PAT00002
Figure 112005028969902-PAT00003
Figure 112005028969902-PAT00004
여기서, n+ 폴리실리콘 하부 게이트 전극과 p형 셀 웰 사이의 일함수 차이인 ΦMS≒-1V이며, 통상적인 게이트 산화막의 경우 Qf>0, QOX≒0이며, QD,MAX는 음의 값이므로 VTH,N≒-1.0V가 되도록 채널 도핑 농도 NA를 증가시켜 ΦF 및 -QD,MAX를 증가시키는 방법이 이용되었다. 그러나 디자인 룰이 감소함에 따라 단채널 효과가 증가하게 되었고 이를 방지하기 위하여 더욱 NA를 증가시켜야 하는데, NA의 증가는 채널 전계를 증가시켜 pn 접합 누설 전류를 증가시키고 리프레시 특성을 악화시키는 문제점이 있다.
이러한 문제점을 해결하기 위하여 핀 형태의 활성 영역을 구비한 핀 셀 트랜지스터가 제안되었다. 핀 셀 트랜지스터는 핀 형태의 활성 영역을 게이트 산화막에 의해 분리된 게이트 전극에 의하여 2면 또는 3면이 둘러 쌓이는 구조를 가지므로 게이트 전압에 의해 핀 형태의 활성 영역이 완전히 공핍되어 드레인 전계가 소스까지 미치는 것을 효율적으로 차단하여 평면 셀 트랜지스터에 비하여 단채널 효과가 개선된다는 장점이 있다. 그러나, nMOS 핀 셀 트랜지스터는 한쪽 게이트 전극에 인가된 전압에 의해 공핍되는 전하량 QD,MAX가 평면 트랜지스터에 비하여 1/2 이하로 감소되고 상기 식 2에 의해 문턱 전압이 감소하게 된다는 문제점이 있다. 따라서, 종래의 nMOS 핀 트랜지스터에서는 문턱 전압을 VTH,N≒-1.0V로 조정하는 것이 거의 불가능하다는 문제점이 있다.
상기 문제점을 해결하기 위하여, 본 발명은 n형 폴리실리콘으로 형성된 게이트 하부 전극과 p형 불순물 주입 영역을 구비한 pMOS 셀 트랜지스터를 형성함으로써 게이트 전극과 n형 셀 웰 사이의 일함수 차이가 거의 0V가 되도록 하여 약 -1.0V의 문턱전압을 가지는 pMOS 셀 트랜지스터를 DRAM에 사용할 수 있도록 하는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 (a) 소자 분리 공정을 수행하여 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, (b) 상기 반도체 기판에 불순물을 주입하여 셀 웰 영역을 형성하는 단계와, (c) 상기 소자 분리막을 소정 두께 식각하는 단계와, (d) 상기 활성 영역의 표면에 게이트 산화막을 형성하는 단계와, (e) 전체 표면 상부에 평탄화된 n형 하부 게이트 전극층, 상부 게이트 전극용 도전층 및 게이트 상부 절연막의 적층 구조를 형성하는 단계와, (f) 상기 적층 구조를 패터닝하여 n형 하부 게이트 전극, 상부 게이트 전극 및 게이트 상부 절연막 패턴으로 이루어진 핀형 게이트 구조물을 형성하는 단계와, (g) 상기 게이트 구조물 양측의 반도체 기판에 p형 불순물을 주입하여 p형 불순물 주입 영역을 형성하는 단계 반도체 기판에 p형 불순물을 주입하여 p형 불순물 주입 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 구비된 소자 분리막과, 상기 소자 분리막에 의해 정의되며, 상기 소자 분리막 상부로 돌출된 핀형 활성 영역과, 상기 활성 영역과 교차하는 핀형 워드라인 및 상기 핀형 워드라인 양측의 활성 영역에 구비된 p형 불순물 주입 영역을 포함하되, 상기 핀형 워드라인은 게이트 절연막, 평탄화된 n형 하부 게이트 전극, 상부 게이트 전극 및 상부 게이트 절연막 패턴의 적층 구조를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, 도 1의 (i)는 워드라인에 수직한 방향의 단면을 도시한 단면도이며, 도 1의 (ii)는 워드라인 방향의 단면을 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 패드 산화막(110) 및 패드 질화막(120)을 형성한 후 소자 분리 영역으로 예정된 부분의 패드 질화막(120), 패드 산화막(110) 및 소정 두께의 반도체 기판(100)을 식각하여 소자 분리 트렌치(미도 시)를 형성한다. 다음에는, 상기 소자 분리 트렌치 상부 코너를 라운딩한 후 전체 표면 상부에 측벽 산화막(130) 및 라이너 질화막(140)을 순차적으로 형성한다. 그 다음에, 전체 표면 상부에 상기 소자 분리 트렌치를 매립하는 소자 분리용 절연막(미도시)을 형성한 후 패드 질화막(120)이 노출될 때까지 CMP 공정, 에치백 공정 등으로 평탄화 식각하여 활성 영역(100a)을 정의하는 소자 분리막(150)을 형성한다.
도 1b를 참조하면, 소자 분리막(150)을 소정 두께 식각하여 제거한다. 다음에는, 패드 질화막(120)을 식각하여 제거함과 동시에 제거되는 패드 질화막(120) 측벽의 측벽 산화막(130) 및 라이너 질화막(140)을 식각하여 제거한다. 그 다음에, 노출된 패드 산화막(110)을 습식각으로 제거하고 패드 산화막(110)이 제거되어 노출된 반도체 기판(100)의 표면에 버퍼 산화막(160)을 형성한다. 다음에는, 웰 영역을 정의하는 감광막 패턴(미도시)을 형성한 후 상기 감광막 패턴을 마스크로 반도체 기판(100)에 인, 비소 또는 안티몬을 주입하여 셀 웰 영역(미도시)을 형성한다. 여기서, 상기 웰 영역은 농도(ND)가 1015 내지 1019 /㎤ 인 n형 셀 웰 영역이거나 농도(NA)가 1017/㎤ 이하인 p형 셀 웰 영역인 것이 바람직하다. 다음에는, 셀 트랜지스터의 문턱 전압 및 펀치-쓰루 전압을 조절하기 위한 채널 임플랜트 공정을 수행한다.
도 1c를 참조하면, 셀 영역을 노출시키는 감광막 패턴(미도시)을 형성한 후 상기 감광막 패턴을 마스크로 소정 두께의 소자 분리막(150)을 식각하여 리세스한 다. 추가적으로, 채널 영역의 농도를 조절하기 위하여 활성 영역(100a)에 인, 비소, 안티몬 및 붕소 중 어느 하나를 경사 주입할 수도 있다. 또한, 인, 비소 및 안티몬 중 어느 하나와 붕소를 순차적으로 경사 주입할 수도 있다. 다음에는, 상기 감광막 패턴을 제거한다.
도 1d를 참조하면, 리세스된 소자 분리막(155)에 의해 노출된 라이너 질화막(140), 측벽 산화막(130) 및 버퍼 산화막(160)을 식각하여 제거한다. 그 다음에, 활성 영역(100a)의 표면에 게이트 산화막(170)을 형성한다.
도 1e를 참조하면, 전체 표면 상부에 n형 폴리실리콘 등으로 n형 하부 게이트 전극용 도전층(미도시)을 형성한 후 평탄화한다. 그 다음에, 상기 n형 하부 게이트 전극용 도전층 상부에 상부 게이트 전극용 도전층(미도시) 및 게이트 상부 절연막(미도시)의 적층 구조를 형성한 후 상기 게이트 상부 절연막, 상부 게이트 전극용 도전층 및 n형 하부 게이트 전극용 도전층을 게이트 마스크를 이용한 사진 식각 공정으로 패터닝하여 n형 하부 게이트 전극(180), 상부 게이트 전극(190) 및 게이트 상부 절연막 패턴(200)으로 이루어진 핀형 게이트 구조물(210)을 형성한다. 여기서, n형 하부 게이트 전극(180) 및 상부 게이트 전극(190)의 계면에 장벽 금속층(미도시)을 추가적으로 형성하거나, n형 하부 게이트 전극(180) 및 상부 게이트 전극(190)의 계면에 제2 하부 게이트 전극(미도시)을 추가적으로 형성할 수도 있다. 다음에는, 게이트 구조물(210) 양측의 반도체 기판(100)에 붕소 등의 p형 불순물을 주입하여 p형 불순물 주입 영역(220)을 형성한다.
도시되지는 않았으나, 통상적인 콘택 플러그 형성 공정 및 하부 전극 형성 공정을 수행하여 p형 불순물 주입 영역(220)에 접속되는 콘택 플러그(미도시)와 상기 콘택 플러그에 접속되는 캐패시터 하부 전극(미도시)을 형성한다. 여기서, 콘택 플러그와 p형 불순물 주입 영역(220) 사이에 pn접합이 형성되지 않도록, 콘택 플러그는 p형 반도체 또는 금속으로 형성하는 것이 바람직하며, 캐패시터 하부 전극도 p형 반도체 또는 금속으로 형성하는 것이 바람직하다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도로서, 도 2의 (i)는 워드라인에 수직한 방향의 단면을 도시한 단면도이며, 도 2의 (ii)는 워드라인 방향의 단면을 도시한 단면도이다.
도 2를 참조하면, 본 발명에 따른 반도체 소자는 반도체 기판(100) 상부에 구비된 소자 분리막(150)과 소자 분리막(150)에 의해 정의되며, 소자 분리막(150) 상부로 돌출된 핀형 활성 영역(100a)을 포함한다. 반도체 기판(100) 상부에는 활성 영역(100a)과 교차하는 워드라인인 핀형 게이트 구조물(210)이 구비된다. 핀형 게이트 구조물(210)은 평탄화된 n형 하부 게이트 전극(180), 상부 게이트 전극(190) 및 상부 게이트 절연막 패턴(200)의 적층 구조로 이루어진다. 또한, 핀형 게이트 구조물(210) 양측의 활성 영역(100a)에는 p형 불순물 주입 영역(220)이 구비된다.
도시되지는 않았으나, 본 발명에 따른 반도체 소자는 p형 불순물 주입 영역(220)에 접속되는 p형 콘택 플러그(미도시) 또는 금속 콘택 플러그(미도시)를 포함할 수 있으며, 상기 p형 콘택 플러그 또는 금속 콘택 플러그에 접속되는 p형 캐패시터 하부 전극(미도시) 또는 금속 캐패시터 하부 전극(미도시)을 포함할 수도 있다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 n형 폴리실리콘으로 형성된 게이트 하부 전극과 p형 불순물 주입 영역을 구비한 pMOS 셀 트랜지스터를 형성함으로써 게이트 전극과 n형 셀 웰 사이의 일함수 차이가 거의 0V가 되도록 하여 약 -1.0V의 문턱전압을 가지는 pMOS 셀 트랜지스터를 DRAM에 사용할 수 있도록 하는 효과가 있다.

Claims (10)

  1. (a) 소자 분리 공정을 수행하여 반도체 기판에 활성 영역을 정의하는 소자 분리막을 형성하는 단계;
    (b) 상기 반도체 기판에 불순물을 주입하여 셀 웰 영역을 형성하는 단계;
    (c) 상기 소자 분리막을 소정 두께 식각하는 단계;
    (d) 상기 활성 영역의 표면에 게이트 산화막을 형성하는 단계;
    (e) 전체 표면 상부에 평탄화된 n형 하부 게이트 전극층, 상부 게이트 전극용 도전층 및 게이트 상부 절연막의 적층 구조를 형성하는 단계;
    (f) 상기 적층 구조를 패터닝하여 n형 하부 게이트 전극, 상부 게이트 전극 및 게이트 상부 절연막 패턴으로 이루어진 핀형 게이트 구조물을 형성하는 단계; 및
    (g) 상기 게이트 구조물 양측의 반도체 기판에 p형 불순물을 주입하여 p형 불순물 주입 영역을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 (b) 단계 또는 (c) 단계를 수행한 후에 셀 트랜지스터의 문턱 전압 및 펀치-쓰루 전압을 조절하기 위하여 인, 비소 및 안티몬 중 어느 하나와 붕소를 순차적으로 주입하는 채널 임플랜트 공정을 수행하는 단계를 더 포함하는 것을 특징 으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 (c) 단계를 수행한 후에 채널 영역의 농도를 조절하기 위하여 상기 활성 영역에 인, 비소, 안티몬 및 붕소 중 어느 하나를 경사 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 p형 불순물 주입 영역에 접속되는 p형 콘택 플러그 또는 금속 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 n형 하부 게이트 전극 및 상부 게이트 전극의 계면에 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    n형 하부 게이트 전극 및 상부 게이트 전극의 계면에 제2 하부 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 웰 영역은 농도(ND)가 1015 내지 1019 /㎤ 인 n형 셀 웰 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 웰 영역은 농도(NA)가 1017/㎤ 이하인 p형 셀 웰 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 반도체 기판 상부에 구비된 소자 분리막;
    상기 소자 분리막에 의해 정의되며, 상기 소자 분리막 상부로 돌출된 핀형 활성 영역;
    상기 활성 영역과 교차하는 핀형 워드라인; 및
    상기 핀형 워드라인 양측의 활성 영역에 구비된 p형 불순물 주입 영역
    을 포함하되,
    상기 핀형 워드라인은 게이트 절연막, 평탄화된 n형 하부 게이트 전극, 상부 게이트 전극 및 상부 게이트 절연막 패턴의 적층 구조를 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9항에 있어서,
    p형 불순물 주입 영역에 접속되는 p형 콘택 플러그 또는 금속 콘택 플러그를 더 포함하는 것을 특징으로 하는 반도체 소자.
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