KR100626908B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로,
소자분리영역과 활성영역의 경계부에 형성되는 턱짐 ( moat ) 현상으로 인한 기생 트랜지스터의 유발과 누설전류의 증가를 방지하기 위하여,
반도체기판의 소자분리 영역에 제1트렌치를 형성하고 상기 제1트렌치 표면에 제1산화막 및 폴리실리콘막을 적층한 다음, 엔웰 마스크를 이용하여 상기 제1트렌치의 저부에 제2트렌치를 형성하고 엔형 불순물을 임플란트하여 엔웰 영역을 형성하되, 상기 폴리실리콘막이 형성된 제1트렌치 영역의 피웰 측의 반도체기판에 정공농도 상향 영역이 구비된 다음, 상기 제1감광막패턴을 제거하고 상기 폴리실리콘막을 이방성 식각하여 폴리실리콘막 스페이서를 형성하되, 과도식각하여 상기 제1트렌치의 기판 측벽에 구비된 다음, 상기 반도체기판 표면을 열산화시켜 제2산화막을 형성하고 상기 제1트렌치와 제2트렌치를 매립하는 소자분리막을 형성한 다음, 피웰 마스크를 이용하여 상기 반도체기판에 피형 불순물을 이온주입하여 피웰 영역을 형성함으로써 웰간의 누설전류를 감소시키고 턱짐 영역에서의 피형 불순물 저하를 보상할 수 있도록 하여 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 소자분리막 형성방법{A method for forming a field oxide of semiconductor device}
도 1a 내지 도 1d 는 종래기술의 제1실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
도 2a 내지 도 2d 는 종래기술의 제2실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
도 3a 내지 도 3h 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11,21,41 : 반도체기판 13,23,43 : 패드산화막
15,25,45 : 질화막 17,28 : 트렌치
19,63 : 소자분리용 절연막 27,29,33 : 산화막
31 : 폴리실리콘막 45 : 제1질화막
47 : 제1트렌치 49 : 제1산화막
51 : 폴리실리콘막 53 : 제1감광막패턴
55 : 제2트렌치 57 : 엔웰 영역
59 : 정공농도 상향 영역 61 : 제2산화막
65 : 제2감광막패턴 67 : 피웰 영역
본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히
트렌치형 소자분리막과 활성영역의 경계부에서 구조적인 원인이나 전계집중효과에 의해 발생하는 기생 트랜지스터의 제거 및 이웃 셀과의 소자분리 특성을 개선할 수 있는 트렌치형 소자분리막을 형성하는 방법에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘 기판 상부에 산화막, 다결정실리콘층, 질화막 순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화할 때 공정상 또는 전기적인 문제가 발생한다. 그 중의 하나는, 소자분리절연막만으로는 전기적으로 소 자를 완전히 분리할 수 없다는 것이다.
그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면 확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속 공정에 어려움을 준다. 그리고, 기판 상부의 다결정실리콘층으로 인하여 필드산화시 기판 내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.
이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속 공정을 어렵게 하는 단점이 있다.
이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속 공정을 용이하게 실시할 수 있도록 하였다.
도 1a 내지 도 1d 는 종래기술의 제1실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
도 1a 및 도 1b 를 참조하면, 반도체기판 상에 패드산화막(13)과 질화막 (15)을 형성한다.
소자분리마스크를 이용한 사진식각공정으로 상기 질화막(15) 및 패드산화막(13)을 패터닝한다.
도 1c 를 참조하면, 상기 질화막(15)패턴을 마스크로 하여 상기 반도체기판(11)을 일정두께 식각하여 트렌치(17)를 형성한다.
상기 트렌치(17)를 매립하는 소자분리용 절연막(19)을 전체표면상부에 형성한다.
도 1d 를 참조하면, 상기 질화막(15)패턴을 식각장벽으로 하여 상기 소자분리용 절연막(19)을 평탄화식각하고 후속공정으로 상기 질화막(15)을 제거함으로써 상기 소자분리용 절연막(19)으로 상기 트렌치(17)를 매립하는 소자분리막을 형성한다. 이때, 상기 소자분리막이 구비되는 소자분리영역과 활성영역의 경계부에 ⓐ 와 같이 턱짐 ( moat ) 현상이 유발된다.
상기 턱짐 현상은 셀 트랜지스터의 문턱전압이 상기 턱짐 현상의 형태에 다라 변동이 증가하며, 기생 트랜지스터의 형성으로 셀 트랜지스터의 전하보유 능력이 저하된다.
도 2a 내지 도 2d 는 종래기술에 제2 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도로서, 트렌치형 소자분리막 내에 폴리실리콘을 삽입하고 표면을 열적으로 성장시켜 형성한 산화막으로 방어막을 형성하여 실리콘과 직접 닿지는 않으나 폴리실리콘을 전기적으로 연결하여 외부에서 일정전압을 걸어주므로 트렌치형 소자분리막과 활성영역 경계부에 전위를 증가시키는 방법으로 기생 트랜지스터의 생성을 억제하는 방법이다.
도 2a를 참조하면, 반도체기판(21) 상부에 패드산화막(23), 질화막(25) 및 산화막(27)을 적층한다.
소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 산화막(27), 질화막(25) 및 패드산화막(23)과 일정두께의 반도체기판(21)을 식각하여 트렌치(28) 를 형성한다.
도 2b를 참조하면, 상기 트렌치(28) 표면에 산화막(29)을 성장시킨다. 이때, 상기 산화막(29)은 후속공정으로 형성되는 폴리실리콘과 반도체기판(21)의 접속을 방지하기 위한 것이다.
도 2c를 참조하면, 전체표면상부에 도핑된 폴리실리콘막(31)을 형성한다.
도 2d를 참조하면, 상기 질화막(25)을 식각장벽으로 하는 평탄화식각공정으로 상기 도핑된 폴리실리콘막(31)을 식각한다.
상기 질화막(25)을 인산용액으로 제거하되, 상기 도핑된 폴리실리콘막(31)의 일부가 식각되어 상기 트렌치(28)를 매립하는 형상으로 평탄화된다.
상기 도핑된 폴리실리콘막(31)의 표면에 산화막(33)을 형성한다. 이때, 상기 산화막(33)은 후속 공정에서 게이트산화막으로 사용된다.
그러나, 상기 도핑된 폴리실리콘막에 전압을 가하는 별도의 회로를 필요로 하며, 폴리실리콘막이 게이트에 걸리는 전압차에 의해 게이트산화막의 특성이 열화될 수 있는 단점이 있다.
상기한 바와 같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 턱짐 현상으로 인한 기생 트랜지스터의 형성으로 셀 트랜지스터의 전하보유 능력이 저하되거나, 후속공정으로 소자의 구동시 게이트산화막의 특성 열화되는 문제점으로 인하여 반도체소자의 특성 및 신뢰성이 저하되고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치형 소자분리막의 일측 저부를 피웰 마스크 또는 엔웰 마스크를 이용하여 실시하고 피웰 영역 측의 트렌치 측벽에 피형 불순물이 도핑된 폴리실리콘막 스페이서를 형성한 다음, 웰 임플란트를 실시함으로써 웰간의 누설전류를 감소시키고 턱짐 영역에서의 피형 불순물 저하를 보상할 수 있도록 하여 소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
반도체기판 상에 패드산화막 및 질화막을 적층하는 공정과,
소자분리마스크를 이용한 사진식각공정으로 상기 질화막, 패드산화막 및 소정두께의 반도체기판을 식각하여 제1트렌치를 형성하는 공정과,
상기 제1트렌치를 포함한 전체표면상부에 제1산화막을 형성하고 그 상부에 피형 불순물이 도핑된 폴리실리콘막을 순차적으로 적층하는 공정과,
엔웰 마스크를 이용하여 제1감광막패턴을 형성하는 공정과,
상기 제1감광막패턴을 마스크로 하여 상기 폴리실리콘막, 제1산화막 및 소정두께의 반도체기판을 식각하여 상기 제1트렌치 저부 일측에 제2트렌치를 형성하는 공정과,
상기 제1감광막패턴을 마스크로 하여 상기 반도체기판에 엔형 불순물을 주입 함으로써 엔웰 영역을 형성하되, 상기 폴리실리콘막이 형성된 제1트렌치 영역의 피웰 측의 반도체기판에 정공농도 상향 영역이 구비되는 공정과,
상기 제1감광막패턴을 제거하고 상기 폴리실리콘막을 이방성 식각하여 폴리실리콘막 스페이서를 형성하되, 과도식각하여 상기 제1트렌치의 타측 측벽에만 구비되는 공정과,
상기 반도체기판 표면을 열산화시켜 제2산화막을 형성하고 상기 제1트렌치와 제2트렌치를 매립하는 소자분리막을 형성하는 공정과,
피웰 마스크를 이용하여 상기 반도체기판에 피형 불순물을 이온주입하여 피웰 영역을 형성하는 공정을 포함하는 것과,
상기 패드산화막은 100 ∼ 1000 Å 두께로 형성하고, 상기 질화막은 1500 ∼ 4000 Å 두께로 형성하는 것과,
상기 제1트렌치는 1500 ∼ 2500 Å 깊이로 형성하는 것과,
상기 제1산화막은 50 ∼ 100 Å 두께로 형성하는 것과,
상기 폴리실리콘막은 피형 불순물이 1E19 ∼ 1E20 /㎤ 농도로 도핑된 100 ∼ 500 Å 두께로 형성하는 것과,
상기 제2트렌치는 상기 제1트렌치의 저부에서 500 ∼ 1000 Å 깊이로 형성하는 것과,
상기 소자분리막은 4500 ∼ 8000 Å 두께로 증착하고 이를 평탄화식각하여 형성하는 것을 특징으로 한다.
한편, 본 발명의 원리는,
트렌치형 소자분리막 형성공정시 P형 불순물로 도핑된 폴리실리콘을 증착하고 N 웰 이온주입을 위한 마스크를 이용하여 엔웰 영역의 패턴을 형성한 다음, 마스크 감광막과 질화막을 마스크로 하여 상기 트렌치의 저부에 제2트렌치를 형성하고, 엔웰 이온주입을 실시하여 엔웰 형성영역이 소자분리막 하부에서 반도체기판 쪽으로 깊어지게 형성하여 피웰과의 거리가 멀어지게 함으로써 웰간 누설전류를 감소시킬 수 있도록 하는 것이다.
또한, 소자분리막의 측벽에 P형 불순물로 도핑된 폴리실리콘 스페이서를 형성하여 트렌치형 소자분리막, 폴리실리콘 및 반도체기판 간의 일함수 차이에 의해 트렌치형 소자분리막과 활성영역 경계부의 반도체기판에서 정공농도가 증가됨으로써 기생 트랜지스터를 제거하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 3a 내지 도 3h 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.
도 3a를 참조하면, 실리콘으로 형성된 반도체기판(41) 상에 패드산화막(43) 및 질화막(45)을 적층하여 형성한다.
소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 질화막(45), 패드산화막(43) 및 소정두께의 반도체기판(41)을 식각하여 제1트렌치(47)를 형성한다. 이때, 상기 패드산화막(43)은 100 ∼ 1000 Å두께로 형성하고, 상기 질화막(45)은 1500 ∼ 4000 Å 두께로 형성하며, 상기 제1트렌치(47)는 1500 ∼ 2500 Å 깊이로 형성한 것이다.
도 3b 및 도 3c 를 참조하면, 상기 제1트렌치(47)를 포함한 전체표면상부에 제1산화막(49) 및 폴리실리콘막(51)을 순차적으로 적층한다. 이때, 상기 제1산화막(49)은 50 ∼ 100 Å 두께로 형성한다. 상기 폴리실리콘막(51)은 피형 불순물이 1E19 ∼ 1E20 /㎤ 농도로 도핑된 100 ∼ 500 Å 두께로 형성한다.
전체표면상부에 제1감광막패턴(53)을 형성하되, 엔웰 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
상기 제1감광막패턴(53)을 마스크로 하여 상기 제1산화막(49) 및 소정두께의 반도체기판(41)을 식각함으로써 상기 질화막(45) 상부의 제1산화막(49)을 제거하고 상기 제1트렌치(47)의 일측 저부에 제2트렌치(55)를 형성한다. 이때, 상기 제2트렌치(55)는 상기 제1트렌치(47)의 저부로부터 500 ∼ 1000 Å 깊이로 형성한다.
도 3d를 참조하면, 상기 제1감광막패턴(53)을 마스크로 하여 상기 반도체기판(41)에 엔형 불순물을 임플란트하여 엔웰 영역(57)을 형성한다.
이때, 상기 제1감광막패턴(53)으로 도포된 제1트렌치(47) 부분의 반도체기판(41)은 정공농도 상향 영역(59)이 구비된다.
상기 정공농도 상향 영역(59)은 상기 제1산화막(49)이 있는 경우 상기 피형 불순물이 도핑된 폴리실리콘막(51)과 실리콘인 반도체기판(41)과의 일함수 차이에 의해 형성된다. 또한, 상기 제1산화막(49)이 없는 경우 피형 불순물이 도핑된 폴리실리콘막(51)에서 확산된 피형 불순물로 인해 형성된다.
도 3e를 참조하면, 상기 제1감광막패턴(53)을 제거하고 상기 폴리실리콘막(51)을 이방성식각하여 제1트렌치(47) 측벽에 폴리실리콘막(51) 스페 이서를 형성하되, 과도식각하여 상기 제1트렌치(47)의 반도체기판(41) 측벽에만 형성한다.
도 3f를 참조하면, 전체표면상부를 열산화시켜 제2산화막(61)을 형성한다. 이때, 상기 제2산화막(61)은 식각 및 이온주입 공정으로 인한 격자 결함을 제거하기 위하여 실시한다.
도 3g를 참조하면, 상기 제1,2 트렌치(47,55)를 매립하는 소자분리막(63)을 형성한다. 이때, 상기 소자분리막(63)은 상기 제1,2 트렌치(47,55)를 매립하는 소자분리용 절연막을 4500 ∼ 8000 Å 두께로 전체표면상부에 형성하고 이를 평탄화식각한 다음, 상기 질화막(45)을 제거하여 형성한다. 상기 평탄화식각공정은 CMP 공정으로 실시하고, 상기 질화막(45)은 인산용액을 이용하여 제거한다.
도 3h를 참조하면, 상기 반도체기판(41) 및 소자분리막(63) 상에 제2감광막패턴(65)을 형성한다. 이때, 상기 제2감광막패턴(65)은 전체표면상부에 제2감광막을 도포하고 피웰 마스크(도시안됨)를 이용한 노광 및 현상 공정으로 패터닝하여 형성한다.
상기 제2감광막패턴(65)을 마스크로 하여 상기 반도체기판(41)에 피형 불순물을 임플란트하여 피웰 영역(67)을 형성함으로써 상기 엔웰 영역(57)과 단차를 갖도록 형성하여 접합면을 감소시키고 그에 따른 공핍영역을 감소시킬 수 있도록 하며 그로 인한 웰간의 누설전류를 감소시킨다.
본 발명의 다른 실시예는 피웰과 엔웰의 형성공정 및 제2트렌치 형성 위치를 바꾸어 실시하는 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은 다음과 같은 효과를 제공한다.
1. 피형 불순물이 도핑된 폴리실리콘막과 실리콘인 반도체기판과의 일함수 차이 또는 폴리실리콘막으로부터 반도체기판으로의 불순물 확산에 의해 피웰 영역의 정공농도를 증가시켜 정공농도 상향 영역을 형성함으로써 트렌치형 소자분리막의 턱짐 ( moat ) 영역에서의 게이트 전계 집중효과를 억제하는 동시에 채널 이온주입후 턱짐 영역에서의 피형 불순물 농도 저하로 인하여 유발되는 문턱전압이 낮은 기생트랜지스터의 형성을 억제할 수 있다.
2. 별도의 전압을 인가할 필요가 없이 도핑된 폴리실리콘과 반도체기판의 일함수 차이 또는 폴리실리콘으로부터 반도체기판으로의 피형 불순물 확산에 의해 정공농도 상향 영역을 형성함으로써 별도의 제어회로가 불필요하며, 게이트전극에 걸리는 전압과 반대 극성의 전압을 소자분리막 내부의 폴리실리콘에 가할 필요가 없으므로 게이트전극과 소자분리막 내부의 폴리실리콘간의 높은 전압차이에 의한 게이트산화막의 특성 열화를 방지할 수 있다.
3. 트렌치형 소자분리막을 두 차례에 나누어 식각하므로 턱짐 영역에서의 기생트랜지스터 형성을 억제하는 동시에 엔웰과 피웰간의 동작 영역을 분리하여 엔웰과 피웰간의 누설전류를 감소시킬 수 있다.
4. 트렌치형 소자분리막을 2차에 나누어 식각하여도 기존의 엔웰 마스크를 사용하므로 별도로 마스크를 추가 공정없이 실시함으로 추가 비용없이 소자의 특성 및 신뢰성을 향상시킬 수 있다.

Claims (7)

  1. 반도체기판 상에 패드산화막 및 질화막을 적층하는 공정과,
    소자분리마스크를 이용한 사진식각공정으로 상기 질화막, 패드산화막 및 소정두께의 반도체기판을 식각하여 제1트렌치를 형성하는 공정과,
    상기 제1트렌치를 포함한 전체표면상부에 제1산화막을 형성하고 그 상부에 피형 불순물이 도핑된 폴리실리콘막을 순차적으로 적층하는 공정과,
    엔웰 마스크를 이용하여 제1감광막패턴을 형성하는 공정과,
    상기 제1감광막패턴을 마스크로 하여 상기 폴리실리콘막, 제1산화막 및 소정두께의 반도체기판을 식각하여 상기 제1트렌치 저부 일측에 제2트렌치를 형성하는 공정과,
    상기 제1감광막패턴을 마스크로 하여 상기 반도체기판에 엔형 불순물을 주입함으로써 엔웰 영역을 형성하되, 상기 폴리실리콘막이 형성된 제1트렌치 영역의 피웰 측의 반도체기판에 정공농도 상향 영역이 구비되는 공정과,
    상기 제1감광막패턴을 제거하고 상기 폴리실리콘막을 이방성 식각하여 폴리실리콘막 스페이서를 형성하되, 과도식각하여 상기 제1트렌치의 타측 측벽에만 구비되는 공정과,
    상기 반도체기판 표면을 열산화시켜 제2산화막을 형성하고 상기 제1트렌치와 제2트렌치를 매립하는 소자분리막을 형성하는 공정과,
    피웰 마스크를 이용하여 상기 반도체기판에 피형 불순물을 이온주입하여 피웰 영역을 형성하는 공정을 포함하는 반도체소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 패드산화막은 100 ∼ 1000 Å 두께로 형성하고, 상기 질화막은 1500 ∼ 4000 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 제1트렌치는 1500 ∼ 2500 Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 제1산화막은 50 ∼ 100 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 폴리실리콘막은 피형 불순물이 1E19 ∼ 1E20 /㎤ 농도로 도핑된 100 ∼ 500 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  6. 제 1 항에 있어서,
    상기 제2트렌치는 상기 제1트렌치의 저부에서 500 ∼ 1000 Å 깊이로 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
  7. 제 1 항에 있어서,
    상기 소자분리막은 4500 ∼ 8000 Å 두께로 증착하고 이를 평탄화식각하여 형성하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
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