KR0140655B1 - 반도체 장치의 소자 분리방법 - Google Patents
반도체 장치의 소자 분리방법Info
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Abstract
본 발명은 반도체 장치의 소자 분리방법에 관한 것으로, 실리콘기판상에 제1열산화막과 질화막을 순차적으로 형성한 다음 소정의 트렌치를 형성하여 소자 분리 영역을 구축하는 단계, 상기 실리콘 기판의 소자 분리 영역의 트렌치에 제2열산화막을 형성하는 단계, 상기 트렌치와 상기 제1열산화막과 질화막에 의하여 형성된 요홈부위에 감광막을 매립하는 단계, 상기 감광막을 마스크로 하여 제1열산화막과 질화막을 식각하여 제거하는 단계, 상기 감광막을 계속 마스크로 하여 제2열산화막을 식각하여 트렌치 저면의 실리콘기판을 노출시키는 단계, 상기 노출된 실리콘기판을 성장시켜 트렌치에 단결정 에피택셜실리콘층을 형성하는 단계, 전체구조의 상부에 절연막을 형성하는 단계, 및 상기 실리콘기판이 노출되도록 상기 절연막을 연마시키는 단계로 이루어진다. 이와같은 본 발명에 의해 버즈 비크 및 단차 없는 소자 분리 구조가 가능하게 되므로 활성 영역을 충분히 확보할 수 있고, 이에 따른 소자의 전기적 특성 및 신뢰성 향상의 효과를 얻을 수 있다.
Description
제1도는 종래 기술에 의한 소자 분리 구조를 보인 단면도.
제2도의 (a)(b)(c)(d)(e)(f)는 본 발명의 소자 분리방법을 설명하기 위한 공정 단면도.
*도면의 주요부분에 대한 부호의 설명
1,11:실리콘 기판 2,12:제1열산화막
3,13:질화막 4,15':필드산화막
14:트렌치 15:제2열산화막
15a:요홈부 16:감광막
17:단결정 에피택셜 실리콘층 18:절연막
본 발명은 반도체 장치의 소자 분리방법에 관한 것으로, 특히 소자분리영역을 최소화 하여 활성영역을 충분히 확보할 수 있는 반도체 장치의 소자 분리방법에 관한 것이다.
최근 반도체 제조 기술을 발달과 메모리 소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 이러한 메모리 소자의 대용량화는 각 세대마다 2배로 진행하는 미세 프로세스 기술을 기본으로한 메모리 셀 연구에 의해 추진되어 오고 있다. 특히 소자간을 분리하는 소자 분리 영역의 축소는 메모리 소자의 미세화 기술에 있어서 중요한 항목중의 하나이다.
현재 반도체 소자 분리를 위해 가장 널리 알려진 기술을 소위 선택 산화법에 의한 로코스(LOCOS : local oxidation of silicon)법과 이의 개량 기술이다. 로코스는 개략적으로 설명하면 패드 산화, 실리콘 질화막 및 기타 막을 마스크로 사용하여 실리콘기판을 선택적으로 산화시켜 비활성 영역인 필드산화막을 형성시키는 기술이다. 여기서 비활성 영역에 대한 활성 영역은 필드산화막 간의, 이를테면 소망의 반도체 소자 형성 영역을 의미하고, 각각의 소자는 분리된 영역을 경계로 전기적으로 분리된다.
소자 분리라는 중대한 목적하에 이미 확립된 로코스 공정에 대해 제1도를 참조하여 설명하면 다음과 같다 :
제1도는 로코스 공정에 의한 소자 분리 구조를 보인 단면도이다.
공정의 수순을 구체적으로 도식화 하지는 않았으나, 로코스 공정의 제1단계는 준비된 실리콘 기판(1)상에 열산화막(2)과 질화막(3)을 성장시킨 후, 소자 분리 영역 또는 비활성 영역을 정의하기 위해 사진 식각 공정을 사용하여 개구부를 형성하는 단계이다. 이때 식각되는 층은 질화막(3)이다. 그런 다음 개구된 영역을 통해 필드 인버젼의 방지를 위하여 반도체 기판의 도전형과 동일 도전형의 이온 주입을 행하여 채널저지층을 형성한다. 이어서 선택적 산화에 의한 열산화 공정으로 산화층을 침적시킴으로써 필드산화막(4)을 형성한다. 이와 같은 방법으로 필드산화막(4)을 형성하여 소자를 분리하는 것이다.
그러나, 상기한 바와 같은 종래 로코스 기술에 의한 소자 분리방법은 다음과 같은 문제점을 안고 있다 :
즉, 질화막(3)의 하부로 필드 산화막(4)이 침투하면서 버즈 비크(bird's beak)를 발생하는 문제가 있고, 또 상기와 같은 버즈 비크의 발생과 열산화 공정을 위한 고온 처리로 주입된 이온층의 이온들이 활성화됨과 아울러 기판내로 확산을 일으키게 되어 필드산화막(4), 즉 소자 분리 영역과 기판 실리콘과의 경계면에서 불순물 농도를 높게유지시킬 수 없다는 문제가 지적되었으며, 더욱이 선택적 열산화 공정에 따라 실리콘 기판에 기계적인 스트레스가 가해지는 문제가 지적되었다. 따라서 비교적 저밀도 집적회로 형성시 상기 기술은 만족스럽게 적용되겠지만 점차 고집적화 되는 반도체 장치의 제조 경향에 따라서 협소한 면적에 소자를 형성해야 되고 이는 소자 분리 영역간 활성 영역의 축소를 의미한다. 협소해진 활성 영역으로의 버즈비크 침식은 소망하는 반도체 장치의 실현이 어렵게 되고, 형성하더라도 요구되는 전기적 특성을 얻을 수 없게 되며, 또한 채널저지 이온의 공정중확산에 의해 소자의 전기적 특성이 악화된다.
또한, 종래의 소자 분리방법은 상기한 문제 이외에도, 이온 주입시 마스크로 작용했던 열산화막(2) 및 질화막(3)이 제거되면서 소자 분리 영역이 형성되는데, 이때 열산화막(2)의 식각 용액에 의한 과다 식각으로 기판과 필드산화막(4)과의 표면 경계에서 함몰부가 형성되는 문제를 안고 있어, 고집적화된 반도체 장치의 실현에 있어 소자의 전기적인 특성을 저하시키는 요인이 된다.
이러한 많은 문제점을 안고 있는 종래의 로코스법은 고집적화된 반도체 장치의 실현에 있어 적용할 수 없기 때문에 근자에는 개선된 로코스(즉,ALOCOS)방법이 개발되고 있다.
상기한 개선된 로코스 기술은 선택 산화와 달리 버퍼 산화층과 질화 실리콘층 간에 다결정 실리콘층을 넣어 기판을 산화하는 대신 그 결정 실리콘층을 산화하여 필드산화막으로 하는 것을 주요지로 하고 있는 것으로써, 언급한 제문제를 해결하지 못한다.
본 발명은 상기와 같은 로코스 기술이 가지는 제반 문제점을 해결하기 위하여 창안된 것으로, 버즈 비크의 침식이 없어 충분한 활성영역을 확보할 수 있고, 또한 채널 저지층의 농도를 유지하여 고집적화의 반도체 장치의 소자 분리시 적용되는 반도체 장치의 소자 분리방법을 제공하는데 그 주된 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 실리콘기판상에 제1열산화막과 질화막을 순차적으로 형성한 다음 소정의 트렌치를 형성하여 소자 분리 영역을 구축하는 단계, 상기 실리콘 기판의 소자 분리 영역의 트렌치에 제2열산화막을 형성하는 단계, 상기 트렌치와 상기 제1열산화막과 질화막에 의하여 형성된 요홈부위에 감광막을 매립하는 단계, 상기 감광막을 마스크로하여 제1열산화막과 질화막을 식각하여 제거하는 단계, 상기 감광막을 계속 마스크로 하여 제2열산화막을 식각하여 트렌치 저면의 실리콘기판을 노출시키는 단계, 상기 노출된 실리콘기판을 성장시켜 트렌치에 단결정 에피택셜실리콘층을 형성하는 단계, 전체구조의 상부에 절연막을 형성하는 단계, 및 상기 실리콘기판이 노출되도록 상기 절연막을 연마시키는 단계로 이루어짐을 특징으로 한다.
여기서, 상기 제1열산화막은 100 ∼ 300Å의 두께로, 상기 질화막은 1000 ∼ 2000Å의 두께로 형성함이 바람직하며, 상기 트렌치의 깊이는 0.3 ∼ 1.2μm로 함이 적당하다. 또한 상기 제2열산화막은 3000 ∼ 8000Å의 두께로 형성함이 바람직하다. 이때 상기 제2열산화막에 트렌치로 인한 요홈부가 형성되도록 한다. 이어서, 상기 요홈부를 소정의 감광막으로 매립하되, 이때의 감광막의 높이는 상기 질화막의 높이와 같거나 낮도록 형성한다. 상기 제1열산화막과 질화막을 제거함에 있어서는 습식식각법 또는 건식식각법으로 행한다. 이때 노출된 제2열산화막을 이방성식각하여 제거하고, 상기 감광막을 제거한 후, 소정 두께의 단결정 에피택셜 실리콘층은 제2열산화막을 장벽으로 성장시켜 형성한다. 이와 같은 단결정 에피택셜 실리콘층의 형성후 전체 구조의 상부에 3,000 ∼ 10,000Å의 절연막을 형성한다. 그런다음, 상기 절연막을 연마하기 위한 공지의 방법인 CMP(Chemical Mechanical Polishing)에 의해 연마시켜 상기 실리콘기판이 노출되도록 한다.
이하, 상기한 바와 같은 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
첩부한 제2도의 (a)(b)(c)(d)(e)(f)는 본 발명에 따른 소자 분리방법의 공정 단면도이다.
도시한 바와 같이, 본 발명의 일 실시예에 의한 반도체 장치의 소자 분리방법은 먼저, 실리콘 기판(11)상에 제1열산화막(12)과 질화막(13)을 증착한 다음 소정의 트렌치(14)를 형성하여 소자 분리 영역을 구축한다. 이와 같은 소자 분리 영역 구축 단계를 (a)도에 도시하였다. 여기서 상기 제1열산화막(12)의 두께는 100 ∼ 300Å 정도가 바람직하며, 또한 상기 질화막(13)의 두께는 1,000 ∼ 2,000Å 정도로 함이 바람직하다. 이때 상기한 박막을 형성함에 있어서는, 예를 들어 CVD법등에 의한다. 그리고 상기 트렌치(14)의 깊이는 0.3 ∼ .2μm 정도로 함이 좋으며, 이는 사진 식각법으로 형성한다.
이와 같은 소자 분리 영역의 형성 후에는 (b)도와 같이 실리콘기판(11)에 형성된 트렌치(14)에 제2열산화막(15)을 형성하는 단계를 수행하는바, 3,000 ∼ 8,000Å 정도의 두께로 형성하되 중간부분에 요홈부(15a)가 형성되도록 하며, 반도체 박막을 증착하는 어떠한 종류의 장치를 이용하여 형성할 수 있다.
이후, (c)도에 도시된 바와같이, 상기 요홈부(15a)를 소정의 감광막(16)으로 매립하되, 이때의 감광막의 높이는 상기 질화막(13)의 높이와 동일하거나 낮게 형성한다. 그런다음, 상기 질화막(13)과 제1열산화막(12)을 습식식각 또는 건식식각에 의해 제거하는데, 이 단계에서 제거되는 제1열산화막(12)은 불화수소 용액을 이용하여 제거하며, 또 상기 질화막(13)은 인산용액을 이용하여 제거한다. 상기 트렌치(14)에 증착된 노출된 제2열산화막(15)은 이방성 식각하여 트렌치(14) 저면의 실리콘기판(11)이 드러나도록 하는 식각 단계를 수행한다. 이와 같이 제2열산화막(15)을 이방성 식각한 상태를 (d)도에 도시하였다. 여기서 식각시 사용되는 반응가스로는 CF4, CHF3 및 Ar등에 의한 가스를 이용한다. 이와 같은 열산화막의 식각시 바람직하게는, 식각되고 남는 열산화막, 즉 제2열산화막(15)은 실리콘기판(11) 표면으로 노출되는 부분보다 실리콘 기판(11)에 매장되는 부분이 커지도록 형성된다.
상기한 바와 같은 실리콘기판(11)의 노출 후에는 (e)도와 같이, 상기 감광막(16)을 제거한 후, 식각에 의해 노출된 실리콘기판(11)을 성장시켜 트렌치(14)에 단결정 에피택셜 실리콘층(17)을 형성하여 충전시키는 바, 이때 제2열산화막(15)을 성장의 장벽으로 이용하여 이 제2열산화막(15)까지 성장시킨다. 이후, 전체구조의 상부에 3,000 ∼ 10,000Å의 절연막(18)을 형성한다.
그런다음, 상기 절연막을 CMP(Chemlcal Mechanical Polishing)에 의해 연마시켜 상기 실리콘기판이 노출되도록 한다.
도시한 바와 같이, 필드 산화막(15')은 제2열산화막(15)과 절연막(18)으로 구성되며, 실리콘기판 상부에 노출된 부분보다 그 실리콘기판에 매장되는 그 하부가 크게 형성되어 있으며, 실리콘 기판의 소자 분리 영역의 양측에 소자 분리 역할을 하는 필드산화막(15')이 주입된 형태를 취하고 있다.
이와같은 공정을 통하여 도면과 같이 버즈비크의 침식이 없으며, 기판과 필드 산화막과의 단차가 없는 소자 분리 구조를 얻는 것이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의하면, 버즈 비크 및 단차 없는 소자 분리 구조가 가능하게 되므로 활성 영역을 충분히 확보할 수 있고, 이에 따른 소자의 전기적 특성 및 신뢰성 향상의 효과를 얻을 수 있으며, 또한 본 발명은 점차 고집적화 되어 가고 있는 반도체 장치의 제조에 매우 유리하게 적용되어 디바이스의 경박단소형화에 기여하는 효과도 있다.
Claims (5)
- 실리콘기판상에 제1열산화막과 질화막을 순차적으로 형성한 다음 소정의 트렌치를 형성하여 소자 분리 영역을 구축하는 단계, 상기 실리콘 기판의 소자 분리 영역의 트렌치에 제2열산화막을 형성하는 단계, 상기 트렌치와 상기 제1열산화막과 질화막에 의하여 형성된 요홈부위에 감광막을 매립하는 단계, 상기 감광막을 마스크로 하여 제1열산화막과 질화막을 식각하여 제거하는 단계, 상기 감광막을 계속 마스크로 하여 제2열산화막을 식각하여 트렌치 저면의 실리콘기판을 노출시키는 단계, 상기 노출된 실리콘기판을 성장시켜 트렌치에 단결정 에피택셜실리콘층을 형성하는 단계, 전체구조의 상부에 절연막을 형성하는 단계, 및 상기 실리콘기판이 노출되도록 상기 절연막을 연마시키는 단계로 이루어짐을 특징으로 하는 반도체 장치의 소자 분리 방법
- 제1항에 있어서, 상기 요홈부에 감광막 형성시, 상기 감광막의 높이가 질화막의 높이와 같거나 낮게 형성함을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 제2열산화막과 절연막이 필드산화막을 구성함을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항에 있어서, 상기 단결정 에피택셜 실리콘층은 상기 필드산화막을 성장의 장벽으로 이용하여 트렌치에 충진시켜 형성하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
- 제1항 또는 제2항에 있어서, 상기 제2열산화막의 식각단계에서, 필드산화막이 실리콘기판의 표면으로 노출되는 부위보다 실리콘기판의 내부에 매장된 부위가 더 크게 형성되도록 하는 것을 특징으로 하는 반도체 장치의 소자 분리 방법.
Priority Applications (6)
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| JP7349078A JP2686735B2 (ja) | 1994-12-30 | 1995-12-20 | 半導体装置の素子分離方法 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000003360A (ko) * | 1998-06-27 | 2000-01-15 | 김영환 | 선택적 에피택시 성장 기술을 이용한 소자 분리막 형성방법 |
| KR100538630B1 (ko) * | 1999-12-08 | 2005-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 소자격리층 형성 방법 |
| KR100557962B1 (ko) * | 2004-07-01 | 2006-03-07 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
| KR100626908B1 (ko) * | 2002-12-30 | 2006-09-20 | 주식회사 하이닉스반도체 | 반도체소자의 소자분리막 형성방법 |
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-
1994
- 1994-12-30 KR KR1019940039095A patent/KR0140655B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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