JPH0729971A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0729971A JPH0729971A JP15508893A JP15508893A JPH0729971A JP H0729971 A JPH0729971 A JP H0729971A JP 15508893 A JP15508893 A JP 15508893A JP 15508893 A JP15508893 A JP 15508893A JP H0729971 A JPH0729971 A JP H0729971A
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Abstract
(57)【要約】
【目的】 本発明は、ローコストでトレンチ分離を形成
し、また、分離能力を向上させる。 【構成】 Ｐ型シリコン基板１の上に保護酸化膜２を形
成した後、窒化珪素膜３を堆積し、所定の位置にパター
ニングを行う。その上に酸化膜４を堆積し、エッチバッ
ク法によりサイドウォール５を形成する。トレンチ６を
形成後、サイドウォール５を除去し、シリコン表面に酸
化膜７を形成した後、砒素イオンを注入しチャネルスト
ップ８を形成する。次に、その上に酸化膜９を堆積し、
窒化珪素膜３までエッチバックする。窒化珪素膜３を除
去することにより、トレンチ分離が完成する。
し、また、分離能力を向上させる。 【構成】 Ｐ型シリコン基板１の上に保護酸化膜２を形
成した後、窒化珪素膜３を堆積し、所定の位置にパター
ニングを行う。その上に酸化膜４を堆積し、エッチバッ
ク法によりサイドウォール５を形成する。トレンチ６を
形成後、サイドウォール５を除去し、シリコン表面に酸
化膜７を形成した後、砒素イオンを注入しチャネルスト
ップ８を形成する。次に、その上に酸化膜９を堆積し、
窒化珪素膜３までエッチバックする。窒化珪素膜３を除
去することにより、トレンチ分離が完成する。
Description
【０００１】
【産業上の利用分野】本発明は低コスト高信頼性の半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置の高密度化にともなっ
て、活性領域への入り込みが少ない素子分離方法が望ま
れており、そのためにトレンチ分離の必要性が高まって
いる。
て、活性領域への入り込みが少ない素子分離方法が望ま
れており、そのためにトレンチ分離の必要性が高まって
いる。
【０００３】従来のトレンチ分離の製造方法について
は、例えば、アイ・イー・ディー・エム（1990年）第25
7頁から第260頁（IEDM（1990）P.257ー260）に発表され
ている。以下に、上記した従来のトレンチ分離を用いた
半導体装置の製造方法を詳しく説明する。
は、例えば、アイ・イー・ディー・エム（1990年）第25
7頁から第260頁（IEDM（1990）P.257ー260）に発表され
ている。以下に、上記した従来のトレンチ分離を用いた
半導体装置の製造方法を詳しく説明する。
【０００４】図３は従来のトレンチ分離の一例を示すも
のであり、素子分離部の断面図を示している。まず、図
３（ａ）に示すように、シリコン基板１の上に酸化膜１
１を堆積しフォトレジストをマスクとして所定の位置に
パターニングを行った後、酸化膜４を堆積する。次に、
図３（ｂ）に示すように、エッチバック法を用いて酸化
膜４をエッチングすることによりサイドウォール５を形
成し、サイドウォールをマスクとしてトレンチ６を形成
する。次に、図３（ｃ）に示すように、酸化膜１１、サ
イドウォール５を除去し、シリコン基板１表面を熱酸化
膜７を形成後、トレンチ６内部が埋まるように酸化膜９
を堆積する。次に、図３（ｄ）に示すように、フォトレ
ジスト１２をマスクとしてキャップ酸化膜１３を形成
後、砒素イオンを注入しチャネルストップ８を形成する
ことによりトレンチ分離が完成する。この時チャネルス
トップ以外に活性領域の深い位置に不純物層１４が形成
される。
のであり、素子分離部の断面図を示している。まず、図
３（ａ）に示すように、シリコン基板１の上に酸化膜１
１を堆積しフォトレジストをマスクとして所定の位置に
パターニングを行った後、酸化膜４を堆積する。次に、
図３（ｂ）に示すように、エッチバック法を用いて酸化
膜４をエッチングすることによりサイドウォール５を形
成し、サイドウォールをマスクとしてトレンチ６を形成
する。次に、図３（ｃ）に示すように、酸化膜１１、サ
イドウォール５を除去し、シリコン基板１表面を熱酸化
膜７を形成後、トレンチ６内部が埋まるように酸化膜９
を堆積する。次に、図３（ｄ）に示すように、フォトレ
ジスト１２をマスクとしてキャップ酸化膜１３を形成
後、砒素イオンを注入しチャネルストップ８を形成する
ことによりトレンチ分離が完成する。この時チャネルス
トップ以外に活性領域の深い位置に不純物層１４が形成
される。
【０００５】
【発明が解決しようとする課題】しかしながら上記のよ
うな製造方法では、キャップ酸化膜を形成する際にマス
クとしてフォトレジストを用いるため、ＬＯＣＯＳ法よ
り一枚多くのマスクが必要となり、コストが増加すると
いう問題点を有していた。また、チャネルストップを形
成する際には、キャップ酸化膜上よりイオン注入を行う
ため、チャネルストップ８を安定して形成できないとい
う問題点を有していた。また、トレンチ周辺にはチャネ
ルストップ８が形成されないため、十分に分離性能を発
揮できないという問題点を有していた。
うな製造方法では、キャップ酸化膜を形成する際にマス
クとしてフォトレジストを用いるため、ＬＯＣＯＳ法よ
り一枚多くのマスクが必要となり、コストが増加すると
いう問題点を有していた。また、チャネルストップを形
成する際には、キャップ酸化膜上よりイオン注入を行う
ため、チャネルストップ８を安定して形成できないとい
う問題点を有していた。また、トレンチ周辺にはチャネ
ルストップ８が形成されないため、十分に分離性能を発
揮できないという問題点を有していた。
【０００６】本発明は上記従来の課題を解決するもの
で、キャップ酸化膜付きのトレンチ分離法をセルフアラ
インで形成し、かつ、安定してチャネルストップを形成
し、かつ、分離能力を向上させる半導体装置の製造方法
を提供することを目的とする。
で、キャップ酸化膜付きのトレンチ分離法をセルフアラ
インで形成し、かつ、安定してチャネルストップを形成
し、かつ、分離能力を向上させる半導体装置の製造方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、半導体基板の上
に第１の絶縁膜を活性領域上に形成する工程と、前記第
１の絶縁膜の側面に前記第１の絶縁膜と異種の第２の絶
縁膜を形成する工程と、前記第２の絶縁膜をマスクとし
て半導体基板に溝を形成する工程と、前記第２の絶縁膜
を除去する工程と、前記第１の絶縁膜をマスクとして不
純物層を形成する工程と、前記活性領域以外の半導体基
板上に第３の絶縁膜を埋め込む工程と、前記第１の絶縁
膜を除去する工程を有する。
めに本発明の半導体装置の製造方法は、半導体基板の上
に第１の絶縁膜を活性領域上に形成する工程と、前記第
１の絶縁膜の側面に前記第１の絶縁膜と異種の第２の絶
縁膜を形成する工程と、前記第２の絶縁膜をマスクとし
て半導体基板に溝を形成する工程と、前記第２の絶縁膜
を除去する工程と、前記第１の絶縁膜をマスクとして不
純物層を形成する工程と、前記活性領域以外の半導体基
板上に第３の絶縁膜を埋め込む工程と、前記第１の絶縁
膜を除去する工程を有する。
【０００８】また、半導体基板の上に第１の絶縁膜を活
性領域上に形成する工程と、前記第１の絶縁膜の側面に
前記第１の絶縁膜と異種の第２の絶縁膜を形成する工程
と、前記第２の絶縁膜をマスクとして半導体基板に溝を
形成する工程と、前記活性領域以外の半導体基板上に不
純物を含むガラス膜を埋め込む工程と、前記ガラス膜か
らの拡散によって不純物層を前記溝の周辺部に形成する
工程と、前記第１の絶縁膜を除去する工程を有する。
性領域上に形成する工程と、前記第１の絶縁膜の側面に
前記第１の絶縁膜と異種の第２の絶縁膜を形成する工程
と、前記第２の絶縁膜をマスクとして半導体基板に溝を
形成する工程と、前記活性領域以外の半導体基板上に不
純物を含むガラス膜を埋め込む工程と、前記ガラス膜か
らの拡散によって不純物層を前記溝の周辺部に形成する
工程と、前記第１の絶縁膜を除去する工程を有する。
【０００９】
【作用】本発明は上記した構成によって、キャップ酸化
膜をマスク無しのセルフアライン方式で形成でき、か
つ、キャップ酸化膜形成前に不純物層を形成するため、
安定してチャネルストップが形成でき、かつ、トレンチ
低部にもチャネルストップが形成されるため、従来技術
と比較して分離能力が向上する。また、トレンチ周辺全
体にチャネルストップを形成することにより、さらに分
離能力が向上する。
膜をマスク無しのセルフアライン方式で形成でき、か
つ、キャップ酸化膜形成前に不純物層を形成するため、
安定してチャネルストップが形成でき、かつ、トレンチ
低部にもチャネルストップが形成されるため、従来技術
と比較して分離能力が向上する。また、トレンチ周辺全
体にチャネルストップを形成することにより、さらに分
離能力が向上する。
【００１０】
【実施例】以下本発明の一実施例の半導体装置の製造方
法について、図面を参照しながら説明する。
法について、図面を参照しながら説明する。
【００１１】（実施例１）図１は本発明の第１の実施例
における半導体装置の製造方法の工程断面図である。
における半導体装置の製造方法の工程断面図である。
【００１２】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の上に熱酸化により保護酸化膜２を20nm形成
した後、減圧ＣＶＤ法により窒化珪素膜３を300nm堆積
し、ドライエッチング技術を用いて所定の位置にパター
ニングを行う。その上に減圧ＣＶＤ法を用いて酸化膜４
を140nm堆積する。次に、図１（ｂ）に示すように、エ
ッチバック法を用いて酸化膜４をエッチングし、サイド
ウォール５を形成後、ドライエッチング技術を用いて深
さ0.5μmのトレンチ６を形成する。次に、図１（ｃ）に
示すように、沸化水素によりサイドウォール５を除去
し、エッチングによるダメージを緩和するために熱酸化
によりシリコン表面に酸化膜７を20nm形成した後、砒素
イオンを注入しチャネルストップ８を形成する。次に、
図１（ｄ）に示すように、その上に減圧ＣＶＤ法を用い
てトレンチ内が埋まるように酸化膜９を1000nm堆積す
る。次に図１（ｅ）に示すように、酸化膜９を窒化珪素
膜３までエッチングする。次に図１（ｆ）に示すように
燐酸を用いて窒化珪素膜３を除去することにより、トレ
ンチ分離が完成する。
コン基板１の上に熱酸化により保護酸化膜２を20nm形成
した後、減圧ＣＶＤ法により窒化珪素膜３を300nm堆積
し、ドライエッチング技術を用いて所定の位置にパター
ニングを行う。その上に減圧ＣＶＤ法を用いて酸化膜４
を140nm堆積する。次に、図１（ｂ）に示すように、エ
ッチバック法を用いて酸化膜４をエッチングし、サイド
ウォール５を形成後、ドライエッチング技術を用いて深
さ0.5μmのトレンチ６を形成する。次に、図１（ｃ）に
示すように、沸化水素によりサイドウォール５を除去
し、エッチングによるダメージを緩和するために熱酸化
によりシリコン表面に酸化膜７を20nm形成した後、砒素
イオンを注入しチャネルストップ８を形成する。次に、
図１（ｄ）に示すように、その上に減圧ＣＶＤ法を用い
てトレンチ内が埋まるように酸化膜９を1000nm堆積す
る。次に図１（ｅ）に示すように、酸化膜９を窒化珪素
膜３までエッチングする。次に図１（ｆ）に示すように
燐酸を用いて窒化珪素膜３を除去することにより、トレ
ンチ分離が完成する。
【００１３】なお、本実施例では、砒素イオンをイオン
注入することによりチャネルストップを形成したが、砒
素イオンをイオン注入する代わりにプラズマドーピング
により不純物層を形成するか、叉はサイドウォール５を
ボロンガラスとし、ボロンガラスから砒素を拡散するこ
とによっても同様の効果が得られる。
注入することによりチャネルストップを形成したが、砒
素イオンをイオン注入する代わりにプラズマドーピング
により不純物層を形成するか、叉はサイドウォール５を
ボロンガラスとし、ボロンガラスから砒素を拡散するこ
とによっても同様の効果が得られる。
【００１４】また本実施例では、全面に酸化膜９を堆積
後、窒化珪素膜３までエッチバックすることによって活
性領域以外の半導体基板上に酸化膜９を埋め込んだが、
全面に酸化膜９を堆積後、窒化珪素膜３まで化学機械研
磨を行なうことによって実施してもよい。
後、窒化珪素膜３までエッチバックすることによって活
性領域以外の半導体基板上に酸化膜９を埋め込んだが、
全面に酸化膜９を堆積後、窒化珪素膜３まで化学機械研
磨を行なうことによって実施してもよい。
【００１５】（実施例２）以下本発明の第２の実施例に
ついて図面を参照しながら説明する。
ついて図面を参照しながら説明する。
【００１６】図２は本発明の第２の実施例における半導
体装置の製造方法の工程断面図である。
体装置の製造方法の工程断面図である。
【００１７】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１の上に熱酸化により保護酸化膜２を20nm形成
した後、減圧ＣＶＤ法により窒化珪素膜３を300nm堆積
し、ドライエッチング技術を用いて所定の位置にパター
ニングを行う。その上に減圧ＣＶＤ法を用いて酸化膜４
を140nm堆積する。次に、図２（ｂ）に示すように、エ
ッチバック法を用いて酸化膜４をエッチングし、サイド
ウォール５を形成後、ドライエッチング技術を用いて深
さ0.5μmのトレンチ６を形成する。次に、図１（ｃ）に
示すように、エッチングによるダメージを緩和するため
に熱酸化によりシリコン表面に酸化膜７を20nm形成した
後、減圧ＣＶＤ法を用いてトレンチ内が埋まるようにボ
ロンガラス１０を1000nm堆積する。次に図１（ｄ）に示
すように、ボロンガラス１０を窒化珪素膜３までエッチ
ングした後、ガラスに含まれるボロンの熱拡散によって
トレンチ周辺に不純物層８を形成する。次に図１（ｅ）
に示すように燐酸を用いて窒化珪素膜３を除去すること
により、トレンチ分離が完成する。
コン基板１の上に熱酸化により保護酸化膜２を20nm形成
した後、減圧ＣＶＤ法により窒化珪素膜３を300nm堆積
し、ドライエッチング技術を用いて所定の位置にパター
ニングを行う。その上に減圧ＣＶＤ法を用いて酸化膜４
を140nm堆積する。次に、図２（ｂ）に示すように、エ
ッチバック法を用いて酸化膜４をエッチングし、サイド
ウォール５を形成後、ドライエッチング技術を用いて深
さ0.5μmのトレンチ６を形成する。次に、図１（ｃ）に
示すように、エッチングによるダメージを緩和するため
に熱酸化によりシリコン表面に酸化膜７を20nm形成した
後、減圧ＣＶＤ法を用いてトレンチ内が埋まるようにボ
ロンガラス１０を1000nm堆積する。次に図１（ｄ）に示
すように、ボロンガラス１０を窒化珪素膜３までエッチ
ングした後、ガラスに含まれるボロンの熱拡散によって
トレンチ周辺に不純物層８を形成する。次に図１（ｅ）
に示すように燐酸を用いて窒化珪素膜３を除去すること
により、トレンチ分離が完成する。
【００１８】なお、本実施例では、堆積時に不純物を混
合することによって形成したガラス膜を用いたが、酸化
膜を堆積後、不純物を酸化膜中にイオン注入することに
よって形成したガラス膜を用いても同様の効果が得られ
る。
合することによって形成したガラス膜を用いたが、酸化
膜を堆積後、不純物を酸化膜中にイオン注入することに
よって形成したガラス膜を用いても同様の効果が得られ
る。
【００１９】また、本実施例１、２では、Ｎチャネル素
子を分離する半導体装置の製造方法について説明した
が、ドナー元素でチャネルストップを形成することによ
りＰチャネル素子においても同様の効果が得られる。
子を分離する半導体装置の製造方法について説明した
が、ドナー元素でチャネルストップを形成することによ
りＰチャネル素子においても同様の効果が得られる。
【００２０】また、同一基板上にアクセプタ元素とドナ
ー元素でチャネルストップを形成することにより、同一
基板上でＮチャネル素子とＰチャネル素子を分離でき
る。
ー元素でチャネルストップを形成することにより、同一
基板上でＮチャネル素子とＰチャネル素子を分離でき
る。
【００２１】また本実施例では、全面にボロンガラス１
０を堆積後、窒化珪素膜３までエッチバックすることに
よって活性領域以外の半導体基板上にボロンガラス１０
を埋め込んだが、全面にボロンガラス１０を堆積後、窒
化珪素膜３まで化学機械研磨を行なうことによって実施
してもよい。
０を堆積後、窒化珪素膜３までエッチバックすることに
よって活性領域以外の半導体基板上にボロンガラス１０
を埋め込んだが、全面にボロンガラス１０を堆積後、窒
化珪素膜３まで化学機械研磨を行なうことによって実施
してもよい。
【００２２】
【発明の効果】以上のように本発明は、活性領域上に形
成した絶縁膜の間に異種の絶縁膜を埋め込むことによっ
て、キャップ酸化膜をセルフアラインで形成できるた
め、製造コストが低減し、かつ、分離性能が向上する。
また、トレンチ内部に不純物を含んだガラス膜を埋め込
むことにより、トレンチ周辺全体にチャネルストップを
形成できるため、分離能力が大幅に向上する。
成した絶縁膜の間に異種の絶縁膜を埋め込むことによっ
て、キャップ酸化膜をセルフアラインで形成できるた
め、製造コストが低減し、かつ、分離性能が向上する。
また、トレンチ内部に不純物を含んだガラス膜を埋め込
むことにより、トレンチ周辺全体にチャネルストップを
形成できるため、分離能力が大幅に向上する。
【図１】本発明の第１の実施例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図２】本発明の第２の実施例における半導体装置の製
造方法の工程断面図
造方法の工程断面図
【図３】従来の半導体装置の製造方法の工程断面図
１ シリコン基板（半導体基板） ２ 熱酸化膜（保護酸化膜） ３ 窒化珪素膜（活性領域パターン形成用第１の絶縁
膜） ４ ＣＶＤ酸化膜（サイドウォール用第２の絶縁膜） ５ サイドウォール ６ トレンチ ７ 熱酸化膜（ダメージ緩和用） ８ チャネルストップ ９ ＣＶＤ酸化膜（キャップ酸化膜用第３の絶縁膜） １０ ボロンガラス
膜） ４ ＣＶＤ酸化膜（サイドウォール用第２の絶縁膜） ５ サイドウォール ６ トレンチ ７ 熱酸化膜（ダメージ緩和用） ８ チャネルストップ ９ ＣＶＤ酸化膜（キャップ酸化膜用第３の絶縁膜） １０ ボロンガラス
Claims (2)
- 【請求項１】半導体基板の上に形成した活性領域上に第
１の絶縁膜を形成する工程と、前記第１の絶縁膜の側面
に前記第１の絶縁膜と異種の第２の絶縁膜を形成する工
程と、前記第２の絶縁膜をマスクとして半導体基板に溝
を形成する工程と、前記第２の絶縁膜を除去する工程
と、前記第１の絶縁膜をマスクとして不純物層を形成す
る工程と、前記活性領域以外の半導体基板上に第３の絶
縁膜を埋め込む工程と、前記第１の絶縁膜を除去する工
程を有する半導体装置の製造方法。 - 【請求項２】半導体基板の上に第１の絶縁膜を活性領域
上に形成する工程と、前記第１の絶縁膜の側面に前記第
１の絶縁膜と異種の第２の絶縁膜を形成する工程と、前
記第２の絶縁膜をマスクとして半導体基板に溝を形成す
る工程と、前記活性領域以外の半導体基板上に不純物を
含むガラス膜を埋め込む工程と、前記ガラス膜からの拡
散によって不純物層を前記溝の周辺部に形成する工程
と、前記第１の絶縁膜を除去する工程を有する半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15508893A JPH0729971A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15508893A JPH0729971A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0729971A true JPH0729971A (ja) | 1995-01-31 |
Family
ID=15598391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15508893A Pending JPH0729971A (ja) | 1993-06-25 | 1993-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0729971A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181158A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | 半導体装置の製造方法 |
| KR19990077847A (ko) * | 1998-03-13 | 1999-10-25 | 가네꼬 히사시 | 반도체 장치 및 그 제조 방법 |
| US6465873B1 (en) | 1997-08-21 | 2002-10-15 | Micron Technology, Inc. | Semiconductor gettering structures |
| KR100400286B1 (ko) * | 1996-12-31 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성방법 |
| KR100417574B1 (ko) * | 1996-08-30 | 2004-04-13 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
-
1993
- 1993-06-25 JP JP15508893A patent/JPH0729971A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09181158A (ja) * | 1995-12-25 | 1997-07-11 | Nec Corp | 半導体装置の製造方法 |
| KR100417574B1 (ko) * | 1996-08-30 | 2004-04-13 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| KR100400286B1 (ko) * | 1996-12-31 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체 소자의 소자 분리막 형성방법 |
| US6465873B1 (en) | 1997-08-21 | 2002-10-15 | Micron Technology, Inc. | Semiconductor gettering structures |
| US6479875B1 (en) * | 1997-08-21 | 2002-11-12 | Micron Technology, Inc. | Fabrication of semiconductor gettering structures by ion implantation |
| US6509248B1 (en) | 1997-08-21 | 2003-01-21 | Micron Technology, Inc. | Fabrication of semiconductor gettering structures by ion implantation |
| KR19990077847A (ko) * | 1998-03-13 | 1999-10-25 | 가네꼬 히사시 | 반도체 장치 및 그 제조 방법 |
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