KR100842487B1 - 반도체 소자의 소자 분리막 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자 분리막 형성방법에 관한 것으로, 반도체기판에 마스크 및 식각 공정을 거쳐 셸로우 트렌치를 형성하는 과정과 셸로우 트렌치에 선택적 에피택셜 성장법을 이용하여 에피 실리콘층을 성장시키는 과정과 에피 실리콘층 위에 산화막을 형성하는 과정과 산화막 형성 단계 후에, 화학적기계연마 공정을 진행하는 과정을 포함한다.
본 발명에 따르면, 반도체 소자에서 마스크 및 식각 공정후 셸로우 트렌치의 측면에 선택적 에피택셜 성장법을 이용하여 에피 실리콘층을 성장시킴으로써, 후속 공정인 실리사이드 생성시 과도한 실리사이드가 형성되는 것을 방지하고, 그로 인한 소자의 손상을 방지할 수 있다.
Description
도 1a 내지 도1i는 종래 기술에 의한 반도체 소자의 소자 분리막 형성방법을 순차적으로 나타낸 공정 순서도,
도 2a 내지 도 2j는 본 발명에 따른 반도체 소자의 소자 분리막 형성방법을 순차적으로 나타낸 공정 순서도.
<도면의 주요 부분에 관한 부호의 설명>
102: 기판 104: 트렌치
106: 게이트 옥사이드 108: 게이트 소자
110: 측면벽 112: 실리사이드
202: 기판 203: 에피 실리콘층
204: 트렌치 206: 게이트 옥사이드
208: 게이트 소자 210: 측면벽
212: 실리사이드
본 발명은 반도체 제조방법에 관한 것으로서, 특히 셸로우 트렌치의 측면에 선택적 에피택셜 성장법을 이용하여 에피 실리콘층을 성장시킴으로써, 후속 공정인 실리사이드 생성시 과도한 실리사이드가 형성되는 것을 방지하는 반도체 소자의 소자 분리막 형성방법에 관한 것이다.
트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인과, 버즈비크(bird's beak)에 따른 활성영역의 감소와 같은 문제점을 근본적으로 해결할 수 있는 소자분리 공정으로 적용되고 있으며, 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.
STI 공정은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 트렌치 매립용 산화막을 증착하여 트렌치를 매립하고, 화학기계적연마(chemicalmechanical polishing, CMP) 공정을 실시한 다음, 패드 질화막 및 패드 산화막을 제거하여 소자 분리막을 형성하게 된다.
도 1a 내지 도1i는 종래 기술에 의한 반도체 소자의 소자 분리막 형성방법을 순차적으로 나타낸 공정 순서도이다.
도 1을 참조하면, 도 1a는 종래의 STI 공정에서 반도체 기판(102)위에 트렌치(104)를 형성하는 단계, 도 1b는 형성된 트렌치(104)에 리니어 옥사이드를 형성하는 단계, 도 1c는 형성된 트렌치(104)에 TEOS 등의 옥사이드로 갭필 공정을 진행한 후 연속적으로 CMP 공정까지 완료한 단면도이다.
또한 도 1d를 참조하면, CMP공정까지 완료한 옥사이드에 densify를 실시하여 상대적으로 density가 낮은 TEOS 등의 에지 영역은 옥사이드 손실을 가지게 된다.
도 1e를 참조하면, 기존과 동일하게 게이트 소자(108) 및 측면 벽(110)이 형성된 이후의 소자 단면도이다.
도 1f는 반도체 소자에 SAB 옥사이드를 증착한 것이다.
도 1g는 SAB 옥사이드 식각을 진행한 후의 단면으로서, 도 1g에서 알수 있는 바와 같이 활성화 영역의 옥사이드 뿐만 아니라 필드 영역의 옥사이드 또한 많은 손실을 가지게 된다.
도 1h는 실리사이드(112)를 형성하기 위하여 Ti나 Co로 Sputter공정을 진행한다.
도 1i는 실리사이드(112)를 형성한 후의 단면으로서, 전면부 뿐만 아니라 필드의 로스(loss)가 발생한 측면부까지 실리사이드가 형성되어 실리사이드 측면부가 비정상적으로 형성된다. 따라서 누설(Leakage) 경로를 제공하게 되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 반도체 소자에서 마스크 및 식각 공정후 셸로우 트렌치의 측면에 선택적 에피택셜 성장법(SEG:Selective Epitaxial Growth)을 이용하여 에피 실리콘층을 성장시킴으로써, 후속 공정인 실리사이드 생성시 과도한 실리사이드가 형성되는 것을 방지하고, 그로 인한 소자의 손상을 방지할 수 있는 반도체 소자의 소자 분리막 형성방법을 제공하는 데 있다.
상기의 기술적 과제를 이루기 위한, 본 발명에 의한 반도체 소자의 소자 분리막 형성방법은 반도체기판에 마스크 및 식각 공정을 거쳐 셸로우 트렌치를 형성하는 과정, 셸로우 트렌치에 선택적 에피택셜 성장법을 이용하여 에피 실리콘층을 성장시키는 과정, 에피 실리콘층 위에 산화막을 형성하는 과정, 산화막 형성 단계 후에, 화학적기계연마 공정을 진행하는 과정을 포함한다.
이하, 본 발명에 의한 반도체 소자의 소자 분리막 형성방법을 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 소자 분리막 형성하는 과정을 도시한 공정 순서도이다.
도 2a를 참조하면, 도 2a는 STI 공정에서 반도체 기판(202)위에 셸로우 트렌치(204)를 형성하는 단계이고, 도 2b는 셸로우 트렌치(204)내에 에피 실리콘층(203)을 형성하는 것으로서, 특히 측면에 선택적 에피택셜 성장법을 이용하여 측면부위의 에피 실리콘층(203)을 성장시키는 단계이다. 에피택셜 성장법을 진행하기 전 표면 전처리 방법으로서, H2 베이크 공정시 베이크 온도 및 압력을 조정함으로써, 액티브 영역과 필드 영역에 걸쳐 에피 실리콘층(203)이 불균일하게 성장하는 것을 막을 수 있다.
도 2c는 형성된 트렌치(204)에 산화막, 즉, 리니어 옥사이드를 형성한 단면도이다.
도 2d는 형성된 트렌치(204)에 TEOS 등의 옥사이드로 갭필 공정을 진행한 후 연속적으로 화학적 기계적 연마(CMP) 공정까지 완료한 단면도이다. 상기 화학적 기계적 연마공정은 상기 층간 절연막에 대한 평탄화를 위해 사용하는 방법으로서 글로벌 평탄화를 얻을 수 있는 장점으로 인해 현재 주로 사용되고 있는 공정이다.
또한 도 2e를 참조하면, 화학적 기계적 연마공정까지 완료한 옥사이드를 조밀화 하는 덴서파이(densify)를 실시한 것이다. 이 경우 종래의 STI 공정에서와는 달리 측면부위에서 확장된 에피 실리콘층(203)에 의하여 측면보호가 발생하여 densify된 옥사이드가 실리콘 내부까지 발생되지 않는 장점이 생기게 된다.
도 2f를 참조하면, 게이트 소자(208) 및 측면 벽(210)이 형성된 이후의 소자 단면도이다.
도 2g는 반도체 소자에 SAB(Silicide Anti-Block) 옥사이드를 증착한 것이다. 이때의 산화막은 충분히 보호막의 역할이 가능하도록 100-1500Å의 두께로 증착하는 것이 바람직하다.
도 2h는 SAB 옥사이드 식각을 진행한 후의 단면으로서, 활성 영역의 산화막 뿐 아니라 필드 영역의 산화막 또한 많은 손실을 가지게 되지만, 기존 STI공정과는 비교해 보았을때, 실리콘의 안쪽까지는 로스가 발생하지 않게 된다.
도 2i는 실리사이드(212)를 형성하기 위하여 Ti나 Co로 스퍼터(Sputter)공정을 진행한 것이다.
도 2j는 실리사이드(212)를 형성한 후의 단면으로서, 측면부에 필드 로스가 거의 발생하지 않았기 때문에 종래의 STI공정과는 달리 안정된 실리사이드(212)가 형성된다.
이러한 본원 발명인 방법 및 장치는 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
본 발명에 따르면, 반도체 소자에서 마스크 및 식각 공정후 셸로우 트렌치의 측면에 선택적 에피택셜 성장법을 이용하여 에피 실리콘층을 성장시킴으로써, 후속 공정인 실리사이드 생성시 과도한 실리사이드가 형성되는 것을 방지하고, 그로 인하여 트렌치 아래에 웰 또는 리키지를 만들게 되거나, DC에서 고전압을 인가하였을때 브레이크 다운을 유발하여 소자의 치명적인 손상을 입히게 되는 일을 방지할 수 있다.
Claims (3)
- 반도체기판에 마스크 및 식각 공정을 거쳐 셸로우 트렌치를 형성하는 과정;상기 셸로우 트렌치에 선택적 에피택셜 성장법을 이용하여 에피 실리콘층을 성장시키는 과정;상기 에피 실리콘층 위에 산화막을 형성하는 과정; 및상기 산화막 형성 단계 후에, 화학적기계연마 공정을 진행하는 과정;상기 화학적기계연마 공정 후에, 상기 산화막에 덴서파이를 실시하는 과정;상기 반도체기판 상부에 SAB(Silicide Anti-Block) 산화막을 증착하는 과정; 및상기 SAB 산화막에 대한 식각 과정;상기 반도체기판 상부에 스퍼터 공정을 수행하는 과정;상기 스퍼터 공정후에 실리사이드를 형성하는 과정을 포함하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 트렌치에 리니어 산화막을 형성하는 과정을 더 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
- 제 1 항에 있어서,상기 SAB 산화막은 100-1500Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성방법.
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