KR20110076058A - 반도체 장치의 소자분리막 제조 방법 - Google Patents

반도체 장치의 소자분리막 제조 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 소자분리막 제조 기술에 관한 것이다. 기존의 소자분리막 제조 기술에서는, 소자분리막에 빈 공간이 생길 수 있으며, 식각된 소자분리막의 종횡비에 따라 완벽한 소자분리막을 형성하는 데에는 한계가 있다. 즉, 소자분리막이 차지하여야 하는 최소한의 영역으로 인하여 소자의 집적 밀도를 높이는데 불리할 뿐만 아니라, 소자분리막의 깊이를 더 이상 깊게 하기 어렵기 때문에 웰(well) 이온 주입 조건을 결정하는데 어려움이 따른다. 이에 본 발명은, 소자분리막을 제조함에 있어서, 빈 공간이 전혀 생기지 않으면서도 좁고 깊은 소자분리막을 형성하여 소자의 집적 밀도를 높이고, 동시에 소자 간의 분리 산화막 기능을 강화할 수 있는 반도체 장치의 소자분리막 제조 기술을 제안하고자 한다.
STI, CMP, 에피텍셜 층(epitaxial layer)

Description

반도체 장치의 소자분리막 제조 방법{METHOD FOR MANUFACTURING TRENCH ISOLATION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 제조 기술에 관한 것으로서, 특히 소자의 집적 밀도를 높이고 소자 간의 분리 산화막 기능을 강화하는데 적합한 반도체 장치의 소자분리막 제조 방법에 관한 것이다.
현재 반도체 장치의 제조기술의 발달과 그 응용분야가 확장되어감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 활발히 진행되고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체 기판 상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술을 들 수 있는데, 이 기술은 소자분리막의 측면확산을 원하지 않는 부분에 산화막이 형성되 는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 따라서, 소자설계치수가 서브-미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 셸로우 트렌치 소자분리(Shallow Trench Isolation, STI) 기술은 반도체 기판에 식각 공정으로 셸로우 트렌치를 형성하고 셸로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 장치의 셸로우 트렌치 소자분리막 제조 공정을 나타낸 공정 단면도이다. 이들 도면들을 참조로 종래 기술의 셸로우 트렌치 소자분리막 제조 공정을 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판인 실리콘 기판(100) 상에 패드 산화막(pad oxide), 하드 마스크막(예컨대, 실리콘 질화막(Si3N4)) 등(도시 생략됨)을 형성한다.
그런 후, 도 1b에서는, 이 하드 마스크막 및 패드 산화막의 패턴에 의해 드러난 실리콘 기판(100)을 소정 깊이, 예컨대 3000∼5000 Å의 깊이로 식각하여 이후 셸로우 트렌치 소자분리막이 제조될 셸로우 트렌치(A)를 형성한다. 이때의 실리콘 기판(100)의 식각은, 예를 들면 건식 식각(dry etching), 반응성 이온 식각(Reactive Ion Etching, RIE) 등이 적용될 수 있으며, 도 1b에서 도면부호 100'은 이러한 식각 공정 이후의 실리콘 기판을 나타낸다.
이후, 도 1c에서는, 이러한 결과물의 셸로우 트렌치(A)의 내측면과 패드 산 화막 및 하드 마스크막의 측면에 라이너(liner) 절연막(102)으로서, 예를 들면 실리콘 산화막(SiO2)을 얇게 형성한다.
협폭 트랜지스터의 경우, 셸로우 트렌치 소자분리막 공정에서의 Si 스트레스로 인해 중간 종횡비(aspect ratio)(예컨대, W/L=0.25/1)에서의 트랜지스터 특성이 비정상적인 현상을 보이게 되는데, 라이너 절연막은 이러한 문제를 해결하기 위해 형성되는 막이다.
한편, 도 1d에서는, 갭필 절연막(104)으로서, 예를 들면 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)막을 셸로우 트렌치(A) 내에 매립한다. 이때, 셸로우 트렌치(A) 내에 갭필 절연막(104)을 매립하는 기술로는, 예컨대 화학적 기상 증착(Chemical Vapor Deposition, CDV) 기법 등이 적용될 수 있을 것이다.
이후, 도 1e에서는, 하드 마스크막이 드러날 때까지 갭필 절연막(104) 및 라이너 절연막(102)을 연마 기법, 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 기법에 의해 식각하여 그 표면을 평탄화한다. 도면부호(102') 및 도면부호(104')는 이러한 평탄화 과정 이후의 라이너 절연막 및 갭필 절연막을 나타낸다. 이때, 하부 질화막인 하드 마스크막은 실리콘산화막인 갭필 절연막(104)의 식각 정지층으로서 사용될 수 있다.
이후, 도면에는 도시되지 않았으나, 인산 용액 등으로 하드 마스크막을 제거하고, 세정 공정으로 패드 산화막을 일부 제거한 후 게이트막을 형성함으로써, 종래 기술에 의한 셸로우 트렌치 소자분리막 제조 과정을 완료한다.
그런데 상술한 바와 같은 소자분리막 제조 방법, 즉 반응성 이온 식각(RIE) 등에 의하여 실리콘 기판을 제거한 뒤 화학적 기상 증착(CVD)에 의하여 산화막을 채우는 소자분리막을 형성하는 기술은, 소자분리막에 빈 공간이 생길 수 있으며, 식각된 소자분리막의 종횡비에 따라 완벽한 소자분리막을 형성하는데에는 한계가 있다.
따라서, 소자분리막이 차지하여야 하는 최소한의 영역으로 인하여 소자의 집적 밀도를 높이는데 불리할 뿐만 아니라, 소자분리막의 깊이를 더 이상 깊게 하기 어렵기 때문에 웰(well) 이온 주입 조건을 결정하는데 어려움이 따른다.
이에 본 발명은, 소자분리막을 제조함에 있어서, 빈 공간이 전혀 생기지 않으면서도 좁고 깊은 소자분리막을 형성하여 소자의 집적 밀도를 높이고, 동시에 소자 간의 분리 산화막 기능을 강화할 수 있는 반도체 장치의 소자분리막 제조 기술을 제안하고자 한다.
본 발명의 과제를 해결하기 위한 반도체 장치의 소자분리막 제조 방법에 따르면, 트렌치가 형성된 반도체 기판에 대해 1차 갭필 절연막을 증착한 후 평탄화 공정을 통해 1차 소자분리막을 형성하는 과정과, 상기 1차 소자분리막이 형성된 상기 반도체 기판의 상부에 선택적 에피텍셜 층(selective epitaxial layer)을 형성 하는 과정과, 상기 선택적 에피텍셜 층이 매립되도록 2차 갭필 절연막을 증착하는 과정과, 상기 선택적 에피텍셜 층이 드러날 때까지 상기 2차 갭필 절연막을 제거하여 2차 소자분리막을 형성하는 과정을 포함할 수 있다.
여기서, 상기 선택적 에피텍셜 층은, 상기 반도체 기판의 액티브 영역 상에 형성될 수 있다.
또한, 상기 선택적 에피텍셜 층은, 상기 1차 소자분리막의 깊이보다 크지 않은 두께를 가질 수 있다.
또한, 상기 2차 갭필 절연막은, 화학적 기상 증착에 의해 증착될 수 있다.
또한, 상기 2차 소자분리막을 형성하는 과정은, 상기 2차 갭필 절연막에 대해 화학적 기계적 연마 공정을 실시하여 평탄화하는 과정일 수 있다.
또한, 상기 2차 소자분리막을 형성하는 과정은, 상기 액티브 영역 상의 상기 2차 갭필 절연막에 대해 습식 식각 공정을 실시하여 상기 2차 갭필 절연막을 제거하는 과정일 수 있다.
또한, 상기 1차 소자분리막 및 2차 소자분리막은, 셸로우 트렌치 소자분리(Shallow Trench Isolation)막일 수 있다.
본 발명에 의하면, 반도체 소자분리막을 제조하는 과정에서 선택적 에피텍셜 층(selective epitaxial layer)을 성장시켜 액티브 영역의 산화막을 식각하여 좁고 깊은 소자분리막을 형성함으로써, 종횡비(aspect ratio)에 의하여 소자분리막을 채 울 때 빈 공간이 전혀 생기지 않으면서도 좁고 깊은 소자분리막을 형성하여 소자의 집적 밀도를 높이고, 동시에 소자 간의 분리 산화막 기능을 강화할 수 있다.
본 발명의 실시를 위해서, 반도체 소자분리막을 제조하는 과정에서, 선택적 에피텍셜 층(selective epitaxial layer)의 성장에 의하여 액티브 영역(active area)에만 에피텍셜 층을 성장시키고, 화학적 기상 증착(CVD) 기법에 의하여 소자분리막을 다시 채우며, 화학적 기계적 연마(CMP) 공정을 적용하여 평탄화하고, 습식 식각에 의하여 액티브 영역의 산화막을 식각하여 좁고 깊은 소자분리막을 형성하는 것을 특징으로 한다.
이를 통해, 종횡비(aspect ratio)에 의하여 소자분리막을 채울 때 빈 공간이 전혀 생기지 않으면서도 좁고 깊은 소자분리막을 형성하여 소자의 집적 밀도를 높이고, 동시에 소자 간의 분리 산화막 기능을 강화할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하 게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 도면부호는 동일 구성 요소를 지칭한다.
본 발명의 실시예들을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명의 실시예에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 실시예들을 설명함에 있어서 몇 가지 대체 실시예들에서는 블록들 또는 단계들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들 또는 단계들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들 또는 단계들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 장치의 소자분리막 제조 공정, 예컨대 셸로우 트렌치 소자분리(Shallow Trench Isolation, 이하 STI라 함)막 제조 공정을 나타낸 공정 단면도이다. 이들 도면들을 참조로 본 발명의 실시예에 따른 STI막 제조 공정을 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판인 실리콘 기판(200) 상에 패드 산화막(pad oxide), 하드 마스크막(예컨대, 실리콘 질화막(Si3N4)) 등(도시 생략됨)을 형성한다.
그런 후, 도 2b에서는, 이 하드 마스크막 및 패드 산화막의 패턴에 의해 드러난 실리콘 기판(200)을 소정 깊이, 예컨대 3000∼5000 Å의 깊이로 식각하여 이후 STI막이 제조될 셸로우 트렌치(A)를 형성한다. 이때의 실리콘 기판(200)의 식각은, 예를 들면 건식 식각(dry etching), 반응성 이온 식각(Reactive Ion Etching, RIE) 등이 적용될 수 있으며, 도 2b에서 도면부호 200'은 이러한 식각 공정 이후의 실리콘 기판을 나타낸다.
이후, 도 2c에서는, 1차 갭필 절연막(204)으로서, 예를 들면 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)막을 셸로우 트렌치(A) 내에 매립한다. 이때, 셸로우 트렌치(A) 내에 1차 갭필 절연막(204)을 매립하는 기술로는, 예컨대 화학적 기상 증착(Chemical Vapor Deposition, CDV) 기법 등이 적용될 수 있으며, 이러한 사실은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 용이하게 알 수 있을 것이다.
이후, 도 2d에서는, 하드 마스크막이 드러날 때까지 1차 갭필 절연막(204)을 연마 기법, 예를 들어 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 기법에 의해 식각하여 그 표면을 평탄화한다. 도면부호 204'는 이러한 평탄화 과정 이후의 1차 갭필 절연막, 예컨대 1차 STI막을 나타낸다. 이때, 하부 질화막인 하드 마스크막은 실리콘산화막인 1차 갭필 절연막(204)의 식각 정지층으로서 사용될 수 있을 것이다.
도 2e에서는, 상술한 1차 STI막(204')이 형성된 실리콘 기판 상부에 대해 본 실시예에 따른 선택적 에피텍셜 층(selective epitaxial layer)(206)을 형성한다. 선택적 에피텍셜 층(206)은 선택적 에피텍셜 성장 기법이 적용될 수 있으며, 그 두께는 상술한 1차 STI막(204')의 깊이보다 크지 않도록 하는 것을 특징으로 한다.
이후, 도 2f에서는, 2차 갭필 절연막(208)으로서, 예를 들면 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)막을 선택적 에피텍셜 층(206) 내에 매립한다. 이때, 선택적 에피텍셜 층(206) 내에 2차 갭필 절연막(208)을 매립하는 기술로는, 예컨대 화학적 기상 증착(Chemical Vapor Deposition, CDV) 기법 등이 적용될 수 있을 것이다.
그런 다음, 도 2g에서는, 본 실시예에 따라 선택적 에피텍셜 층(206)이 드러날 때까지 2차 갭필 절연막(208)의 일부를 제거한다. 이때, 2차 갭필 절연막(208)은, 연마 기법, 예컨대 화학적 기계적 연마(CMP) 공정 등에 의해 제거될 수 있으며, 액티브 영역 상부의 산화막은, 식각 공정, 예컨대 습식 식각 공정 등에 의해 제거될 수 있을 것이다. 도 2g에서 도면부호 208'은, 상술한 화학적 기계적 연마 공정 이후의 2차 갭필 절연막을 나타낸다.
이후, 도면에는 도시되지 않았으나, 추가적인 세정 공정, 식각 공정 등을 진행하여 게이트막을 형성함으로써, 본 실시예에 의한 STI막 제조 과정을 완료한다.
이상 설명한 바와 같이, 본 발명은, 기존에 비하여 종횡비가 높은 좁고 깊은STI막을 형성함으로써, STI막을 형성하기 위해 소모되는 공간을 줄일 수 있기 때문에, 소자의 집적 밀도를 높이고, 웰(well) 이온 주입에 의한 소자 간 분리를 크게 필요하지 않는 소자분리막 제조 기술을 구현한 것이다.
한편, 지금까지 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주 내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
도 1a 내지 도 1e는 종래의 반도체 소자분리막 제조 방법을 설명하는 공정 단면도,
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 장치의 소자분리막 제조 방법을 설명하는 공정 단면도.

Claims (7)

  1. 트렌치가 형성된 반도체 기판에 대해 1차 갭필 절연막을 증착한 후 평탄화 공정을 통해 1차 소자분리막을 형성하는 과정과,
    상기 1차 소자분리막이 형성된 상기 반도체 기판의 상부에 선택적 에피텍셜 층(selective epitaxial layer)을 형성하는 과정과,
    상기 선택적 에피텍셜 층이 매립되도록 2차 갭필 절연막을 증착하는 과정과,
    상기 선택적 에피텍셜 층이 드러날 때까지 상기 2차 갭필 절연막을 제거하여 2차 소자분리막을 형성하는 과정
    을 포함하는 반도체 장치의 소자분리막 제조 방법.
  2. 제 1 항에 있어서,
    상기 선택적 에피텍셜 층은, 상기 반도체 기판의 액티브 영역 상에 형성되는
    반도체 장치의 소자분리막 제조 방법.
  3. 제 1 항에 있어서,
    상기 선택적 에피텍셜 층은, 상기 1차 소자분리막의 깊이보다 크지 않은 두께를 갖는
    반도체 장치의 소자분리막 제조 방법.
  4. 제 1 항에 있어서,
    상기 2차 갭필 절연막은, 화학적 기상 증착에 의해 증착되는
    반도체 장치의 소자분리막 제조 방법.
  5. 제 1 항에 있어서,
    상기 2차 소자분리막을 형성하는 과정은, 상기 2차 갭필 절연막에 대해 화학적 기계적 연마 공정을 실시하여 평탄화하는 과정인
    반도체 장치의 소자분리막 제조 방법.
  6. 제 2 항에 있어서,
    상기 2차 소자분리막을 형성하는 과정은, 상기 액티브 영역 상의 상기 2차 갭필 절연막에 대해 습식 식각 공정을 실시하여 상기 2차 갭필 절연막을 제거하는 과정인
    반도체 장치의 소자분리막 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 1차 소자분리막 및 2차 소자분리막은, 셸로우 트렌치 소자분리(Shallow Trench Isolation)막인
    반도체 장치의 소자분리막 제조 방법.
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