KR100677998B1 - 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법 - Google Patents

반도체 소자의 셸로우 트렌치 소자분리막 제조 방법 Download PDF

Info

Publication number
KR100677998B1
KR100677998B1 KR1020050091735A KR20050091735A KR100677998B1 KR 100677998 B1 KR100677998 B1 KR 100677998B1 KR 1020050091735 A KR1020050091735 A KR 1020050091735A KR 20050091735 A KR20050091735 A KR 20050091735A KR 100677998 B1 KR100677998 B1 KR 100677998B1
Authority
KR
South Korea
Prior art keywords
shallow trench
film
pattern
silicon nitride
semiconductor device
Prior art date
Application number
KR1020050091735A
Other languages
English (en)
Inventor
안희균
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050091735A priority Critical patent/KR100677998B1/ko
Priority to US11/320,725 priority patent/US20070077723A1/en
Application granted granted Critical
Publication of KR100677998B1 publication Critical patent/KR100677998B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

본 발명은 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법에 관한 것으로, 실리콘 기판 상에 하드 마스크막으로서 실리콘 질화막을 증착하고, 실리콘 질화막 상부에 걸쳐 제 1 포토레지스트를 도포한 후 셸로우 트렌치 소자분리막의 마스크 패턴을 이용하여 제 1 포토레지스트를 노광 및 현상하여 제 1 모트 패턴을 형성하며, 제 1 모트 패턴을 이용한 건식 식각 공정으로 적층된 실리콘 질화막을 패터닝 및 식각하고, 실리콘 질화막의 패턴에 의해 드러난 기판을 건식 식각하여 셸로우 트렌치를 형성한 후에 제 1 모트 패턴을 제거하며, 실리콘 질화막의 패턴을 제거한 후 셸로우 트렌치가 매립되도록 갭필 절연막을 증착하고, 셸로우 트렌치에 매립된 갭필 절연막을 연마하여 평탄화하며, 제 2 모트 패턴을 이용한 건식 식각 공정으로 평탄화 이후의 갭필 절연막을 제거한 후 제 2 모트 패턴을 제거함으로써 셸로우 트렌치 소자분리막을 형성하는 것을 특징으로 한다. 본 발명에 의하면, 트렌치를 매립하기 전에 질화막을 제거함으로써 매립 깊이 감소에 따른 갭필 종횡비의 마진을 높여 소자 집적도를 향상시킬 수 있다. 또한, 평탄화 공정 후에 질화막을 제거할 필요가 없기 때문에 질화막 제거시 수반되는 인산 식각 과정을 삭제할 수 있어 공정 용이성을 높일 수 있다.
트렌치, 소자분리, CMP

Description

반도체 소자의 셸로우 트렌치 소자분리막 제조 방법{METHOD FOR MANUFACTURING SHALLOW TRENCH ISOLATION LAYER OF THE SEMICONDUCTOR DEVICE}
도 1a 내지 도 1g는 종래 기술에 의한 반도체 소자의 트렌치 소자분리 공정을 순차적으로 나타낸 공정 단면도,
도 2a 내지 도 2i는 본 발명에 따른 반도체 소자의 트렌치 소자분리 공정을 순차적으로 나타낸 공정 단면도.
본 발명은 반도체 소자 제조 기술에 관한 것으로서, 특히 트렌치 매립시 종횡비(aspect ratio)를 향상하는데 적합한 반도체 소자의 셸로우 트렌치 소자분리막(STI: Shallow Trench Isolation) 제조 방법에 관한 것이다.
현재 반도체 장치의 제조기술의 발달과 그 응용분야가 확장되어감에 따라 반도체 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 활발히 진행되고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체 기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자분리막을 형성하는 LOCOS(LOCal Oxidation of Silicon) 기술을 들 수 있는데, 이 기술은 소자분리막의 측면확산을 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 셸로우 트렌치 소자분리(STI) 기술은 반도체 기판에 식각 공정으로 셸로우 트렌치를 형성하고 화학기상증착 방법으로 셸로우 트렌치에 절연물질을 매립함으로써, LOCOS에 비해 소자분리영역의 축소가 가능하며 활성 영역의 손실이 없고 평탄한 활성 영역을 구현할 수 있다.
도 1a 내지 도 1g는 종래 기술에 의한 반도체 소자의 셸로우 트렌치 소자분리막의 제조 공정을 나타낸 공정 단면도이다. 이들 도면들을 참조로 종래 기술의 셸로우 트렌치 소자분리막 제조 공정을 설명하기로 한다.
도 1a에 도시된 바와 같이, 반도체 기판인 실리콘 기판(10)상에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(12)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막으로서 실리콘 질화막(Si3N4)(14)을 1000Å∼3000Å정도 증착한다.
그리고 도 1b에 도시된 바와 같이, 하드 마스크막(14) 상부에 반도체 소자의 활성 영역과 셸로우 트렌치 소자분리영역을 정의하는 모트 패턴(moat pattern)(16)을 형성한다. 이때 모트 패턴(16)은 포토레지스트(photo resist)를 도포하고 셸로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 1c에 도시된 바와 같이, 모트 패턴(16)을 이용한 건식 식각(dry etch)공정으로 적층된 하드 마스크막(14)과 패드 산화막(12)을 패터닝한다. 여기서, 하드 마스크막(14)의 건식 식각 공정은 MERIE(Magnetically Enhanced Reactive Ion Etching) 방식의 식각 장비에서 CHF3, O2의 식각 반응 가스와 Ar의 분위기 가스로 타겟인 실리콘 질화막(Si3N4)을 플라즈마 건식 식각한다. 이러한 식각 공정시 CHF3 가스는 40sccm∼80sccm, O2 가스는 0sccm∼20sccm, 그리고 Ar 가스는 6sccm∼120sccm으로 식각 장비에 주입한다. 또한 MERIE 식각 장비의 압력은 20mTorr∼70mTorr이며 RF 파워는 200W∼300W가 된다.
그런 다음 도 1d에 도시된 바와 같이, 하드 마스크막(14) 및 패드 산화막(12)의 패턴에 의해 드러난 반도체 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셸로우 트렌치 소자분리막이 제조될 셸로우 트렌치(18)를 형성한 후에 모트 패턴(16)을 제거한다. 모트 패턴(16)을 제거한 후에는 셸로우 트렌치(18) 내측면과 패드 산화막(12)의 측면에 라이너(linear) 절연막(20)으로서 실리콘 산화막(SiO2)을 얇게 형성한다.
그런 다음 도 1e에 도시된 바와 같이, 셸로우 트렌치가 매립되도록 갭필 (gap-fill) 절연막(22)을 증착한다. 이와 같은 갭필 절연막으로는, 바람직하게는 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate)막이 적용되며, 보다 바람직하게는 HDP(High Density Plasma) 산화막이 적용될 수 있다.
그리고 도 1f에 도시된 바와 같이, 하드 마스크막(14)이 드러날 때까지 갭필 절연막(22) 및 라이너 절연막(20)을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화한다. 도면부호(22a)는 평탄화 과정 이후의 갭필 절연막을 나타낸다.
그리고 나서 도 1g에서는 인산 용액 등으로 하드 마스크막(14)을 제거하고 세정 공정으로 패드 산화막(12)을 일부 제거하여 종래 기술에 의한 셸로우 트렌치 소자분리막(22a)을 완성한다.
이와 같이, 종래의 셸로우 트렌치 소자분리막 제조 공정에 의하면, 패드 산화막과 질화막을 증착시킨 후 모트 패턴 형성, 식각 등을 통해 절연 영역인 셸로우 트렌치 소자분리막을 형성하여 우수한 소자격리 특성을 구현하였으나, 그 기술적인 한계는 여전히 남아있다. 즉, 셸로우 트렌치 구조에서 소자격리 특성을 유지하기 위해서는 기본적으로 트렌치가 산화막으로 제대로 채워져야만 한다.
예컨대, 소자의 게이트 길이가 줄어듦에 따라 트렌치 소자 격리산화막을 채용하는 구조에서 발생하는 누설전류성분은 확산 전류와 드리프트 전류로 대별되는데, 드리프트 전류는 소자간의 최단 거리를 통해 흐르는 반면, 확산 전류는 산화막의 계면을 통해 흐른다. 이때, 소자의 스케일 다운으로 트렌치의 폭 역시 좁아져 공정/소자 마진이 부족하게 된다. 특히, 셸로우 트렌치를 사용할 경우 소자 스케일 다운에 따른 갭필이 중요 이슈가 되나, 종래의 기술에서는 갭필의 주요 요인인 종횡비를 마진(margin)있게 확보할 수 없다는 단점이 있다.
본 발명은 이러한 종래 기술의 문제를 해결하기 위해 구현된 것으로, 트렌치를 매립하기 전에 질화막을 제거함으로써 트렌치 매립시 종횡비를 향상시킬 수 있는 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따르면, 실리콘 기판 상에 하드 마스크막으로서 실리콘 질화막을 증착하는 단계와, 상기 실리콘 질화막 상부에 걸쳐 제 1 포토레지스트를 도포하고 셸로우 트렌치 소자분리막의 마스크 패턴을 이용하여 상기 제 1 포토레지스트를 노광 및 현상하여 제 1 모트 패턴을 형성하는 단계와, 상기 제 1 모트 패턴을 이용한 건식 식각 공정으로 상기 적층된 실리콘 질화막을 패터닝 및 식각하는 단계와, 상기 실리콘 질화막의 패턴에 의해 드러난 기판을 건식 식각하여 셸로우 트렌치를 형성한 후에 상기 제 1 모트 패턴을 제거하는 단계와, 상기 실리콘 질화막의 패턴을 제거하고 상기 셸로우 트렌치가 매립되도록 갭필 절연막을 증착하는 단계와, 상기 셸로우 트렌치에 매립된 갭필 절연막을 연마하여 평탄화하는 단계와, 제 2 모트 패턴을 이용한 건식 식각 공정으로 상기 평탄화 이후의 갭필 절연막을 제거하는 단계와, 상기 제 2 모트 패턴을 제거하여 셸로우 트렌치 소자분리막을 형성하는 단계를 포함하는 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법을 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 2a 내지 도 2i는 본 발명의 바람직한 실시예에 따른 반도체 소자의 셸로우 트렌치 소자분리막 제조 공정을 나타낸 공정 단면도로서, 이들 도면들을 참조로 본 발명에 따른 셸로우 트렌치 소자분리막 제조 공정을 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판인 실리콘 기판(100)상에 버퍼 역할을 하는 패드 산화막(pad oxide)(SiO2)(102)을 열산화 공정으로 100Å∼200Å 성장시키고 그 위에 하드 마스크(hard mask)막으로서 실리콘 질화막(Si3N4)(104)을 1000Å∼3000Å정도 증착한다.
그리고 도 2b에 도시된 바와 같이, 하드 마스크막(104) 상부에 반도체 소자의 활성 영역과 셸로우 트렌치 소자분리영역을 정의하는 제 1 모트 패턴(moat pattern)(106)을 형성한다. 이때 제 1 모트 패턴(106)은 포토레지스트(photo resist)를 도포하고 셸로우 트렌치 소자분리막(STI)의 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
그 다음 도 2c에 도시된 바와 같이, 제 1 모트 패턴(106)을 이용한 건식 식각(dry etch)공정으로 적층된 하드 마스크막(104)과 패드 산화막(102)을 패터닝한다. 여기서, 하드 마스크막(104)의 건식 식각 공정은, 예를 들면 MERIE(Magnetically Enhanced Reactive Ion Etching) 방식의 식각 장비에서 CHF3, O2의 식각 반응 가스와 Ar의 분위기 가스로 타겟인 실리콘 질화막(Si3N4)을 플라즈마 건식 식각한다. 이러한 식각 공정시 CHF3 가스는 40sccm∼80sccm, O2 가스는 0sccm∼20sccm, 그리고 Ar 가스는 6sccm∼120sccm으로 식각 장비에 주입한다. 또한 MERIE 식각 장비의 압력은 20mTorr∼70mTorr이며 RF 파워는 200W∼300W가 된다.
그런 다음 도 2d에 도시된 바와 같이, 하드 마스크막(104) 및 패드 산화막(102)의 패턴에 의해 드러난 반도체 기판(100)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 이후 셸로우 트렌치 소자분리막이 제조될 셸로우 트렌치(108)를 형성한 후에 모트 패턴(106)을 제거한다. 모트 패턴(106)을 제거한 후에는 셸로우 트렌치(108) 내측면과 패드 산화막(102)의 측면에 라이너(linear) 절연막(110)으로서 실리콘 산화막(SiO2)을 얇게 형성한다.
도 2e에서는 본 실시예에 따라 질화막(104)을 제거하고, 도 2f로 진행하여 셸로우 트렌치가 매립되도록 갭필 절연막(112)으로서 바람직하게는 실리콘산화막(SiO2) 또는 TEOS(tetraetylorthosilicate), 보다 바람직하게는 HDP 산화막을 증착한다.
이와 같이 질화막(104)을 제거함으로써 갭필의 주요 요인인 종횡비의 마진을 확보할 수 있다. 즉, 통상적인 트렌치 깊이가 3000∼5000Å이고 트렌치 식각막으로 사용하는 질화막의 두께가 일반적으로 1000∼3000Å인 점을 감안했을 때, 종래 의 기술에서는 4000∼8000Å의 트렌치 매립 깊이가 요구되지만, 본 실시예에서는 질화막(104)의 제거로 인해 약 3000∼5000Å로 트렌치 매립 깊이를 줄일 수 있다. 결국, 트렌치 매립 깊이는 줄어들고 그 폭은 1500∼3000Å으로 일정하게 유지되어 종횡비의 마진을 충분히 확보할 수 있는 것이다.
한편, 도 2g에서는, 상기 트렌치에 매립된 갭필 절연막(112)을 화학적기계적연마(CMP : Chemical Mechanical Polishing)로 식각하여 그 표면을 평탄화한다. 도면부호(112a)는 평탄화 과정 이후의 갭필 절연막을 나타낸다. 이때, 이와 같은 평탄화 공정시에 식각 정지 포인트(etch stop point)의 설정은, 타임 평탄화 및 모니터링을 반복하면서 구현할 수 있다.
도 2h에서는 도 2g에서와 같이 평탄화된 갭필 절연막(112a) 상부에 소자분리막 형성을 위한 제 2 모트 패턴(114)을 형성한다. 이때 제 2 모트 패턴(114)은 포토레지스트를 도포하고 추가적인 마스크 패턴을 이용하여 포토레지스트를 노광 및 현상하여 제조한다.
끝으로 도 2i에서는, 제 2 모트 패턴(114)을 이용한 건식 식각 공정으로 적층된 갭필 절연막(112a)을 제거한 후에 제 2 모트 패턴(114)을 제거함으로써, 본 실시예에 따른 셸로우 트렌치 소자분리막(112b)을 완성한다.
이상, 본 발명의 실시예에 대해 상세히 기술하였으나 본 발명은 이러한 실시예에 국한되는 것은 아니며, 후술하는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자로부터 여러 가지 변형이 가능함은 물론이다.
본 발명에 의하면, 트렌치를 매립하기 전에 질화막을 제거함으로써 매립 깊이 감소에 따른 갭필 종횡비의 마진을 높여 소자 집적도를 향상시킬 수 있다. 또한, 평탄화 공정 후에 질화막을 제거할 필요가 없기 때문에 질화막 제거시 수반되는 인산 식각 과정을 삭제할 수 있어 공정 용이성을 높일 수 있다.

Claims (5)

  1. 실리콘 기판 상에 하드 마스크막으로서 실리콘 질화막을 증착하는 단계와,
    상기 실리콘 질화막 상부에 걸쳐 제 1 포토레지스트를 도포하고 셸로우 트렌치 소자분리막의 마스크 패턴을 이용하여 상기 제 1 포토레지스트를 노광 및 현상하여 제 1 모트 패턴을 형성하는 단계와,
    상기 제 1 모트 패턴을 이용한 건식 식각 공정으로 상기 적층된 실리콘 질화막을 패터닝 및 식각하는 단계와,
    상기 실리콘 질화막의 패턴에 의해 드러난 기판을 건식 식각하여 셸로우 트렌치를 형성한 후에 상기 제 1 모트 패턴을 제거하는 단계와,
    상기 실리콘 질화막의 패턴을 제거하고 상기 셸로우 트렌치가 매립되도록 갭필 절연막을 증착하는 단계와,
    상기 셸로우 트렌치에 매립된 갭필 절연막을 연마하여 평탄화하는 단계와,
    제 2 모트 패턴을 이용한 건식 식각 공정으로 상기 평탄화 이후의 갭필 절연막을 제거하는 단계와,
    상기 제 2 모트 패턴을 제거하여 셸로우 트렌치 소자분리막을 형성하는 단계
    를 포함하는 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법.
  2. 제 1 항에 있어서,
    상기 갭필 절연막의 트렌치 매립 깊이는, 3000∼5000Å인 것을 특징으로 하 는 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법.
  3. 제 1 항에 있어서,
    상기 갭필 절연막의 트렌치 매립 폭은, 1500∼3000Å인 것을 특징으로 하는 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법.
  4. 제 1 항에 있어서,
    상기 평탄화 공정시에 식각 정지 포인트는, 타임 평탄화 및 모니터링을 반복함으로써 설정되는 것을 특징으로 하는 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법.
  5. 제 1 항에 있어서,
    상기 방법은,
    상기 평탄화된 갭필 절연막 상부에 제 2 포토레지스트를 도포하는 단계와,
    제 2의 마스크 패턴을 이용하여 상기 제 2 포토레지스트를 노광 및 현상하여 상기 제 2 모트 패턴을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법.
KR1020050091735A 2005-09-30 2005-09-30 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법 KR100677998B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050091735A KR100677998B1 (ko) 2005-09-30 2005-09-30 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US11/320,725 US20070077723A1 (en) 2005-09-30 2005-12-30 Method of forming shallow trench isolation in a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050091735A KR100677998B1 (ko) 2005-09-30 2005-09-30 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법

Publications (1)

Publication Number Publication Date
KR100677998B1 true KR100677998B1 (ko) 2007-02-02

Family

ID=37902428

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050091735A KR100677998B1 (ko) 2005-09-30 2005-09-30 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법

Country Status (2)

Country Link
US (1) US20070077723A1 (ko)
KR (1) KR100677998B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103165579A (zh) * 2011-12-13 2013-06-19 无锡华润上华半导体有限公司 一种硅湿法腐蚀深度的监控结构及监控方法
CN103579076B (zh) * 2012-07-26 2016-08-03 中芯国际集成电路制造(上海)有限公司 形成浅沟槽隔离区的方法
CN104851834B (zh) * 2014-02-18 2018-05-08 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
FR3067516B1 (fr) * 2017-06-12 2020-07-10 Stmicroelectronics (Rousset) Sas Realisation de regions semiconductrices dans une puce electronique
KR20200028070A (ko) 2018-09-05 2020-03-16 삼성전자주식회사 갭필막, 그 형성 방법, 및 그 형성 방법에 의해 제조된 반도체 소자

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4571819A (en) * 1984-11-01 1986-02-25 Ncr Corporation Method for forming trench isolation structures
US5837612A (en) * 1997-08-01 1998-11-17 Motorola, Inc. Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation
TW398053B (en) * 1998-07-31 2000-07-11 United Microelectronics Corp Manufacturing of shallow trench isolation
TW471115B (en) * 1998-09-04 2002-01-01 Mosel Vitelic Inc Method for forming trench isolation in integrated circuit
KR100311049B1 (ko) * 1999-12-13 2001-10-12 윤종용 불휘발성 반도체 메모리장치 및 그의 제조방법
JP2001230315A (ja) * 2000-02-17 2001-08-24 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004504720A (ja) * 2000-07-19 2004-02-12 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 化学機械的研磨による半導体装置の製造方法
US6431950B1 (en) * 2000-10-18 2002-08-13 Micron Technology, Inc. Point-of-use fluid regulating system for use in the chemical-mechanical planarization of semiconductor wafers
US7060573B2 (en) * 2001-01-16 2006-06-13 Chartered Semiconductor Manufacturing Ltd. Extended poly buffer STI scheme
US6417054B1 (en) * 2001-01-26 2002-07-09 Chartered Semiconductor Manufacturing Ltd. Method for fabricating a self aligned S/D CMOS device on insulated layer by forming a trench along the STI and fill with oxide
JP4139105B2 (ja) * 2001-12-20 2008-08-27 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2003243662A (ja) * 2002-02-14 2003-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法、半導体ウェハ
US6569747B1 (en) * 2002-03-25 2003-05-27 Advanced Micro Devices, Inc. Methods for trench isolation with reduced step height
US6787409B2 (en) * 2002-11-26 2004-09-07 Mosel Vitelic, Inc. Method of forming trench isolation without grooving
KR100520681B1 (ko) * 2002-12-23 2005-10-11 주식회사 하이닉스반도체 플래시 메모리 소자의 플로팅 게이트 형성방법
AU2003236078A1 (en) * 2003-04-10 2004-11-04 Fujitsu Limited Semiconductor device and its manufacturing method
KR100564580B1 (ko) * 2003-10-06 2006-03-29 삼성전자주식회사 산화막 평탄화 방법 및 이를 이용한 반도체 소자의 제조방법
TWI335417B (en) * 2003-10-27 2011-01-01 Zygo Corp Method and apparatus for thin film measurement
US7015086B2 (en) * 2004-02-05 2006-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a shallow trench-deep trench isolation region for a BiCMOS/CMOS technology
US7291550B2 (en) * 2004-02-13 2007-11-06 Chartered Semiconductor Manufacturing Ltd. Method to form a contact hole
KR100673896B1 (ko) * 2004-07-30 2007-01-26 주식회사 하이닉스반도체 트렌치 구조의 소자분리막을 갖는 반도체소자 및 그 제조방법
JP4859355B2 (ja) * 2004-08-13 2012-01-25 セイコーエプソン株式会社 トレンチ素子分離構造の形成方法、半導体基板および半導体装置
JP2006059880A (ja) * 2004-08-17 2006-03-02 Fujitsu Ltd 半導体装置及びその製造方法
US7094653B2 (en) * 2004-10-14 2006-08-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming STI structures with controlled step height
US7488650B2 (en) * 2005-02-18 2009-02-10 Infineon Technologies Ag Method of forming trench-gate electrode for FinFET device
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
KR100758494B1 (ko) * 2005-12-28 2007-09-12 동부일렉트로닉스 주식회사 반도체 장치의 소자 분리 영역 및 그 형성 방법

Also Published As

Publication number Publication date
US20070077723A1 (en) 2007-04-05

Similar Documents

Publication Publication Date Title
US7655532B1 (en) STI film property using SOD post-treatment
US20080242046A1 (en) Method on Forming an Isolation Film or a Semiconductor Device
KR100677998B1 (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
KR20010064324A (ko) 반도체소자의 트렌치를 이용한 소자분리막 형성방법
EP0954022B1 (en) Method for providing shallow trench isolation of transistors
US6355539B1 (en) Method for forming shallow trench isolation
US7018905B1 (en) Method of forming isolation film in semiconductor device
KR100478270B1 (ko) 에어갭을 갖는 셀로우 트렌치 소자 분리막 및 그 제조 방법
KR100866733B1 (ko) 반도체 소자의 형성 방법
KR100559553B1 (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US7981802B2 (en) Method for manufacturing shallow trench isolation layer of semiconductor device
KR100500942B1 (ko) 반사방지막을 이용한 반도체 소자의 트렌치 소자분리막형성방법
KR100559683B1 (ko) 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법
KR20090071771A (ko) 반도체 소자의 소자 분리막 제조 방법
KR101045548B1 (ko) 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
KR100501549B1 (ko) 반도체 소자의 셀로우 트렌치 소자분리막의 제조 방법
KR100508865B1 (ko) 반도체 소자의 트렌치 제조 방법
KR100567747B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100743619B1 (ko) 반도체장치의 트렌치 형성방법
KR100588648B1 (ko) 반도체 소자의 소자분리막 제조 방법
KR100876874B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20080025859A (ko) 반도체 장치의 패턴 매립 방법
KR20030050596A (ko) 반도체장치의 소자분리막 형성 방법
KR20050003013A (ko) 반도체 소자의 소자분리막 형성방법
KR20060011612A (ko) 반도체소자의 소자분리 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111220

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee