KR100478270B1 - 에어갭을 갖는 셀로우 트렌치 소자 분리막 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 에어갭을 갖는 셀로우 트렌치 소자 분리막 및 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판 상부에 셀로우 트렌치 소자 분리막의 바닥 영역을 정의하는 바닥 절연막 패턴을 형성하는 단계와, 기판 상부에 바닥 절연막 패턴의 상부 표면 일부가 노출되는 희생막 패턴을 형성하는 단계와, 희생막 패턴 측벽에 스페이서 절연막을 형성한 후에, 희생막 패턴을 제거하는 단계와, 노출된 기판을 선택적 에피택셜 성장시켜 에피택셜막을 형성하는 단계와, 에피택셜막 사이의 개구부가 매립되도록 갭필 절연막을 증착하되, 스페이서 절연막 사이에 에어갭이 형성되도록 하는 단계와, 에피택셜막 표면이 드러나도록 갭필 절연막을 평탄화하여 셀로우 트렌치 소자 분리막을 형성하는 단계를 포함한다. 따라서 본 발명은 트렌치 내부에 스페이서 절연막을 추가하여 갭필 절연막 증착 공정시 트렌치 내부에 에어갭이 생성되도록 하여 소자 분리막의 유전율을 높이면서 트렌치 이외의 기판 활성 영역을 선택적 에피택셜 성장 공정으로 형성하여 기판 표면 손상을 야기하는 식각 공정을 줄일 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 반도체 소자에서 소자간 분리를 위한 반도체 소자의 셀로우 트렌치 소자분리(STI: Shallow Trench Isolation)막의 제조 방법에 관한 것이다.
현재 반도체 소자의 제조기술의 발달과 그 응용분야가 확장되어 감에 따라 반도세 소자의 집적도 증가에 대한 연구 및 개발이 급속도로 발전되고 있다. 이러한 반도체 소자의 집적도 증가에 따라 미세 공정기술을 기본으로 한 반도체 소자의 미세화에 대한 연구가 진행되어 오고 있다. 반도체 소자의 미세화 기술에 있어서, 소자를 집적화하기 위하여 소자 사이를 분리하는 소자 분리막의 축소 기술이 중요한 항목중의 하나로 대두되었다.
종래의 소자분리기술로는 반도체기판상에 두꺼운 산화막을 선택적으로 성장시켜 소자 분리막을 형성하는 로커스(LOCal Oxidation of Silicon: 이하 LOCOS라 함) 기술이 있었는데, 이 기술은 소자 분리막의 측면확산를 원하지 않는 부분에 산화막이 형성되는 것에 의해 소자 분리막의 폭을 감소시키는데 한계가 있었다. 그래서, 소자설계치수가 서브미크론(submicron) 이하로 줄어드는 반도체 소자에 있어서는 LOCOS 기술의 적용이 불가능하기 때문에 새로운 소자분리 기술이 필요하게 되었다.
이에 등장한 트렌치 구조의 소자분리 기술은 반도체기판에 식각 공정으로 셀로우 트렌치(shallow trench)를 형성하고 셀로우 트렌치에 절연물질을 매립함으로써 LOCOS에 비해 소자분리영역의 축소가 가능해졌다.
도 1a 내지 도 1f는 종래 기술에 의한 셀로우 트렌치 소자 분리막의 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면 종래 기술의 셀로우 트렌치 소자 분리막 제조 공정은 다음과 같다.
우선 도 1a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)을 열산화하여 패드 산화막(pad oxide)(12)을 100Å∼200Å정도 성장시키고 그 위에 하드 마스크(hard mask)막으로서 실리콘 질화막(14)을 1500Å∼2000Å정도 형성한다.
그리고 도면에 도시하지는 않았지만, 실리콘 질화막(14) 상부에 포토레지스트(photo-resist)를 도포하고 반도체 소자분리용 마스크를 이용하여 포토레지스트를 노광 및 현상하여 반도체 소자의 활성 영역(active region)과 소자분리 영역(isolation region)을 정의하는 모트 패턴(moat pattern)을 형성한다.
그 다음 도 1b에 도시된 바와 같이, 모트 패턴을 사용한 건식 식각 (dry etch)공정으로 적층된 실리콘 질화막(14)을 패터닝하여 이후 트렌치 영역의 갭필 산화막의 화학적기계적 연마(CMP: Chemical Mechanical Polishing) 공정시 식각 정지역할을 하는 실리콘 질화막 패턴(14a)을 형성한다.
이어서 도 1c에 도시된 바와 같이, 인시튜(in-situ) 공정으로 실리콘 질화막 패턴(14a)에 의해 드러난 패드 산화막(12) 및 실리콘 기판(10)을 소정 깊이, 예컨대 3000Å∼5000Å로 건식 식각하여 셀로우 트렌치 소자 분리막이 형성될 영역인 트렌치(16)를 형성한 후에, 모트 패턴을 제거한다.
계속해서 도 1d에 도시된 바와 같이, 트렌치(16)가 형성된 기판에 라이너 절연막(18)으로서 실리콘 산화막을 얇게 증착한다.
그런 다음 도 1e에 도시된 바와 같이, 트렌치(16)가 매립되도록 갭필 절연막(20)으로서 APCVD(Atmospheric Press Chemical Vapor Deposition)로 실리콘 산화막 또는 TEOS(tetraetylorthosilicate)를 증착한다.
그 다음 도 1f에 도시된 바와 같이, 실리콘 질화막 패턴(14a)이 드러날 때까지 갭필 절연막(20)을 CMP로 식각하여 그 표면을 평탄화하고 실리콘 질화막 패턴(14a) 상부의 갭필 절연막(20)을 모두 제거한다. 그리고나서 인산 용액 등으로 실리콘 질화막 패턴(14a)을 제거하여 종래 기술에 의한 셀로우 트렌치 소자 분리막(20a)을 완성한다.
최근에는 반도체 소자의 고집적 기술에 따라 소자의 설계 선폭(CD : Critical Dimension)이 축소되고 있는 추세이다. 이에 따라 셀로우 트렌치 소자 분리막의 경우에도 트렌치 선폭이 축소될 경우 결국 트렌치의 애스팩트 비율(aspect ratio)이 커지고 트렌치 상단 입구쪽에서 두껍게 절연막이 갭필(gap-fill)되어 결국 소자 분리막(20a)내 보이드(void)가 발생하게 되는 문제점이 있었다. 이러한 소자 분리막의 보이드는 반도체 소자의 신뢰성 및 수율을 저하시키는 원인으로 작용한다.
또한 종래 기술의 셀로우 트렌치 소자 분리막 제조 방법은 갭필 절연막의 평탄화 이후, 실리콘 질화막 및 패드 산화막을 제거하는 공정을 실시하기 때문에 이러한 식각 공정에 의해 기판 표면이 손상되는 문제점이 있었다.
따라서 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치 내부에 스페이서 절연막을 추가하여 갭필 절연막 증착 공정시 트렌치 내부에 에어갭이 생성되도록 하여 소자 분리막의 유전율을 높이면서 트렌치 이외의 기판 활성 영역을 선택적 에피택셜 성장 공정으로 형성하여 기판 표면 손상을 야기하는 식각 공정을 줄일 수 있는 에어갭을 갖는 셀로우 트렌치 소자 분리막과 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 셀로우 트렌치 소자 분리막을 제조하는 방법에 있어서, 반도체 기판 상부에 셀로우 트렌치 소자 분리막의 바닥 영역을 정의하는 바닥 절연막 패턴을 형성하는 단계와, 기판 상부에 바닥 절연막 패턴의 상부 표면 일부가 노출되는 희생막 패턴을 형성하는 단계와, 희생막 패턴 측벽에 스페이서 절연막을 형성한 후에, 희생막 패턴을 제거하는 단계와, 노출된 기판을 선택적 에피택셜 성장시켜 에피택셜막을 형성하는 단계와, 에피택셜막 사이의 개구부가 매립되도록 갭필 절연막을 증착하되, 스페이서 절연막 사이에 에어갭이 형성되도록 하는 단계와, 에피택셜막 표면이 드러나도록 갭필 절연막을 평탄화하여 셀로우 트렌치 소자 분리막을 형성하는 단계를 포함한다.
상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 셀로우 트렌치 소자 분리막에 있어서, 반도체 기판 상부에 형성되며 셀로우 트렌치 소자 분리막의 바닥 영역을 정의하는 바닥 절연막 패턴과, 바닥 절연막 패턴이 없는 기판 상부에 형성된 에피택셜막과, 에피택셜막 사이의 바닥 절연막 패턴 상부의 개구부에 형성된 스페이서 절연막과, 스페이서 절연막 사이에 에어갭을 갖으며 에피택셜막 사이의 개구부를 갭필 절연막으로 매립하고 그 표면이 평탄화된 셀로우 트렌치 소자 분리막을 구비한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2g는 본 발명에 따른 에어갭을 갖는 셀로우 트렌치 소자 분리막의 제조 방법을 설명하기 위한 공정 순서도이다. 이들 도면들을 참조하면 본 발명에 따른 제조 공정은 다음과 같다.
우선 도면에 도시하지는 않았지만, 반도체 기판으로서 실리콘 기판 상부에 절연막, 예를 들어 실리콘 산화막을 증착하고 그 위에 포토레지스트(photo-resist)를 도포하고 반도체 소자분리용 마스크를 이용하여 포토레지스트를 노광 및 현상하여 반도체 소자의 활성 영역(active region)과 소자분리 영역(isolation region)을 정의하는 모트 패턴(moat pattern)을 형성한다. 그리고 모트 패턴에 의해 맞추어 실리콘 산화막을 패터닝하여 도 2a에 도시된 바와 같은 셀로우 트렌치 소자 분리막의 바닥 영역을 정의하는 바닥 절연막 패턴(102)을 형성한다. 이때 바닥 절연막 패턴(102)의 두께는 150Å∼200Å이다.
그리고 반도체 기판(100) 상부에 바닥 절연막 패턴(102)의 상부 표면 일부가 노출되는 희생막 패턴(104)을 형성한다. 이때, 본 실시예에서 희생막 패턴(104)는 실리콘 질화막으로 형성된다.
도 2b에 도시된 바와 같이, 희생막 패턴(104)과 식각 선택성이 있는 절연 물질(108)로서 예를 들어, 실리콘 산화막을 희생막 패턴(104)이 있는 기판 전면에 증착한다. 도 2c에 도시된 바와 같이, 희생막 패턴(104) 상부의 실리콘 산화막을 건식 식각하여 희생막 패턴(104) 측벽에 스페이서 절연막(108a)을 형성한다. 여기서, 스페이서 절연막(108a)은 이후 셀로우 트렌치 소자 분리막내 수직 갭을 형성하여 갭필 절연막의 증착 공정시 상기 갭에 에어가 형성되도록 하는 역할을 한다.
그 다음 도 2d에 도시된 바와 같이, 스페이서 절연막(108a)이 형성된 구조물에서 습식 식각 등의 공정으로 희생막 패턴(104)을 선택적으로 제거한다. 이로 인해, 반도체 기판 상부의 소자분리 영역에만 바닥 절연막 패턴(102)과 스페이서 절연막(108a)만이 남아있게 된다.
이어서 도 2e에 도시된 바와 같이, 바닥 절연막 패턴(102) 사이에 노출된 실리콘 기판을 선택적 에피택셜 성장(selective epitaxial growth)시켜 에피택셜막(110)을 형성한다. 이때 에피택셜막(110)의 성장 두께는 스페이서 절연막(108a) 보다 높게 형성하는 것이 바람직하다.
그 다음 도 2f에 도시된 바와 같이, 에피택셜막(110) 사이의 개구부(106)가 매립되도록 갭필 절연막(gap-fill dielectric layer)(114)을 증착한다. 이때 갭필 절연막(114)은 APCVD로 실리콘 산화막 또는 TEOS를 증착하는데, 개구부(106)내 스페이서 절연막(108a)의 수직 갭 공간이 작아 이들 갭에 에어(air)(112)가 발생하면서 갭필 절연막(114)이 증착된다.
그리고나서 도 2g에 도시된 바와 같이, 에피택셜막(110) 표면이 드러나도록 갭필 절연막(114)을 평탄화하여 셀로우 트렌치 소자 분리막(114a)을 형성한다. 이때 갭필 절연막(114)의 평탄화는 CMP 또는 전면 식각 공정으로 진행한다.
그러므로, 본 발명의 셀로우 트렌치 소자 분리막(114a) 제조 공정은 종래 공정에 비해 평탄화 이후 실리콘 질화막 및 패드 산화막의 제거 공정을 생략하기 때문에 실리콘 기판 표면의 식각 손상을 줄일 수 있다.
한편, 본 발명의 제조 방법에 따라 제조된 셀로우 트렌치 소자 분리막(도 2g 참조)(114a)은 반도체 기판(100) 상부에 셀로우 트렌치 소자 분리막의 바닥 영역을 정의하는 바닥 절연막 패턴(102)이 형성되어 있으며 바닥 절연막 패턴(102)이 없는 반도체 소자의 활성 영역 기판 상부에 에피택셜막(110)이 형성된다. 에피택셜막(110) 사이의 바닥 절연막 패턴(102) 상부의 개구부에는 적어도 1개 이상의 스페이서 절연막(108a)이 형성되어 있으며 스페이서 절연막(108a) 사이에는 에어갭(112)이 형성되어 있다. 그리고 스페이서 절연막(108a) 및 에어갭(112)을 갖는 에피택셜막(110)의 개구부에는 평탄화된 갭필 절연막(114a)이 매립되어 있다.
이에 따라, 본 발명의 셀로우 트렌치 소자 분리막인 갭필 절연막(114a)이 있는 기판은 소자의 비활성 영역(non active region)이 되며 갭필 절연막(114a)이 없는 에피택셜막(110)은 소자의 활성 영역(active region)이 된다.
따라서 본 발명의 셀로우 트렌치 소자 분리막(114a)은 스페이서 절연막(108a)에 의해 생성된 에어갭(112)이 형성되어 있어 소자 분리막의 유전율을 높여 기판내 커패시턴스를 줄이면서 절연 효과를 향상시킨다.
이상 설명한 바와 같이, 본 발명은 트렌치 내부에 스페이서 절연막을 추가하여 갭필 절연막 증착 공정시 트렌치 내부에 에어갭이 생성되도록 하여 소자 분리막의 유전율을 높이면서 기판내 커패시턴스를 줄여 소자 분리막의 절연 효과를 향상시키는 효과가 있다.
또한 본 발명은 셀로우 트렌치 이외의 기판 활성 영역을 선택적 에피택셜 성장 공정으로 형성하여 기판 표면 손상을 야기하는 종전의 실리콘 질화막 및 패드 산화막 등의 식각 공정을 생략할 수 있어 제조 공정의 수율을 향상시킨다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1a 내지 도 1f는 종래 기술에 의한 셀로우 트렌치 소자 분리막의 제조 방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2g는 본 발명에 따른 에어갭을 갖는 셀로우 트렌치 소자 분리막의 제조 방법을 설명하기 위한 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 바닥 절연막 패턴
104 : 희생막 패턴 106 : 개구부
108a : 스페이서 절연막 110 : 에피택셜막
112 : 에어갭 114 : 갭필 절연막
114a : 평탄화된 갭필 절연막(셀로우 트렌치 소자 분리막)
Claims (12)
- 반도체 소자의 셀로우 트렌치 소자 분리막을 제조하는 방법에 있어서,반도체 기판 상부에 상기 셀로우 트렌치 소자 분리막의 바닥 영역을 정의하는 바닥 절연막 패턴을 형성하는 단계;상기 기판 상부에 상기 바닥 절연막 패턴의 상부 표면 일부가 노출되는 희생막 패턴을 형성하는 단계;상기 희생막 패턴 측벽에 스페이서 절연막을 형성한 후에, 상기 희생막 패턴을 제거하는 단계;상기 노출된 기판을 선택적 에피택셜 성장시켜 에피택셜막을 형성하는 단계;상기 에피택셜막 사이의 개구부가 매립되도록 갭필 절연막을 증착하되, 상기 스페이서 절연막 사이에 에어갭이 형성되도록 하는 단계; 및상기 에피택셜막 표면이 드러나도록 상기 갭필 절연막을 평탄화하여 셀로우 트렌치 소자 분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막의 제조 방법.
- 제 1항에 있어서, 상기 바닥 절연막 패턴은 150Å∼200Å인 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막의 제조 방법.
- 제 1항에 있어서, 상기 희생막 패턴은 스페이서 절연막과 식각 선택성이 있는 물질인 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막의 제조 방법.
- 제 3항에 있어서, 상기 희생막 패턴은 실리콘 질화막이며 스페이서 절연막은 실리콘 산화막인 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막의 제조 방법.
- 제 1항에 있어서, 상기 스페이서 절연막은 적어도 1개 이상 형성된 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막의 제조 방법.
- 제 1항에 있어서, 상기 갭필 절연막은 APCVD로 실리콘 산화막 또는 TEOS가 증착된 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막의 제조 방법.
- 제 1항에 있어서, 상기 갭필 절연막의 평탄화는 CMP 또는 전면 식각 공정인 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막의 제조 방법.
- 반도체 소자의 셀로우 트렌치 소자 분리막에 있어서,반도체 기판 상부에 형성되며 상기 셀로우 트렌치 소자 분리막의 바닥 영역을 정의하는 바닥 절연막 패턴;상기 바닥 절연막 패턴이 없는 기판 상부에 형성된 에피택셜막;상기 에피택셜막 사이의 상기 바닥 절연막 패턴 상부의 개구부에 형성된 스페이서 절연막; 및상기 스페이서 절연막 사이에 에어갭을 갖으며 상기 에피택셜막 사이의 개구부를 갭필 절연막으로 매립하고 그 표면이 평탄화된 셀로우 트렌치 소자 분리막을 구비하는 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막.
- 제 8항에 있어서, 상기 바닥 절연막 패턴은 150Å∼200Å인 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막.
- 제 8항에 있어서, 상기 스페이서 절연막은 적어도 1개 이상 형성된 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막.
- 제 8항에 있어서, 상기 갭필 절연막은 APCVD로 실리콘 산화막 또는 TEOS가 증착된 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막.
- 제 8항에 있어서, 상기 갭필 절연막의 평탄화는 CMP 또는 전면 식각 공정으로 형성하는 것을 특징으로 하는 에어갭을 갖는 셀로우 트렌치 소자 분리막.
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