KR20040108543A - 트렌치분리를 갖는 반도체장치 - Google Patents

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KR20040108543A
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스기하라쓰요시
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

본 발명의 트렌치분리를 갖는 반도체장치는, 반도체기판(1)의 표면에 형성된 홈(2)과, 그 홈(2) 내를 매립하고, 또한 상면 전체가 반도체기판(1)의 표면보다 위쪽에 위치하는 매립절연층(3)을 가지고 있다. 매립절연층(3)의 반도체기판(1)의 표면으로부터 돌출된 부분은, 반도체기판(1)의 주표면 상에서 홈(2)의 진상영역보다도 외측에 돌출된 돌출부를 갖고, 그 돌출부는 적어도 2층의 절연층(3b2, 3c)이 적층된 구성을 가지고 있다. 이에 따라, 역협채널효과를 억제할 수 있고, 또한 신뢰성이 높은 게이트 절연층을 얻을 수 있는 트렌치분리를 갖는 반도체장치 및 그 제조방법을 제공한다.

Description

트렌치분리를 갖는 반도체장치{SEMICONDUCTOR DEVICE HAVING TRENCH ISOLATION}
본 발명은, 트렌치분리를 갖는 반도체장치에 관한 것으로, 보다 특정적으로는, 반도체소자를 다른 반도체소자로부터 전기적으로 분리하기 위한 트렌치분리를 갖는 반도체장치에 관한 것이다.
최근, 반도체장치에서의 패턴의 미세화에 따른, 전계효과 트랜지스터 등의 반도체소자를 다른 반도체소자로부터 전기적으로 분리하기 위한 소자분리구조로서, STI(Shallow Trench Isolation)라 부르는 구조가 일반적으로 사용되게 되었다. 이 STI에 대해서는, 예를 들면 일본특허공개 2002-100671호 공보, 일본특허공개 2002-93900호 공보, 일본특허공개평 11-67892호 공보 등에 개시되어 있다.
이 STI는, 예를 들면 이하와 같은 공정에 의해 형성된다.
우선, 반도체기판 상에 열산화막과 실리콘 질화막이 형성되고, 실리콘 질화막 상에 레지스트패턴이 형성된다. 이 레지스트패턴을 마스크로 하여, 실리콘 질화막과 열산화막과 이방성에칭이 시행되고, 레지스트패턴의 패턴이 실리콘 질화막과 열산화막에 전사된다. 이 후, 레지스트패턴이 제거된다.
실리콘 질화막을 마스크로 하여 반도체기판에 이방성에칭을 시행함으로써, 반도체기판의 표면에 홈이 형성된다. 이 후, 열산화를 행함으로써 홈의 내표면에 열산화막이 형성된다. 이 홈 내를 매립하도록, 또한 실리콘 질화막 상을 덮도록 산화막이 형성되고, 이 산화막이 CMP(Chemical Mechanical Polishing)법에 의해 실리콘 질화막의 상면이 노출될 때까지 연마제거된다. 이 후, 실리콘 질화막과 열산화막이 제거된다. 이에 따라, 반도체기판의 표면의 홈 내가 산화막으로 매립된 STI가 형성된다.
최근에는, 패턴의 미세화에 따라 활성층 폭도 좁아져 있기 때문에, 트랜지스터에서의 역협채널효과(reverse narrow-channel effect)의 영향도 무시할 수 없게 되어 오고 있다. 또한, 플래시 메모리에 있어서는 게이트 절연층을 전자가 통과하기 때문에, 신뢰성이 높은 게이트 절연층이 요구되고 있다.
그렇지만, 상기한 STI의 형성방법에서는, 열산화막의 에칭제거시에, 홈 내를 매립하는 산화막도 어느 정도 에칭제거된다. 이에 따라, 홈 내를 매립하는 산화막과 홈과의 사이에 산화막의 함몰부(depression)가 생긴다. 이러한 함몰부 상에 게이트 절연층을 개재하여 게이트전극이 연재하도록 형성되면, 역협채널효과가 생기거나, 게이트 절연층의 신뢰성의 열화가 생겨, 고성능인 트랜지스터나 플래시 메모리를 제조하는 것이 곤란하게 된다.
도 1은 본 발명의 실시예 1에서의 트렌치분리를 갖는 반도체장치의 구성을 개략적으로 나타내는 단면도이다.
도 2는 본 발명의 실시예 3에서의 트렌치분리를 갖는 반도체장치의 구성을 개략적으로 나타내는 단면도이다.
도 3은 본 발명의 실시예 4에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 4는 본 발명의 실시예 4에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 5는 본 발명의 실시예 4에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 6은 본 발명의 실시예 4에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 7은 본 발명의 실시예 4에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 8은 본 발명의 실시예 4에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 9는 본 발명의 실시예 4에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 10은 본 발명의 실시예 4에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 11은 본 발명의 실시예 4에서의 트렌치분리를 갖는 반도체장치의 제조방법을 순서대로 나타내는 개략단면도이다.
도 12는 본 발명의 실시예 5에서의 트렌치분리를 갖는 반도체장치의 제조방법을 나타내는 개략단면도이다.
도 13은 본 발명의 실시예 6에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 14는 본 발명의 실시예 6에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 15는 본 발명의 실시예 6에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 16은 본 발명의 실시예 7에서의 트렌치분리를 갖는 반도체장치의 제조방법을 나타내는 개략단면도이다.
도 17은 본 발명의 실시예 8에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 18은 본 발명의 실시예 8에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 19는 본 발명의 실시예 8에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 20은 본 발명의 실시예 8에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 21은 본 발명의 실시예 8에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 22는 본 발명의 실시예 9에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 23은 본 발명의 실시예 9에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 24는 본 발명의 실시예 10에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 25는 본 발명의 실시예 10에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 26은 본 발명의 실시예 11에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 27은 본 발명의 실시예 11에서의 트렌치분리를 갖는 반도체장치의 제조방법을 공정순으로 나타내는 개략단면도이다.
도 28은 도 1에 나타내는 실시예 1의 트렌치분리가 MOS 트랜지스터를 다른 소자로부터 전기적으로 분리하는 구성을 나타내는 개략평면도이다.
도 29는 도 28의 XXIX-XXIX선에 따른 개략단면도이다.
도 30은 도 28의 XXX-XXX선에 따른 개략단면도이다.
도 31은 도 1에 나타내는 실시예 1의 트렌치분리가 플래시 메모리를 다른 소자로부터 전기적으로 분리하는 구성을 나타내는 개략평면도이다.
도 32는 도 31의 XXXII-XXXII선에 따른 개략단면도이다.
도 33은 실시예 1∼11에서의 각 트렌치분리의 각부의 치수를 나타내는 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체기판 2 : 홈
3 : 매립절연층 3a, 3b, 3b1, 3b2, 3c, 3d : 절연층
10 : 트랜지스터 11 : 소스/드레인영역
12 : 게이트 산화막 13 : 게이트전극
22 : 실리콘 질화막 23 : 포토레지스트
23 : 레지스트패턴 25 : 다결정 실리콘막
30 : 홀
본 발명의 목적은, 역협채널효과를 억제할 수 있고, 또한 신뢰성이 높은 게이트 절연층을 얻을 수 있는 트렌치분리를 갖는 반도체장치 및 그 제조방법을 제공하는 것이다.
본 발명의 트렌치분리를 갖는 반도체장치는, 반도체소자를 다른 반도체소자로부터 전기적으로 분리하기 위한 트렌치분리를 갖는 반도체장치에 있어서, 반도체기판과, 매립절연층을 구비하고 있다. 반도체기판은, 주표면에 트렌치분리를 위한 홈을 가지고 있다. 매립절연층은, 홈 내를 매립하고, 또한 상면 전체가 반도체기판의 주표면보다 위쪽에 위치하고 있다. 매립절연층의 반도체기판의 주표면으로부터 돌출된 부분은, 반도체기판의 주표면 상에서 홈의 바로 위 영역보다도 외측에 돌출된 돌출부를 가지고 있다. 돌출부는, 적어도 2층의 절연층이 적층된 구성을 가지고 있다.
본 발명의 트렌치분리를 갖는 반도체장치에 의하면, 매립절연층이 반도체기판의, 주표면 상에서 홈의 바로 위 영역보다도 외측에 돌출된 돌출부를 가지고 있기 때문에, 매립절연층과 홈과의 사이에서 매립절연층의 함몰이 생기는 것이 방지된다. 따라서, 이 함몰이 생기는 것에 의한 역협채널효과의 발생이나 게이트 절연층의 신뢰성의 열화를 방지할 수 있다.
또한, 돌출부가 적어도 2층의 절연층이 적층된 구성을 가지고 있기 때문에, 이 2층을 다른 재료 또는 같은 재료로 할 수 있다. 이 2층을 다른 재료로 한 경우에는, 2층 중 상층의 절연층을 하층의 절연층의 제거시에 제거되기 어려운 재질로 할 수 있다. 그것에 의해, 그 하층의 절연층의 제거시에 있어서, 매립절연층과 홈과의 사이에 매립절연층의 함몰부가 생기기 어렵게 되고, 상기 제거시에서의 함몰 발생의 마진을 크게 확보할 수 있다. 또한, 이 2층을 같은 재료로 한 경우에는, 매립절연층 전체를 단일한 재료로 구성하는 것도 할 수 있어, 매립절연층의 각부의열팽창을 균일화할 수 있다. 이 때문에, 매립절연층의 각부의 열팽창의 차이에 의한 스트레스가 발생하기 어렵다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명백해질 것이다.
[발명의 실시예]
이하, 본 발명의 실시예에 대하여 도면에 근거하여 설명한다.
(실시예 1)
도 1을 참조하여, 본 실시예의 반도체장치는, 반도체소자를 다른 반도체소자로부터 전기적으로 분리하기 위한 트렌치분리를 가지고 있다. 그 트렌치분리는, 예를 들면 실리콘이 되는 반도체기판(1)의 표면에 형성된 트렌치분리를 위한 홈(2)과, 그 홈(2) 내를 매립하는 매립절연층(3)을 가지고 있다. 그 매립절연층(3)은, 홈(2) 내를 매립함과 동시에, 반도체기판(1)의 표면으로부터 돌출되어 있다. 그 돌출된 부분은, 반도체기판(1)의 표면 상에서 홈(2)의 바로 위 영역보다도 외측(반도체기판의 표면에 평행한 방향)으로 돌출된 돌출부를 가지고 있다. 이 돌출부는 적어도 2층의 절연층이 적층된 구성을 가지고 있다. 이때, 매립절연층(3)의 상면 전체는 반도체기판(1)의 표면보다 위쪽에 위치하고 있다.
구체적으로는, 매립절연층(3)은, 절연층(3a, 3b, 3c)을 가지고 있다. 절연층 3b는, 절연층 3b1과 절연층 3b2를 가지고 있다. 절연층 3b1은, 홈(2)의 내표면(측면 및 저면)에 따라 형성되어 있다. 절연층 3a는, 홈(2) 내를 매립함과 동시에, 반도체기판(1)의 표면 상에 돌출하도록 형성되어 있다. 이 절연층 3a의 상면은 거의 평탄한 면으로 되어 있다. 절연층 3b2와 절연층 3c와는, 절연층 3a의 돌출부분의 측벽을 덮도록 형성되어 있고, 상기 돌출부를 구성하고 있다. 절연층 3b2는 반도체기판(1)의 표면에 접하고 있고, 절연층 3c는 절연층 3b2상에 형성되어 있다.
본 실시예에서는, 매립절연층(3)이 반도체기판(1)의 표면 상에서 홈(2)의 바로 위 영역보다도 외측에 돌출된 돌출부를 가지고 있기 때문에, 매립절연층(3)과 홈(2)과의 사이에서, 매립절연층(3)의 함몰이 생기는 것은 방지된다. 따라서, 이 함몰이 생기는 것에 의한 역협채널효과의 발생이나 게이트 절연층의 신뢰성의 열화를 방지할 수 있다.
또한, 돌출부가 적어도 2층의 절연층 3b2, 3c가 적층된 구성을 가지고 있기 때문에, 이 2층 3b2, 3c를 다른 재료 또는 같은 재료로 할 수 있다. 이 2층 3b2, 3c를 다른 재료로 한 경우에는, 2층 3b2, 3c 중 상층의 절연층 3c를 하층의 절연층 3b2의 제거시에 제거되기 어려운 재질로 할 수 있다. 그것에 의해, 그 하층의 절연층 3b2의 제거시에 있어서, 매립절연층(3)과 홈(2)과의 사이에 매립절연층(3)의 함몰부가 생기기 어렵게 되어, 상기 제거시에서의 함몰발생의 마진을 크게 확보할 수 있다. 또한, 이 2층 3b2, 3c를 같은 재료로 한 경우에는, 매립절연층(3) 전체를 단일한 재료로 구성하는 것도 할 수 있어, 매립절연층(3)의 각부의 열팽창을 균일화할 수 있다. 이 때문에, 매립절연층(3)의 각부의 열팽창의 차이에 의한 스트레스가발생하기 어렵다.
또한, 절연층 3a의 상면 전체가 거의 평탄한 면으로 되어 있기 때문에, 그 위에 형성되는 예를 들면 MOS 트랜지스터의 게이트전극의 패터닝이 용이하게 된다.
(실시예 2)
본 실시예의 반도체장치는, 도 1을 참조하여, 돌출부를 구성하는 절연층. 3b2와 절연층 3c가 모두 다른 실리콘 산화막으로 이루어져 있다. 절연층 3b2는, 열산화법에 의해 형성된 실리콘 산화막(이하, 열산화막이라 칭함)으로 이루어져 있다. 또한, 절연층 3c는, 열산화법과는 다른 방법으로 형성된 실리콘 산화막으로 이루어져 있고, 예를 들면 HDP(High Density Plasma)에 의해 형성된 실리콘 산화막(이하, HDP 산화막이라 칭함), TEOS(Tetra Ethyl Ortho Silicate)에 의해 형성된 실리콘 산화막(이하, TEOS 산화막이라 칭함) 등으로 이루어져 있다. 이 때문에, 절연층 3b와 절연층 3c와는 서로 다른 막질을 가지고 있다.
또한, 절연층 3a는 예를 들면 HDP 산화막 등으로 이루어져 있고, 절연층 3b1은 예를 들면 열산화막으로 이루어져 있다.
또한, 절연층 3a와 절연층 3c와는 별도의 층으로 형성되어 있어도 되지만, 동일한 층으로 형성되어 있어도 된다. 또한, 절연층 3b1과 절연층 3b2와는 별도의 층으로 형성되어 있어도 되지만, 동일한 층으로 형성되어 있어도 된다.
이때, 본 실시예에서의 이것 이외의 구성에 대해서는 전술한 실시예 1의 구성과 거의 동일하기 때문에, 동일한 구성요소에 대해서는 동일한 부호를 붙이고,그 설명을 생략한다.
본 실시예에 의하면, 절연층 3b2와 절연층 3c가 모두 실리콘 산화막으로 이루어져 있기 때문에, 매립절연층(3) 전체를 실리콘 산화막으로 형성하는 것이 가능하게 된다. 매립절연층(3)의 각부에서 재질이 다른 경우에는, 각 재질의 열팽창의 차이 등에 의한 스트레스가 생긴다. 그러나, 본 실시예에서는, 매립절연층(3) 전체를 실리콘 산화막으로 형성할 수 있기 때문에, 이러한 열팽창의 차이 등에 의한 스트레스의 영향이 생기지 않는다.
또한, 반도체기판(1)의 표면에 직접형성된 절연층 3b2가 열산화막이고, 이 열산화막은 CVD(Chemical Vapor Deposition)법 등으로 형성된 산화막보다도 불순물이 적기 때문에, 반도체기판에 형성되는 반도체소자의 특성에 악영향을 주기 어렵다.
(실시예 3)
도 2를 참조하여, 본 실시예의 구성은, 매립절연층(3)의 돌출부를 구성하는 절연층 3b2와 절연층 3d가 서로 다른 재질로 이루어져 있는 점에서 실시예 2의 구성과 다르다. 절연층 3b2는 열산화막으로 이루어져 있고, 절연층 3d는 실리콘 질화막으로 이루어져 있다.
또한, 절연층 3a는 실리콘 산화막으로 이루어져 있기 때문에, 절연층 3a와 절연층 3d와는 서로 다른 재질로 이루어져 있다.
이때, 본 실시예에서의 이외의 구성에 대해서는 전술한 실시예 2의 구성과거의 동일하기 때문에, 동일한 구성요소에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
본 실시예에 의하면, 절연층 3d가 실리콘 질화막으로 이루어져 있기 때문에, 절연층 3b2를 HF(플루오르화수소산)계의 약액에 의해 웨트에칭으로 제거할 때에, 절연층 3d는 거의 에칭제거되지 않는다. 이 때문에, 실시예 2보다도 더욱 매립절연층(3)과 홈(2)과의 사이에 매립절연층(3)의 함몰부가 생기기 어렵게 되어, 상기 에칭시에서의 함몰발생의 마진을 크게 확보할 수 있다.
또한, 반도체기판(1)의 표면에 직접형성된 절연층 3b2가 열산화막이고, 이 열산화막은 CVD법 등으로 형성된 산화막보다도 불순물이 적기 때문에, 반도체기판에 형성되는 반도체소자의 특성에 악영향을 주기 어렵다.
(실시예 4)
본 실시예는, 실시예 2의 제조방법에 관한 것이다.
도 3을 참조하여, 반도체기판(1)의 표면 상에, 열산화막(3b2)과 실리콘 질화막(22)이 순서대로 적층하여 형성된다. 이 실리콘 질화막(22) 상에 포토레지스트(23)가 도포된 후, 이 포토레지스트(23)가 통상의 사진제판기술에 의해 패터닝되어 레지스트패턴(23)으로 된다.
도 4를 참조하여, 레지스트패턴(23)을 마스크로 하여 실리콘 질화막(22)과 열산화막(3b2)에 이방성에칭이 시행된다. 이에 따라, 레지스트패턴(23)의 패턴이 실리콘 질화막(22)과 열산화막(3b2)에 전사되어, 반도체기판(1)의 일부 표면을 노출하는 홀(30)이 형성된다. 이 후, 레지스트패턴(23)이, 예를 들면 애싱 등에 의해 제거된다.
도 5를 참조하여, 상기한 레지스트패턴(23)의 제거에 의해, 실리콘 질화막(22)의 상면이 노출된다.
도 6을 참조하여, 실리콘 질화막(22)을 마스크로 하여, 반도체기판(1)에 이방성에칭이 시행된다. 이에 따라, 반도체기판(1)의 표면에 트렌치 분리용의 홈(2)이 형성된다.
도 7을 참조하여, 상기 홈(2)의 형성 직후에, 열인산 등의 실리콘 질화막을 용해하는 약액에 의해, 실리콘 질화막(22)이 웨트에칭된다. 이에 따라, 실리콘 질화막(22)의 막두께가 감소함과 동시에, 홀(30)의 실리콘 질화막(22) 부분의 개구치수 D1이, 홀(30)의 열산화막(3b2) 부분의 개구치수 D21보다도 커진다.
도 8을 참조하여, 열산화법에 의해 홈(2)의 내표면이 산화되고, 홈(2)의 내표면에 따라 열산화막 3b1이 형성된다. 이 홈(2)의 내표면에 따른 열산화막 3b1과 반도체기판(1)의 상면에 형성된 열산화막 3b2에 의해 산화막 3b가 구성된다.
도 9를 참조하여, 홈(2) 및 홀(30)을 매립하도록, 또한 실리콘 질화막(22) 상을 덮도록, 예를 들면 HDP 산화막으로 이루어지는 실리콘 산화막(3a)이 형성된다.
도 10을 참조하여, 실리콘 질화막(22)의 상면이 노출될 때까지, 실리콘 산화막 3a가 CMP법에 의해 연마제거된다. 이에 따라, 홈(2) 및 홀(30) 내에 실리콘 산화막 3a가 잔존됨과 동시에, 실리콘 질화막(22)과 실리콘 산화막 3a와의 상면이 평탄화된다. 이 후, 활성영역 상의 실리콘 질화막(22)과 열산화막 3b가 제거된다.
도 11을 참조하여, 상기한 실리콘 질화막(22)과 열산화막 3b와의 제거에 의해, 열산화막 3b와 실리콘 산화막 3a로 매립절연층(3)이 형성되고, 본 실시예의 트렌치분리가 완성된다.
이때, 본 실시예의 매립절연층(3)의 실리콘 산화막 3a는, 도 1에 나타내는 매립절연층(3)의 절연층 3a와 절연층 3c가 일체로 형성된 것이다.
본 실시예에 의하면, 도 10에 나타내는 공정에서 미리 실리콘 산화막 3a는 홈(2)의 바로 위 영역으로부터 외측(도면에서 횡방향)으로 꽤 돌출하도록 형성된다. 이 때문에, 도 11에 나타내는 공정에서 열산화막 3b의 제거시에 실리콘 산화막 3a가 얼마쯤 에칭제거되어도, 실리콘 산화막 3a의 돌출부는 남게 된다. 따라서, 실리콘 산화막 3a의 돌출부가 없어질 수록 횡방향으로 에칭제거되는 것은 방지할 수 있기 때문에, 매립절연층(3)과 홈(2)과의 사이에서 매립절연층(3)의 함몰부가 생기는 것도 방지할 수 있다. 따라서, 이 함몰이 생기는 것에 의한 역협채널효과의 발생이나 게이트 절연층의 신뢰성의 열화를 방지할 수 있다.
또한 본 실시예에 의하면, 종래의 제조공정에 대하여 도 8에 나타내는 실리콘 질화막(22)의 웨트에칭의 공정이 추가될 뿐이며, 공정수의 증가를 억제하는 것도 할 수 있다.
(실시예 5)
본 실시예는, 실시예 2의 제조방법에 관한 것이다.
본 실시예의 제조방법은, 우선 도 3∼도 6에 나타내는 실시예 4와 같은 상정을 거친다. 이 후, 도 12를 참조하여, 열산화법에 의해 홈(2)의 내표면이 산화되고, 홈(2)의 내표면에 따라 열산화막(3b1)이 형성된다. 홈(2)의 내표면에 따른 열산화막(3b1)과 반도체기판(1)의 상면에 형성된 열산화막(3b2)에 의해 산화막(3b)이 구성된다.
도 8을 참조하여, 상기한 열산화막(3b1)의 형성 직후에, 열인산 등의 실리콘 질화막을 용해하는 약액에 의해, 실리콘 질화막(22)이 웨트에칭된다. 이에 따라, 실리콘 질화막(22)의 막두께가 감소함과 동시에, 홀(30)의 실리콘 질화막(22) 부분의 개구치수 D1이, 홀(30)의 산화막(3b) 부분의 개구치수 D22보다도 커진다.
이 후, 본 실시예의 제조방법이 도 9∼도 11에 나타내는 실시예 4와 동일한 공정을 거치는 것에 의해, 본 실시예의 트렌치분리가 완성된다.
본 실시예에 의하면, 실시예 4와 동일한 효과를 얻을 수 있다. 더욱이, 도 7∼도 8의 공정에서 홈(2)의 내표면을 산화막(3b1)이 덮어져 있는 상태로 실리콘 질화막(22)의 웨트에칭이 행해지게 되기 때문에, 그 에칭의 약액이 반도체기판(1)의 표면에 직접 닿는 것을 방지할 수 있다.
(실시예 6)
본 실시예는, 실시예 2의 제조방법에 관한 것이다.
도 13을 참조하여, 본 실시예의 제조방법은, 실시예 4의 제조방법과 비교하여, 열산화막(3b2)과 실리콘 질화막(22)과의 사이에 실리콘을 포함하는 막(25)이 형성되는 점에서 주로 다르다. 이 실리콘을 포함하는 막(25)으로서, 예를 들면 다결정 실리콘막이 형성된다. 열산화막(3b2)과 다결정 실리콘막(25)과 실리콘 질화막(22)이 막형성된 후, 실시예 4와 동일하게 하여, 홀(30)과, 홈(2)이 형성된다.
도 14를 참조하여, 실시예 4와 같이 열인산 등의 실리콘 질화막을 용해하는 약액에 의해, 실리콘 질화막(22)이 웨트에칭된다. 이에 따라, 실리콘 질화막(22)의 막두께가 감소함과 동시에, 홀(30)의 실리콘 질화막(22) 부분의 개구치수 D1이, 홀(30)의 다결정 실리콘막(25) 및 열산화막(3b2) 부분의 개구치수 D23보다도 커진다.
도 15를 참조하여, 열산화법에 의해 홈(2)의 내표면과 다결정 실리콘막(25)의 일부가 산화된다. 이에 따라, 홈(2)의 내표면에 따른 열산화막(3b1)과, 다결정 실리콘막(25)의 일부가 산화된 열산화막(3b3)이 형성된다. 이들 열산화막 3b와 3b2와 3b3에 의해 산화막 3b가 구성된다.
이 후, 본 실시예의 제조방법이 도 9∼도 11에 나타내는 실시예 4와 동일한 공정을 거치는 것에 의해, 본 실시예의 트렌치분리가 완성된다.
본 실시예에 의하면, 실시예 4와 동일한 효과를 얻을 수 있다. 더욱이, 버퍼층으로서 실리콘을 포함하는 층(25)이 형성된다. 이 때문에, 이 실리콘을 포함하는 층(25)의 상(phase)상태, 불순물 농도 등을 변경함으로써, 열산화시에서의 실리콘을 포함하는 층(25)의 산화가 되는 방법을 제어하기 쉽게 되어, 매립절연층(3)과홈(2)과의 사이에서의 매립절연층(3)의 함몰부의 발생방지가 더욱 용이하게 된다.
(실시예7)
본 실시예는, 실시예 2의 제조방법에 관한 것이다.
본 실시예의 제조방법은, 실시예 5의 제조방법과 비교하여, 열산화막(3b2)과 실리콘 질화막(22)과의 사이에 실리콘을 포함하는 막(25)이 형성되는 점에서 주로 다르다.
본 실시예의 제조방법은, 우선 도 13에 나타내는 실시예 6과 동일한 공정을 거친다. 이 후, 도 16을 참조하여, 열산화법에 의해 홈(2)의 내표면과 다결정 실리콘막(25)의 일부가 산화된다. 이에 따라, 홈(2)의 내표면에 따른 열산화막(3b1)과, 다결정 실리콘막(25)의 일부가 산화된 열산화막(3b3)이 형성된다. 이들 열산화막 3b와 3b2와 3b3에 의해 산화막 3b가 구성된다.
도 15를 참조하여, 상기한 열산화막 3b1, 3b3의 형성 직후에, 열인산 등의 실리콘 질화막을 용해하는 약액에 의해, 실리콘 질화막(22)이 웨트에칭된다. 이에 따라, 실리콘 질화막(22)의 막두께가 감소함과 동시에, 홀(30)의 실리콘 질화막(22) 부분의 개구치수 D1이, 홀(30)의 산화막(3b) 부분의 개구치수 D24보다도 커진다.
이 후, 본 실시예의 제조방법이 도 9∼도 11에 나타내는 실시예 4와 동일한 공정을 거치는 것에 의해, 본 실시예의 트렌치분리가 완성된다.
본 실시예에 의하면, 실시예 5와 동일한 효과를 얻을 수 있다. 더욱이, 버퍼층으로서 실리콘을 포함하는 층(25)이 형성된다. 이 때문에, 이 실리콘을 포함하는 층(25)의 상 상태, 불순물 농도 등을 변경함으로써, 열산화시에서의 실리콘을 포함하는 층(25)의 산화가 되는 방법을 제어하기 쉽게 되어, 매립절연층(3)과 홈(2)과의 사이에서의 매립절연층(3)의 함몰부의 발생방지가 더 용이하게 된다.
(실시예 8)
본 실시예는, 실시예 2의 제조방법에 관한 것이다.
우선, 본 실시예에서의 제조방법은, 도 3∼도 6에 나타내는 공정을 거친 후에 도 12의 공정을 거친다.
이 후, 도 17을 참조하여, 홈(2)및 홀(30)을 매립하도록, 또한 실리콘 질화막(22) 상을 덮도록, 예를 들면 HDP 산화막으로 이루어지는 실리콘 산화막(3a)이 형성된다.
도 18을 참조하여, 실리콘 질화막(22)의 상면이 노출될 때까지, 실리콘 산화막(3a)이 CMP법에 의해 연마제거된다. 이에 따라, 홈(2) 및 홀(30) 내에 실리콘 산화막(3a)이 잔존됨과 동시에, 실리콘 질화막(22)과 실리콘 산화막(3a)과의 상면이 평탄화된다. 이 후, 활성영역 상의 실리콘 질화막(22)과 열산화막(3b2)이 제거된다.
도 19를 참조하여, 상기한 실리콘 질화막(22)과 열산화막(3b2)과의 제거에 의해, 반도체기판(1)의 표면이 일단 노출된다. 이때, 열산화막(3b1)과 실리콘 산화막(3a)과는 홈(2) 내에 잔존된다. 이 후, 노출된 반도체기판(1)의 표면이 열산화법에 의해 산화되어 열산화막(3b2)이 형성된다.
도 20을 참조하여, 실리콘 산화막(3a)과 열산화막(3b2)을 덮도록 TEOS 산화막(3c)이 형성된다. 이 후, 반도체기판(1)의 표면이 노출될 때까지 전체면에 이방성에칭(에치백)이 시행된다.
도 21을 참조하여, 상기한 에치백에 의해, 열산화막(3b2)과 TEOS 산화막(3c)과는, 실리콘 산화막(3a)의 반도체기판(1)의 표면으로부터 돌출된 부분의 측면에만 잔존된다. 이에 따라, 실리콘 산화막(3a)과, 열산화막(3b1, 3b2), TEOS 산화막(3c)으로 이루어지고, 또한 열산화막 3b2와 TEOS 산화막 3c가 돌출부가 되는 매립절연층(3)이 형성되어, 본 실시예의 트렌치분리가 완성된다.
본 실시예에 의하면, TEOS 산화막(3c)을 전체면에 형성한 후에 에치백함으로써, 실리콘 산화막(3a)과 홈(2)과의 사이에서의 실리콘 산화막의 함몰부를 매립함과 동시에, 매립절연층(3)의 돌출부를 형성할 수 있다. 이 때문에, 이 함몰부가 생기는 것에 의한 역협채널효과의 발생이나 게이트 절연층의 신뢰성의 열화를 방지할 수 있다.
(실시예 9)
본 실시예는, 실시예 2의 제조방법에 관한 것이다.
도 20에 나타내기까지의 공정은 실시예 8과 동일한 공정을 거친다. 이 후, 반도체기판(1)의 표면이 노출되지 않은 정도의 이방성에칭(에치백)이 TEOS 산화막(3c)의 전체면에 시행된다.
도 22를 참조하여, 상기한 에치백에 의해, 반도체기판(1)의 표면 상에 열산화막(3b2)과 TEOS 산화막(3c)의 일부가 잔존된다. 이 후, 반도체기판(1)의 표면이 노출될 때까지 실리콘 산화막의 웨트에칭이 행해진다.
도 23을 참조하여, 상기한 웨트에칭에 의해, 열산화막(3b2)과 TEOS 산화막(3c)과는, 실리콘 산화막(3a)의 반도체기판(1)의 표면으로부터 돌출된 부분의 측면에만 잔존된다. 이에 따라, 실리콘 산화막(3a)과, 열산화막(3b1, 3b2)과, TEOS 산화막(3c)으로 이루어지고, 또한 열산화막 3b2와 TEOS 산화막 3c가 돌출부가 되는 매립절연층(3)이 형성되어, 본 실시예의 트렌치분리가 완성된다.
본 실시예에 의하면, 실시예 8과 동일한 효과를 얻을 수 있다. 더욱이, 반도체기판(1)이 에치백시의 드라이에칭에 노출되지 않기 때문에, 반도체기판(1) 표면의 플라즈마 손상을 회피할 수 있다.
(실시예 10)
본 실시예는, 실시예 3의 제조방법에 관한 것이다.
본 실시예의 제조방법은, 도 19에 나타내기까지의 공정은 실시예 8과 동일한 공정을 거친다. 이 후, 도 24를 참조하여, 실리콘 산화막(3a)과 열산화막(3b2)을 덮도록 실리콘 질화막(3d)이 형성된다. 이 후, 반도체기판(1)의 표면이 노출될 때까지 실리콘 질화막(3d)의 전체면에 이방성에칭(에치백)이 시행된다.
도 25를 참조하여, 상기한 에치백에 의해, 열산화막(3b2)과 실리콘질화막(3d)과는, 실리콘 산화막(3a)의 반도체기판(1)의 표면으로부터 돌출된 부분의 측면에만 잔존된다. 이에 따라, 실리콘 산화막(3a)과, 열산화막(3b1, 3b2)과, 실리콘 질화막(3d)으로 이루어지고, 또한 열산화막(3b2)과 실리콘 질화막(3d)이 돌출부가 되는 매립절연층(3)이 형성되어, 본 실시예의 트렌치분리가 완성된다.
본 실시예에 의하면, 실리콘 질화막(3d)을 전체면에 형성한 후에 에치백함으로써, 실리콘 산화막(3a)과 홈(2)과의 사이에서의 실리콘 산화막의 함몰부를 매립함과 동시에, 매립절연층(3)의 돌출부를 형성할 수 있다. 이 때문에, 이 함몰부가 생기는 것에 의한 역협채널효과의 발생이나 게이트 절연층의 신뢰성의 열화를 방지할 수 있다.
또한, 반도체기판(1)의 표면에 직접형성된 절연층(3b2)이 열산화막이고, 이 열산화막은 CVD법 등으로 형성된 산화막보다도 불순물이 적기 때문에, 반도체기판에 형성되는 반도체소자의 특성에 악영향을 주기 어렵다.
(실시예 11)
본 실시예는, 실시예 3의 제조방법에 관한 것이다.
본 실시예의 제조방법은, 도 24에 나타내기까지의 공정은 실시예 10과 동일한 공정을 거친다. 이 후, 열산화막(3b2)의 표면이 노출될 때까지 실리콘 질화막(3d)의 전체면에 이방성에칭(에치백)이 시행된다.
도 26을 참조하여, 상기한 에치백에 의해, 실리콘 질화막(3d)은, 실리콘 산화막(3a)의 반도체기판(1)의 표면으로부터 돌출된 부분의 측면에만 잔존된다. 이후, 반도체기판(1)의 표면이 노출될 때까지 HF(플루오르화수소산)계의 약액에 의한 실리콘 산화막의 웨트에칭이 행해진다.
도 27을 참조하여, 상기한 웨트에칭에 의해, 열산화막(3b2)은, 실리콘 질화막(3d) 하에 있어서, 실리콘 산화막(3a)의 반도체기판(1)의 표면으로부터 돌출된 부분의 측면에만 잔존된다. 이에 따라, 실리콘 산화막(3a)과, 열산화막(3b, 3b2)과, 실리콘 질화막(3d)으로 이루어지고, 또한 열산화막(3b2)과 실리콘 질화막(3d)이 돌출부가 되는 매립절연층(3)이 형성되어, 본 실시예의 트렌치분리가 완성된다.
본 실시예에 의하면, 실시예 10과 동일한 효과를 얻을 수 있다. 더욱이, 반도체기판(1)이 에치백시의 드라이에칭에 노출되지 않기 때문에, 반도체기판(1) 표면의 플라즈마 손상을 회피할 수 있다.
또한, 실리콘 질화막은, 열산화막(3b1)의 HF(플루오르화수소산)계의 약액에 의한 웨트에칭제거시에 거의 에칭제거되지 않는다. 이 때문에, 실시예 10보다도 더욱 매립절연층(3)과 홈(2)과의 사이에 매립절연층(3)의 함몰부가 생기기 어렵게 되어, 상기 에칭시에서의 함몰 발생의 마진을 크게 확보할 수 있다.
이때, 실시예 1∼11에서의 각 트렌치분리는, 반도체소자를 다른 반도체소자로부터 전기적으로 분리하기 위해 사용된다. 이하, 도 1에 나타내는 실시예 1의 트렌치분리가 예를 들면 MOS 트랜지스터를 다른 소자로부터 전기적으로 분리하는 구성에 대하여 설명한다.
도 28∼도 30을 참조하여, 반도체기판(1)의 표면에 형성된 홈(2)과 그 홈(2)내를 매립하는 매립절연층(3)으로 이루어지는 트렌치분리가 활성영역을 둘러싸도록 형성될 때. 이 활성영역에 MOS 트랜지스터(10)가 형성되어 있다.
MOS 트랜지스터 10은, 1쌍의 소스/드레인영역(11)과, 게이트 산화막(12)과, 게이트전극(13)을 가지고 있다. 1쌍의 소스/드레인영역(11)은 활성영역의 표면에 서로 거리를 두고 형성되어 있다. 이 1쌍의 소스/드레인영역(11)에 끼워지는 영역 상에 게이트 산화막(12)을 통해 게이트전극(13)이 형성되어 있다.
게이트전극(13)은, 예를 들면 활성영역을 가로지르도록 1방향으로 연장되어 있고, 이 경우에는 매립절연층(3)의 돌출부(3b, 3c) 상에 연장되어 있다. 또한, 도시하고 있지 않지만, MOS 트랜지스터(10) 상을 덮도록 층간절연층이 형성된 경우에는, 이 층간절연층은 매립절연층(3)의 돌출부(3b, 3c) 상에도 형성된다. 요컨대, 매립절연층(3)의 돌출부(3b, 3c) 상에는 상층의 도전층이나 절연층이 형성되게 된다.
이와 같이 트렌치분리에 의해 MOS 트랜지스터(10)의 형성영역을 둘러싸는 것에 의해 MOS 트랜지스터(10)를 다른 반도체소자로부터 전기적으로 분리할 수 있다.
다음에, 도 1에 나타내는 실시예 1의 트렌치분리가 예를 들면 플래시 메모리를 다른 소자로부터 전기적으로 분리하는 구성에 대하여 설명한다.
도 31 및 도 32를 참조하여, 반도체기판(1)의 표면에 형성된 홈(2)과 그 홈(2) 내를 매립하는 매립절연층(3)으로 이루어지는 트렌치분리가 활성영역을 둘러싸도록 형성될 때. 이 활성영역에 플래시 메모리(50)가 형성되어 있다.
플래시 메모리(50)는, 1쌍의 소스/드레인영역(51)과, 게이트 절연막(152)과,플로팅 게이트전극(53)과, 컨트롤 게이트전극(4)을 가지고 있다. 이때, 플로팅 게이트전극(53)과 컨트롤 게이트전극(54)과의 사이에는 플로팅 게이트전극(53)과 컨트롤 게이트전극(54)을 절연하기 위한 절연막이 형성되어 있지만, 설명의 편의상, 이 절연막의 도시는 생략하고 있다.
한쌍의 소스/드레인영역(51)은 활성영역의 표면에 서로 거리를 두고 형성되어 있다. 이 한쌍의 소스/드레인영역(51)에 끼워지는 영역 상에 게이트 절연막(52)을 통해 플로팅 게이트전극(53)이 형성되어 있다. 플로팅 게이트전극(53) 상에 절연막(도시하지 않음)을 개재하여 컨트롤 게이트전극(54)이 연장되어 있다.
컨트롤 게이트전극(54)은, 예를 들면 활성영역을 가로지르도록 일방향으로 연장되어 있고, 이 경우에는 매립절연층(3)의 돌출부 상에 연장되어 있다. 또한, 도시하고 있지 않지만, 플래시 메모리(50) 상을 덮도록 층간절연층이 형성된 경우에는, 이 층간절연막은 매립절연층(3)의 돌출부 상에도 형성된다. 요컨대, 매립절연층(3)의 돌출부 상에는 상층의 도전층이나 절연층이 형성되게 된다.
이와 같이 트렌치분리에 의해 플래시 메모리(50)의 형성영역을 둘러싸는 것에 의해 플래시 메모리(50)를 다른 반도체소자로부터 전기적으로 분리할 수 있다.
상기한 바와 같이 플래시 메모리(50)를 본 실시예의 트렌치분리에 의해 다른 소자로부터 전기적으로 분리한 경우, 매립절연층(3)의 돌출부의 존재에 의해, 도 32에 나타나는 이 반도체장치의 단면에 있어서, 홈(2)의 한쪽 부분과 다른쪽 부분과의 사이에 끼워지는 활성영역의 폭 W2보다도, 이 단면에서 매립절연층(3)의 한쪽 부분과 다른쪽 부분과의 사이에는 끼워지는 게이트 절연막(52)의 폭 W1을 작게 할수 있다. 이에 따라, 반도체기판(1)의 표면에 대향하는 게이트 절연막(52)의 면적을 감소시킬 수 있다. 이 때문에, 커플링용량이 증가하고(플로팅 게이트전극(53)과 반도체기판(1)과의 사이의 상대적 전위차가 증가하고), 게이트 절연막(52)을 통한 터널현상에 의한 플래시 메모리(50)의 데이터의 소거나 기록효율을 향상시킬 수 있다.
이때, 상기에 있어서는 MOS 트랜지스터 및 플래시 메모리에 대하여 설명하였지만, 이것에 한정되지 않고, 다른 반도체소자의 전기적 분리에도 본 발명은 적용가능하다.
다음에, 실시예 1∼11에서의 각 트렌치분리의 각부의 치수에 대하여 설명한다.
도 33을 참조하여, 홈(2) 내에서의 절연층(3a)의 폭 a는, 예를 들면 0.10㎛ 이상 0.30㎛ 이하이고, 매립한계로 율속한다. 또한, 매립절연층(3)의 돌출부의 돌출치수 b는, 예를 들면 20nm 이상 50nm 이하이고, 돌출부 형성 후의 토탈의 에칭량으로 결정된다. 또한, 돌출부에서의 절연층 3c의 막두께 c는, 예를 들면 20nm 이상 50nm 이하이고, 돌출부 형성 후의 토탈의 에칭량으로 결정된다. 또한, 돌출부에서의 절연층 3b의 막두께 d는, 예를 들면 3nm 이상 15nm 이하이고, 이 막두께 d에 관해서는 산화막으로 덮는 것이 목적이기 때문에 에칭의 선택성에 따라 필요한 두께가 다르다.
이때, 막두께 c+ 막두께 d(요컨대 돌출부의 전체의 두께)는, 예를 들면 23nm 이상 75nm 이하인 것이 바람직하다. 막두께 c+ 막두께 d가 23nm 미만에서는 제조변동에 의해 반도체기판(1) 상에 절연층 3c가 형성되지 않는 경우가 있고, 막두께 c+ 막두께 d가 5nm를 넘으면 반도체기판(1)과 매립절연층(3)과의 단차가 커져 매립절연층(3) 상에 형성되는 게이트전극의 패터닝이 곤란하게 된다.
또한, 절연층 3a의 반도체기판(1) 상에 돌출된 부분의 측벽면과 반도체기판(1)의 표면과의 이루는 각도 e는, 예를 들면 120° 이하이면 되고, 바람직하게는 90° 이하이다. 이 절연층 3a의 측벽면과 반도체기판(1)의 표면과는, CVD에서 박막을 절연층 3a의 측벽면에 형성할 수 없는 극단적인 역테이퍼형으로 되지 않으면 된다.
이때, 도 33에서는, 치수를 명확하게 나타내기 때문에, 해칭을 생략하고 있다.
상기한 각 치수는 하나가 바람직한 예로서, 본 발명을 특히 한정하는 것은 아니다.
상기한 실시예 1∼11에서는, 매립절연층(3)의 돌출부를 구성하는 2층이 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 경우에 대하여 설명했지만, 이외의 재질로 이루어져 있어도 된다. 또한, 돌출부는 2층에 한정되지 않고, 3층 이상이어도 된다. 또한, 실시예 4∼7에서 절연층 3a를 실리콘 질화막으로 하는 것도 할 수 있다.
이번 개시된 실시예는 모든 점에서 예시로서 제한적인 것이 아니라고 생각되어야 할 것이다. 본 발명의 범위는 상기한 설명만이 아니며 특허청구의 범위에 의해 표시되고, 특허청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명의 트렌치분리를 갖는 반도체장치에 의하면, 매립절연층이 반도체기판의, 주표면 상에서 홈의 바로 위 영역보다도 외측에 돌출된 돌출부를 가지고 있기 때문에, 매립절연층과 홈과의 사이에서 매립절연층의 함몰이 생기는 것이 방지된다. 따라서, 이 함몰이 생기는 것에 의한 역협채널효과의 발생이나 게이트 절연층의 신뢰성의 열화를 방지할 수 있다.
또한, 돌출부가 적어도 2층의 절연층이 적층된 구성을 가지고 있기 때문에, 이 2층을 다른 재료 또는 같은 재료로 할 수 있다. 이 2층을 다른 재료로 한 경우에는, 2층 중 상층의 절연층을 하층의 절연층의 제거시에 제거되기 어려운 재질로 할 수 있다. 그것에 의해, 그 하층의 절연층의 제거시에 있어서, 매립절연층과 홈과의 사이에 매립절연층의 함몰부가 생기기 어렵게 되고, 상기 제거시에서의 함몰 발생의 마진을 크게 확보할 수 있다. 또한, 이 2층을 같은 재료로 한 경우에는, 매립절연층 전체를 단일한 재료로 구성하는 것도 할 수 있어, 매립절연층의 각부의 열팽창을 균일화할 수 있다. 이 때문에, 매립절연층의 각부의 열팽창의 차이에 의한 스트레스가 발생하기 어렵다.

Claims (3)

  1. 반도체소자를 다른 반도체소자로부터 전기적으로 분리하기 위한 트렌치분리를 갖는 반도체장치에 있어서,
    주표면에 상기 트렌치분리를 위한 홈(2)을 갖는 반도체기판(1)과,
    상기 홈(2) 내를 매립하고, 상면 전체가 상기 반도체기판(1)의 주표면보다 위쪽에 위치하는 매립절연층(3)을 구비하며,
    상기 매립절연층(3)의 상기 반도체기판(1)의 주표면으로부터 돌출된 부분은, 상기 반도체기판(1)의 주표면 상에서 상기 홈(2)의 바로 위 영역보다도 외측에 돌출된 돌출부(3b2, 3c)를 갖고,
    상기 돌출부(3b2, 3c)는, 적어도 2층의 절연층이 적층된 구성을 가지고 있는 것을 특징으로 하는 트렌치분리를 갖는 반도체장치.
  2. 제 1 항에 있어서,
    상기 돌출부(3b2, 3c)는, 제1 산화막과 제2 산화막이 적층된 구성을 가지고 있는 것을 특징으로 하는 트렌치분리를 갖는 반도체장치.
  3. 제 1 항에 있어서,
    상기 돌출부(3b2, 3c)는, 산화막과 질화막이 적층된 구성을 가지고 있는 것을 특징으로 하는 트렌치분리를 갖는 반도체장치.
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