KR102270920B1 - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

반도체 장치 및 이의 제조 방법이 제공된다. 상기 반도체 장치는 기판 상에, 서로 대향되는 제1 및 제2 측벽을 포함하는 제1 핀형 패턴, 상기 제1 측벽에 접하도록 형성되는 제1 트렌치, 상기 제2 측벽에 접하도록 형성되는 제2 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막, 상기 제2 트렌치의 일부를 채우고, 상기 제2 측벽으로부터 순차적으로 위치하는 제1 영역 및 제2 영역을 포함하는 제2 필드 절연막으로, 상기 제2 영역의 상면은 상기 제1 필드 절연막의 상면보다 높은 제2 필드 절연막 및 상기 제1 핀형 패턴, 상기 제1 필드 절연막 및 상기 제2 필드 절연막 상에, 상기 제1 핀형 패턴과 교차하고, 상기 제2 영역과 중첩되는 게이트 전극을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 딥 트렌치 부분의 높이를 높여 게이트 전극의 커패시턴스를 감소시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 딥 트렌치 부분의 높이를 높여 게이트 전극의 커패시턴스를 감소시킬 수 있는 반도체 장치 제조 방법을 제공하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에, 서로 대향되는 제1 및 제2 측벽을 포함하는 제1 핀형 패턴, 상기 제1 측벽에 접하도록 형성되는 제1 트렌치, 상기 제2 측벽에 접하도록 형성되는 제2 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막, 상기 제2 트렌치의 일부를 채우고, 상기 제2 측벽으로부터 순차적으로 위치하는 제1 영역 및 제2 영역을 포함하는 제2 필드 절연막으로, 상기 제2 영역의 상면은 상기 제1 필드 절연막의 상면보다 높은 제2 필드 절연막 및 상기 제1 핀형 패턴, 상기 제1 필드 절연막 및 상기 제2 필드 절연막 상에, 상기 제1 핀형 패턴과 교차하고, 상기 제2 영역과 중첩되는 게이트 전극을 포함한다.
상기 제2 필드 절연막의 상면과 상기 제1 핀형 패턴이 접하는 지점은 상기 제2 영역의 상면보다 낮을 수 있다.
상기 제2 필드 절연막은 상기 제2 영역과 접하는 제3 영역을 더 포함하고, 상기 제3 영역의 상면은 상기 제2 영역의 상면보다 낮을 수 있다.
상기 제1 영역의 바닥면은 상기 제2 영역의 바닥면보다 높을 수 있다.
상기 제2 영역의 폭은 상기 제1 영역의 폭 보다 넓을 수 있다.
상기 제2 영역의 상면은 상기 제1 영역의 상면보다 높을 수 있다.
상기 제2 필드절연막의 상면의 최상부는 상기 제2 영역에 위치할 수 있다.
상기 제2 필드 절연막의 상면과 상기 제1 핀형 패턴이 접하는 지점은 상기 제1 영역의 상면보다 높을 수 있다.
여기서, 상기 제2 필드 절연막과 접하고, 상기 제2 필드 절연막을 기준으로 상기 제1 핀형 패턴의 반대 방향에 위치한 제2 핀형 패턴을 더 포함할 수 있다.
상기 제2 필드 절연막의 상면과 상기 제2 핀형 패턴이 접하는 지점은 상기 제2 영역의 상면보다 낮을 수 있다.
여기서, 상기 제1 필드 절연막과 접하고, 상기 제1 필드 절연막을 기준으로 상기 제1 핀형 패턴의 반대 방향에 위치한 제3 핀형 패턴을 더 포함할 수 있다.
상기 제1 및 제2 핀형 패턴의 간격은 상기 제1 및 제3 핀형 패턴의 간격보다 넓을 수 있다.
상기 게이트 전극은 상기 제2 및 제3 핀형 패턴과 교차할 수 있다.
상기 제1 핀형 패턴의 상면은 상기 제1 필드 절연막의 상면의 최상부보다 낮을 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는 서로 이격된 제1 및 제2 핀형 패턴, 상기 제1 및 제2 핀형 패턴 사이에, 상기 제1 및 제2 핀형 패턴을 이격시키는 제1 트렌치, 상기 제1 트렌치 내에 형성되고, 상기 제1 및 제2 핀형 패턴의 측벽과 각각 접하는 필드 절연막 및 상기 제1 핀형 패턴, 제2 핀형 패턴 및 상기 절연막 상에 형성되는 게이트 전극을 포함하되, 상기 필드 절연막은 제1 및 제2 영역을 포함하고, 상기 제1 영역의 상면은 상기 제2 영역의 상면보다 낮다.
상기 제1 영역은 상기 제2 영역의 양측에 위치하고, 상기 제1 영역은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 접하고, 상기 제2 영역은 상기 제1 및 제2 핀형 패턴과 접하지 않을 수 있다.
상기 제2 영역과 오버랩되는 상기 게이트 전극의 두께는 상기 제1 영역과 오버랩되는 상기 게이트 전극의 두께보다 얇을 수 있다.
상기 필드 절연막의 상면과 상기 제1 핀형 패턴이 접하는 부분은 상기 제1 영역의 상면보다 높을 수 있다.
상기 필드 절연막의 상면과 상기 제2 핀형 패턴이 접하는 부분은 상기 제1 영역의 상면보다 높을 수 있다.
상기 필드 절연막과 상기 제1 및 제2 핀형 패턴이 접하는 부분의 상면은, 상기 제2 영역의 상면보다 낮을 수 있다.
여기서, 상기 제1 핀형 패턴을 기준으로 상기 제1 트렌치와 반대 방향에 형성되는 제2 트렌치를 더 포함할 수 있다.
상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭보다 작을 수 있다.
상기 제2 트렌치의 바닥면은 상기 제1 트렌치의 바닥면보다 높을 수 있다.
상기 제1 영역의 바닥면은 상기 제2 영역의 바닥면 보다 높을 수 있다.
상기 제2 영역의 바닥면과 상기 제1 영역의 바닥면 사이에는 단차가 형성될 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 서로 이격된 제1 내지 제3 핀형 패턴, 상기 제1 및 제2 핀형 패턴 사이에, 상기 제1 및 제2 핀형 패턴을 이격시키는 제1 트렌치, 상기 제2 및 제3 핀형 패턴 사이에, 상기 제2 및 제3 핀형 패턴을 이격시키는 제2 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막, 상기 제2 트렌치의 일부를 채우는 제2 필드 절연막 및 상기 제1 핀형 패턴, 제2 핀형 패턴, 상기 제1 및 제2 필드 절연막 상에 형성되는 게이트 전극을 포함하되, 상기 게이트 전극의 하면 중 상기 제1 절연막과 오버랩되는 제1 영역은 상기 제2 절연막과 오버랩되는 제2 영역보다 높다.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 클 수 있다.
상기 제1 및 제2 핀형 패턴 사이의 간격은 상기 제2 및 제3 핀형 패턴 사이의 간격보다 넓을 수 있다.
상기 게이트 전극의 하면의 최상부는 상기 제1 영역에 위치할 수 있다.
상기 게이트 전극은 하나로 통합된 구조일 수 있다.
상기 제1 내지 제3 핀형 패턴은 제1 방향으로 연장되고, 상기 게이트 전극은 상기 제1 방향과 다른 제2 방향으로 연장될 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 서로 대향되는 제1 측벽과 제2 측벽을 포함하는 핀형 패턴, 상기 제1 측벽과 접하여 형성되는 제1 깊이의 제1 트렌치, 상기 제2 측벽과 접하여 형성되는 제2 깊이의 제2 트렌치, 상기 제2 트렌치에 바로 인접하고, 상기 제2 깊이보다 깊은 제3 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막, 상기 제2 트렌치 및 상기 제3 트렌치의 일부를 채우는 제2 필드 절연막으로, 상기 제2 트렌치와 중첩되는 상기 제2 필드 절연막의 상면은 상기 제3 트렌치와 중첩되는 상기 제2 필드 절연막의 상면보다 낮은 제2 필드 절연막 및 상기 핀형 패턴, 상기 제1 및 제2 필드 절연막 상에 형성되고, 상기 제3 트렌치와 오버랩되는 게이트 전극을 포함한다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는 기판 상에, 서로 대향되는 제1 및 제2 측벽을 포함하는 핀형 패턴, 상기 제1 측벽에 접하도록 형성되는 제1 트렌치, 상기 제2 측벽에 접하도록 형성되는 제2 트렌치, 상기 제1 트렌치의 일부를 채우는 제1 필드 절연막, 성가 제2 트렌치의 일부를 채우는 제2 필드 절연막 및 상기 제1 및 제2 트렌치와 오버랩되고, 상기 핀형 패턴, 제1 및 제2 필드 절연막 상에 형성되는 게이트 전극을 포함하되, 상기 제1 필드 절연막의 상면은 상기 제1 필드 절연막의 상면과 상기 제1 핀형 패턴이 접하는 지점과 상기 제2 필드 절연막의 상면과 상기 제1 핀형 패턴이 접하는 지점을 연결하는 바운더리보다 낮고, 상기 제2 필드 절연막의 상면은 상기 바운더리보다 높은 부분을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은 기판 상에 돌출되고 서로 이격된 복수의 핀형 패턴들과, 상기 복수의 핀형 패턴을 이격시키는 제1 트렌치를 형성하고, 상기 제1 트렌치에 각각 제1 필드 절연막을 채우고, 상기 복수의 핀형 패턴들 및 상기 제1 절연막 상에 정지막을 형성하고, 상기 복수의 핀형 패턴들 중 일부, 상기 정지막의 일부 및 상기 제1 절연막의 일부를 식각하여 제2 트렌치를 형성하고, 상기 제2 트렌치를 채우는 제2 필드 절연막을 형성하고, 상기 정지막을 제거하여 상기 제1 필드 절연막보다 돌출된 상기 제2 필드 절연막의 측면을 노출시키고, 상기 제1 필드 및 제2 필드 절연막을 식각하여 상기 핀형 패턴의 상부를 상기 제1 필드 절연막보다 돌출시키고, 상기 핀형 패턴, 제1 및 제2 필드 절연막 상에 상기 핀형 패턴과 교차하는 게이트 전극을 형성하는 것을 포함한다.
상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 클 수 있다.
상기 제2 트렌치의 바닥면은 상기 제1 트렌치의 바닥면보다 낮을 수 있다.
상기 제1 및 제2 필드 절연막은 동일한 물질을 포함하고, 상기 제1 및 제2 필드 절연막을 식각하는 것은 상기 제1 및 제2 필드 절연막을 동시에 식각하는 것을 포함할 수 있다.
상기 제2 필드 절연막을 형성한 후, 상기 제2 필드 절연막 및 상기 정지막의 상면에 열처리를 하는 것을 포함할 수 있다.
상기 제2 필드 절연막은 산화물을 포함하고, 상기 정지막은 질화물을 포함하고, 상기 열처리는 산화물 표면 처리를 포함할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A'를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B'를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C'를 따라서 절단한 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 커패시턴스를 설명하기 위한 그래프이다.
도 6 및 도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10 및 도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 12 내지 도 15는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17은 도 16의 D - D'를 따라서 절단한 단면도이다.
도 18은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 19는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 21는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 22 내지 도 24는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 25 내지 도 33은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다.
도 34는 본 발명의 다른 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치에 대해서 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A'를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B'를 따라서 절단한 단면도이다. 도 4는 도 1의 C - C'를 따라서 절단한 단면도이다. 도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 커패시턴스를 설명하기 위한 그래프이다.
도 1 내지 도 5를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 쉘로우 트렌치(ST1)와, 딥 트렌치(DT)와, 제1 필드 절연막(106)과, 제2 필드 절연막(105)과, 제1 핀형 패턴(110)과, 제1 게이트 전극(210)를 포함할 수 있다.
제1 핀형 패턴(110)은 기판(100)의 제1 액티브 영역(ACT1) 내에 형성될 수 있다. 제1 핀형 패턴(110)은 제1 방향(X1)을 따라서 길게 연장될 수 있다.
기판(100)은 예를 들어, 실리콘 기판, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 예를 들어, 게르마늄과 같은 원소 반도체, 또는 IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체와 같은 화합물 반도체를 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
IV-IV족 화합물 반도체를 예로 들면, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 실리콘을 포함하는 실리콘 핀형 액티브 패턴인 것으로 설명한다.
도 1에서, 제1 핀형 패턴(110)은 직사각형 형태인 것으로 도시하였지만, 이에 한정되는 것은 아니다. 제1 핀형 패턴(110)이 직사각형 형태인 경우, 장변(long side)과 단변(short side)을 포함할 수 있다.
제1 핀형 패턴(110)은 제1 부분(110-1)와, 제2 부분(110-2)을 포함할 수 있다. 제1 핀형 패턴의 제2 부분(110-2)은 제1 핀형 패턴의 제1 부분(110-1)을 중심으로, 제1 방향(X1)으로 양측에 배치될 수 있다.
제1 핀형 패턴(110)은 제2 방향(Y1)으로 양측에 서로 대향되는 제1 측면 및 제2 측면을 포함할 수 있다. 상기 제1 측면에는 제1 쉘로우 트렌치(ST1)가 접하고, 상기 제2 측면에는 제2 쉘로우 트렌치(ST2)가 접할 수 있다. 즉, 제1 핀형 패턴(110)은 제1 쉘로우 트렌치(ST1) 및 제2 쉘로우 트렌치(ST2)에 의해서 정의될 수 있다.
제1 쉘로우 트렌치(ST1)는 제1 핀형 패턴(110)의 제1 측면과 접하여 형성될 수 있다. 즉, 제1 쉘로우 트렌치(ST1)의 바닥면은 기판(100)의 상면이고, 제1 쉘로우 트렌치(ST1)의 일 측면은 제1 핀형 패턴(110)의 제1 측면일 수 있다. 제1 쉘로우 트렌치(ST1)의 내부에는 제1 필드 절연막(106)이 형성될 수 있다.
제2 쉘로우 트렌치(ST2)는 제1 핀형 패턴(110)의 제2 측면과 접하여 형성될 수 있다. 즉, 제2 쉘로우 트렌치(ST2)의 바닥면은 기판(100)의 상면이고, 제2 쉘로우 트렌치(ST2)의 일 측면은 제1 핀형 패턴(110)의 제2 측면일 수 있다.
제2 쉘로우 트렌치(ST2)는 제1 핀형 패턴(110)과 접하고, 딥 트렌치(DT)와도 접할 수 있다. 즉, 제2 쉘로우 트렌치(ST2)는 제1 핀형 패턴(110)과 접하는 반대 측에서 딥 트렌치(DT)와 접할 수 있다.
딥 트렌치(DT)는 제2 쉘로우 트렌치(ST2)와 접할 수 있다. 딥 트렌치(DT)의 바닥면은 제2 쉘로우 트렌치(ST2)의 바닥면과 연결될 수 있다. 제2 쉘로우 트렌치(ST2)의 바닥면은 딥 트렌치(DT)의 바닥면보다 높을 수 있다. 따라서, 딥 트렌치(DT)의 바닥면과 제2 쉘로우 트렌치(ST2)의 바닥면 사이에는 단차가 형성될 수 있다.
딥 트렌치(DT)의 바닥면은 제1 쉘로우 트렌치(ST1)의 바닥면보다 낮을 수 있다. 따라서, 제1 쉘로우 트렌치(ST1) 및 제2 쉘로우 트렌치(ST2)는 제1 핀형 패턴(110)을 정의하고, 딥 트렌치(DT)는 제1 액티브 영역(ACT1)을 정의할 수 있다. 제2 쉘로우 트렌치(ST2) 및 딥 트렌치(DT) 내부에는 제2 필드 절연막(105)이 형성될 수 있다.
제1 필드 절연막(106)은 기판(100) 상에 형성되고, 제1 핀형 패턴(110) 주변에 배치될 수 있다. 제1 필드 절연막(106)은 제1 핀형 패턴(110)의 일부를 둘러싸도록 형성되므로, 제1 핀형 패턴(110)의 일부는 제1 필드 절연막(106)의 상면보다 위로 돌출될 수 있다. 즉, 제1 필드 절연막(106)은 제1 쉘로우 트렌치(ST1)의 일부를 채울 수 있다.
제1 필드 절연막(106)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 필드 절연막(106)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 필드 절연막(105)은 기판(100) 상에 형성되고, 제1 핀형 패턴(110) 주변에 배치될 수 있다. 제2 필드 절연막(105)은 제1 핀형 패턴(110)의 일부를 둘러싸도록 형성되므로, 제1 핀형 패턴(110)의 일부는 제2 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 즉, 제2 필드 절연막(105)은 제2 쉘로우 트렌치(ST2) 및 딥 트렌치(DT)의 일부를 채울 수 있다.
제2 필드 절연막(105)은 제1 영역(105a) 및 제2 영역(105b)을 포함할 수 있다. 제1 영역(105a)은 제1 핀형 패턴(110)과 접할 수 있다. 제1 영역(105a)은 제1 핀형 패턴(110)과 제2 영역(105b)의 사이에 위치할 수 있다. 제1 영역(105a)은 제2 쉘로우 트렌치(ST2)의 일부를 채울 수 있다.
제2 영역(105b)은 제1 영역(105a)보다 제1 핀형 패턴(110)에 멀리 형성될 수 있다. 제2 영역(105b)은 제1 영역(105a)과 접할 수 있다. 제2 영역(105b) 딥 트렌치(DT)의 일부를 채울 수 있다.
제2 필드 절연막(105)의 제1 영역(105a) 및 제2 영역은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제2 필드 절연막(105)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 영역(105b)은 제1 영역(105a)과 동일한 물질을 포함할 수 있다. 제2 필드 절연막(105)은 제1 필드 절연막(106)과도 동일한 물질을 포함할 수 있다.
제2 필드 절연막(105)의 제1 영역(105a)은 제1 높이(h1)를 가질 수 있다. 제2 필드 절연막(105)의 제2 영역(105b)은 제2 높이(h2)를 가질 수 있다. 여기서 제1 높이(h1) 및 제2 높이(h2)는 제2 쉘로우 트렌치(ST2)의 바닥면에서 제1 필드 절연막(106) 및 제2 필드 절연막(105)의 상면까지의 거리를 의미한다. 제2 높이(h2)는 제1 높이(h1)보다 클 수 있다. 즉, 제2 필드 절연막(105)의 제2 영역(105b)의 상면은 제1 영역(105a)의 상면보다 높을 수 있다. 제2 필드 절연막(105)의 상면은 제1 핀형 패턴(110)의 상면보다는 낮을 수 있다.
제1 필드 절연막(106)은 제3 높이(h3)를 가질 수 있다. 제3 높이(h3)는 제1 쉘로우 트렌치(ST1)의 바닥면과 제1 필드 절연막(106)의 상면과의 거리를 의미한다. 제3 높이(h3)는 제2 높이보다 낮을 수 있다. 제2 필드 절연막(105)의 제2 영역(105b)의 상면은 제1 필드 절연막(106)의 상면보다 높을 수 있다.
제2 필드 절연막(105)의 하면은 제2 쉘로우 트렌치(ST2)의 바닥면 및 딥 트렌치(DT)의 바닥면과 접할 수 있다. 즉, 제1 영역(105a)의 하면은 제2 쉘로우 트렌치(ST2)의 바닥면과 접하고, 제2 영역(105b)의 하면은 딥 트렌치(DT)의 바닥면과 접할 수 있다. 따라서, 제1 영역(105a)의 하면은 제2 영역(105b)의 하면보다 높을 수 있다. 제1 필드 절연막(106)의 하면은 제2 영역(105b)의 하면보다 높을 수 있다.
제1 게이트 전극(210)은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110)을 가로지르도록 형성될 수 있다. 제1 게이트 전극(210)은 제1 핀형 패턴(110) 및 제1 및 제2 필드 절연막(106, 105) 상에 배치될 수 있다. 제1 게이트 전극(210)은 제1 핀형 패턴의 제1 부분(110-1) 상에 형성될 수 있다.
제1 게이트 전극(210)은 제1 핀형 패턴(110), 제1 필드 절연막(106) 및 제2 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극(210)은 제1 핀형 패턴(110)의 측면의 일부 및 상면을 감싸도록 형성될 수 있다. 제1 게이트 전극(210)의 바닥면은 제1 핀형 패턴(110), 제1 필드 절연막(106) 및 제2 필드 절연막(105)의 프로파일, 즉 제1 및 제2 필드 절연막(106, 105)의 상면의 프로파일을 따라서 형성될 수 있다.
제1 게이트 전극(210)은 제1 핀형 패턴(110)과 오버랩되는 부분에서는 제1 두께(G1)일 수 있다. 제1 게이트 전극(210)은 제2 필드 절연막(105)의 제1 영역(105a)과 오버랩되는 부분에서는 제2 두께(G2)일 수 있고, 제2 영역(105b)과 오버랩되는 부분에서는 제3 두께(G3)일 수 있다. 제1 게이트 전극(210)은 제1 필드 절연막(106)과 오버랩되는 부분에서는 제4 두께(G4)일 수 있다.
제1 게이트 전극(210)의 상면은 화학적 기계적 평탄화(CMP) 공정에 의해 동일한 평면을 이룰 수 있다. 이에 따라, 제1 게이트 전극(210)의 하면의 프로파일에 따라 제1 게이트 전극(210)의 두께가 결정될 수 있다.
제1 게이트 전극(210)의 제1 두께(G1)는 제2 두께(G2), 제3 두께(G3) 및 제4 두께(G4)보다 작을 수 있다. 이는, 제1 핀형 패턴(110)의 상면의 높이가 제1 필드 절연막(106) 및 제2 필드 절연막(105)의 상면의 높이보다 높은 것에 기인할 수 있다.
제1 게이트 전극(210)의 제3 두께(G3)는 제2 두께(G2) 및 제4 두께(G4)보다 작을 수 있다. 이는, 제2 필드 절연막(105)의 제2 영역(105b)의 상면이 제2 필드 절연막(105)의 제1 영역(105a)의 상면 및 제1 필드 절연막(106)의 상면보다 높은 것에 기인할 수 있다.
게이트 절연막(211, 212)은 제1 핀형 패턴(110)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 게이트 절연막(211, 212)은 계면막(211)과 고유전율 절연막(212)을 포함할 수 있다.
계면막(211)은 제1 핀형 패턴(110)의 일부를 산화시켜 형성될 수 있다. 계면막(211)은 제1 및 제2 필드 절연막(105, 106)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 제1 핀형 패턴(110)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(211)은 실리콘 산화막을 포함할 수 있다.
도 3에서, 계면막(211)은 제1 및 제2 필드 절연막(105, 106)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(211)의 형성 방법에 따라서, 계면막(211)은 제1 및 제2 필드 절연막(105, 106)의 상면을 따라서 형성될 수도 있다.
또는, 제1 및 제2 필드 절연막(105, 106)이 실리콘 산화물을 포함하는 경우여도, 제1 및 제2 필드 절연막(105, 106)에 포함된 실리콘 산화물의 물성과 계면막(211)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(211)은 제1 및 제2 필드 절연막(105, 106)의 상면을 따라서 형성될 수도 있다.
고유전율 절연막(212)은 계면막(211)과 제1 게이트 전극(210) 사이에 형성될 수 있다. 제1 및 제2 필드 절연막(105, 106)의 상면보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율 절연막(212)은 제1 게이트 전극(210)과 제1 필드 절연막(106) 및 제2 필드 절연막(105) 사이에 형성될 수 있다.
고유전율 절연막(212)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(215)는 제2 방향(Y1)으로 연장된 제1 게이트 전극(210)의 측벽 상에 배치될 수 있다. 게이트 스페이서(215)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소오스/드레인(115)은 제1 게이트 전극(210)의 양측에, 제1 핀형 패턴(110) 상에 형성될 수 있다.
예를 들어, 소오스/드레인(115)은 제1 핀형 패턴의 제2 부분(110-2) 상에 형성될 수 있다.
소오스/드레인(115)은 에피 공정에 의해 형성된 에피층(115e)를 포함할 수 있다. 소오스/드레인(115)은 예를 들어, 상승된 소오스/드레인일 수 있다. 에피층(115e)는 제1 핀형 패턴의 제2 부분(110-2)에 형성된 리세스(110r)를 채울 수 있다.
에피층(115e)의 외주면은 다양한 형상일 수 있다. 예를 들어, 에피층(115e)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
본 발명의 실시예에 따른 반도체 장치(1)가 PMOS 트랜지스터인 경우, 에피층(115e)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 본 발명의 실시예에 따른 반도체 장치(1)가 NMOS 트랜지스터인 경우, 에피층(115e)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110)이 실리콘일 때, 에피층(115e)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
층간 절연막(190)은 제1 핀형 패턴(110)과, 소오스/드레인(115)과, 제1 게이트 전극(210) 등을 덮을 수 있다. 층간 절연막(190)은 제1 및 제2 필드 절연막(105, 106) 상에 형성될 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 5를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치(1)의 제1 게이트 전극(210)의 유효 커패시턴스(effective capacitance)를 설명한다.
도 5의 가로축은 제2 필드 절연막(105)의 제2 영역(105b)의 상면의 높이와 제1 필드 절연막(106)의 상면의 높이의 차이(h2-h1)를 의미한다. 도 5의 세로축은 제1 필드 절연막(105)의 상면과 제2 필드 절연막(106)의 상면의 높이가 같은 경우의 유효 커패시턴스를 100%로 노말라이즈할 때의 유효 커패시턴스의 비율을 나타낸다.
도 5는 제2 필드 절연막(105)의 양측에 핀형 패턴이 2개씩 있는 경우와 3개씩 있는 경우를 시뮬레이션한 결과로서, 제2 필드 절연막(105)의 상면의 높이와 제1 필드 절연막(106)의 상면의 높이의 차이(h2-h1)가 커질수록 제1 게이트 전극(210)의 유효 커패시턴스가 낮아짐을 확인할 수 있다. 다만, 제2 필드 절연막(105)의 양측에 핀형 패턴이 2개씩 있는 경우보다 3개씩 있는 경우가 유효 커패시턴스의 줄어듦이 더 낮은 것으로 확인되었다.
즉, 상기와 같이 제1 게이트 전극(210)의 부피가 줄어들수록 그의 유효 커패시턴스가 줄어들면서 반도체 장치(1)의 교류 성능 및 신뢰성이 더욱 좋아질 수 있다.
이하, 도 1, 도 6 및 도 7을 참고하여, 본 발명의 제2 실시예에 따른 반도체 장치(2)를 설명한다. 상술한 반도체 장치(1)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 6 및 도 7은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 6은 도 1의 B - B'를 따라서 절단한 단면도이고, 도 7은 도 1의 C - C'를 따라서 절단한 단면도이다.
도 6 및 도 7을 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)의 제2 필드 절연막(105-1)은 제1 영역(105a) 및 제2 영역(105b-1)을 포함하되, 상기 제1 영역(105a) 및 제2 영역(105b-1)은 서로 다른 물질을 포함할 수 있다.
제1 필드 절연막(106)과 제2 필드 절연막(105)의 제1 영역(105a) 및 제2 영역(105b-1)의 물질은 절연성 및 갭필링(gap filling) 능력을 고려하여 선택될 수 있다. 예를 들어, 제1 필드 절연막(106)은 제2 필드 절연막(105-1)의 제1 영역(105a)과 동일한 물질을 포함할 수 있고, 제1 필드 절연막(106)은 제2 필드 절연막(105-1)의 제2 영역(105b-1)과 서로 다른 물질을 포함할 수 있다. 단, 이에 제한되는 것은 아니다.
제1 영역(105a) 및 제2 영역(105b-1)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
만일, 제1 영역(105a)이 TOSZ(Torene SilaZene)를 포함하는 경우에, 제2 영역(105b-1)은 TOSZ(Torene SilaZene) 대신 USG(Undoped Silica Glass)를 포함할 수 있다. 단, 이는 하나의 예시에 불과하고, 이에 제한되는 것은 아니다.
이하, 도 1, 도 8을 참고하여, 본 발명의 제3 실시예에 따른 반도체 장치(2)를 설명한다. 상술한 반도체 장치(1, 2)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 8을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)의 제2 필드 절연막(105-2)의 제2 영역(105b-2)의 상면은 제1 핀형 패턴(110)의 상면보다 높을 수 있다. 따라서, 제2 필드 절연막(105-2)의 제2 영역(105b-2)의 제2 높이(h2')는 제1 핀형 패턴(110)의 상면과, 제2 쉘로우 트렌치(ST2)의 바닥면과의 거리보다 클 수 있다.
제1 게이트 전극(210)의 제3 두께(G3')는 제1 두께(G1)보다 얇아질 수 있다. 이는 제2 필드 절연막(105-2)의 제2 영역(105b-2)의 높이가 높아지는 것에 기인할 수 있다. 제1 게이트 전극(210)의 제3 두께(G3)가 얇아짐에 따라, 제1 게이트 전극(210)의 유효 커패시턴스가 줄어들고, 이에 따라 반도체 장치(3)의 신뢰성이 향상될 수 있다.
이하, 도 1, 도 9를 참고하여, 본 발명의 제4 실시예에 따른 반도체 장치(4)를 설명한다. 상술한 반도체 장치(1, 2, 3)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9를 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 반도체 장치(1, 2, 3)과 달리 제2 쉘로우 트렌치(도 3의 ST2)를 포함하지 않고, 딥 트렌치(DT)가 제1 핀형 패턴(110)의 제2 측면에 바로 접할 수 있다. 이에 따라, 제2 필드 절연막(105-3)은 딥 트렌치(DT'')의 일부를 채울 수 있다. 따라서, 반도체 장치(4)의 제1 액티브 영역(ACT1')은 반도체 장치(1~3)의 제1 액티브 영역(ACT1)과 다른 형상일 수 있다.
본 발명의 제4 실시예에 따른 반도체 장치(4)는 제1 핀형 패턴(110)의 제2 측면에 접하는 제2 필드 절연막(105-3)의 상면이 오목한 부분이 없어 추후 공정의 진행이 쉬워지고, 제1 게이트 전극(210)의 두께가 더욱 얇아져서, 제1 게이트 전극(210)에 의한 커패시턴스가 감소될 수 있다. 이에 따라, 반도체 장치(4)의 신뢰성 및 성능이 향상될 수 있다.
이하, 도 1, 도 10 및 도 11을 참고하여, 본 발명의 제5 실시예에 따른 반도체 장치(5)를 설명한다. 상술한 반도체 장치(1, 2, 3, 4)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 10 및 도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 10은 도 1의 A - A'를 따라서 절단한 단면도이고, 도 11은 도 1의 B - B'를 따라서 절단한 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)의 제1 게이트 전극(210)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(210)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 제1 게이트 전극(210)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
이하, 도 1, 도 2, 도 12 내지 도 15를 참고하여, 본 발명의 제6 실시예에 따른 반도체 장치(6)를 설명한다. 상술한 반도체 장치(1, 2, 3, 4, 5)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 12 내지 도 15는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다. 구체적으로, 도 12는 도 1의 B - B'를 따라서 절단한 단면도이고, 도 13은 도 1의 C - C'를 따라서 절단한 단면도이다. 도 14는 도 12에서 제1 게이트 전극을 제외하고 도시한 도면이다. 도 15는 도 14의 Q부분을 확대하여 도시한 도면이다.
도 1, 도 2, 도 12 내지 도 15를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 각각의 구성요소들의 상술한 반도체 장치(1~5)와 달리 곡면을 포함할 수 있다.
제1 핀형 패턴(110')은 제2 방향(Y1)으로 양측에 서로 대향되는 제1 측면 및 제2 측면을 포함할 수 있다. 상기 제1 측면에는 제1 쉘로우 트렌치(ST1')가 접하고, 상기 제2 측면에는 제2 쉘로우 트렌치(ST2')가 접할 수 있다. 즉, 제1 핀형 패턴(110')은 제1 쉘로우 트렌치(ST1') 및 제2 쉘로우 트렌치(ST2')에 의해서 정의될 수 있다.
제1 쉘로우 트렌치(ST1')는 제1 핀형 패턴(110')의 제1 측면과 접하여 형성될 수 있다. 즉, 제1 쉘로우 트렌치(ST1')의 바닥면은 기판(100)의 상면이고, 제1 쉘로우 트렌치(ST1')의 일 측면은 제1 핀형 패턴(110')의 제1 측면일 수 있다. 제1 쉘로우 트렌치(ST1')의 내부에는 제1 필드 절연막(106')이 형성될 수 있다.
제2 쉘로우 트렌치(ST2')는 제1 핀형 패턴(110')의 제2 측면과 접하여 형성될 수 있다. 즉, 제2 쉘로우 트렌치(ST2')의 바닥면은 기판(100)의 상면이고, 제2 쉘로우 트렌치(ST2')의 일 측면은 제1 핀형 패턴(110')의 제2 측면일 수 있다.
제2 쉘로우 트렌치(ST2')는 제1 핀형 패턴(110')과 접하고, 딥 트렌치(DT'')와도 접할 수 있다. 즉, 제2 쉘로우 트렌치(ST2')는 제1 핀형 패턴(110')과 접하는 반대 측에서 딥 트렌치(DT'')와 접할 수 있다.
딥 트렌치(DT'')는 제2 쉘로우 트렌치(ST2')와 접할 수 있다. 딥 트렌치(DT'')의 바닥면은 제2 쉘로우 트렌치(ST2')의 바닥면과 연결될 수 있다. 제2 쉘로우 트렌치(ST2')의 바닥면은 딥 트렌치(DT'')의 바닥면보다 높을 수 있다. 따라서, 딥 트렌치(DT'')의 바닥면과 제2 쉘로우 트렌치(ST2')의 바닥면 사이에는 단차가 형성될 수 있다.
딥 트렌치(DT'')의 바닥면은 제1 쉘로우 트렌치(ST1')의 바닥면보다 낮을 수 있다. 따라서, 제1 쉘로우 트렌치(ST1') 및 제2 쉘로우 트렌치(ST2')는 제1 핀형 패턴(110')을 정의하고, 딥 트렌치(DT'')는 제1 액티브 영역(ACT1'')을 정의할 수 있다. 제2 쉘로우 트렌치(ST2') 및 딥 트렌치(DT'') 내부에는 제2 필드 절연막(105-4)이 형성될 수 있다.
제1 필드 절연막(106')은 기판(100) 상에 형성되고, 제1 핀형 패턴(110') 주변에 배치될 수 있다. 제1 필드 절연막(106')은 제1 핀형 패턴(110')의 일부를 둘러싸도록 형성되므로, 제1 핀형 패턴(110')의 일부는 제1 필드 절연막(106')의 상면보다 위로 돌출될 수 있다. 즉, 제1 필드 절연막(106)은 제1 쉘로우 트렌치(ST1')의 일부를 채울 수 있다.
제1 필드 절연막(106')은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다. 또는, 제1 필드 절연막(106')은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 필드 절연막(105-4)은 기판(100) 상에 형성되고, 제1 핀형 패턴(110') 주변에 배치될 수 있다. 제2 필드 절연막(105-4)은 제1 핀형 패턴(110')의 일부를 둘러싸도록 형성되므로, 제1 핀형 패턴(110')의 일부는 제2 필드 절연막(105-4)의 상면보다 위로 돌출될 수 있다. 즉, 제2 필드 절연막(105-4)은 제2 쉘로우 트렌치(ST2') 및 딥 트렌치(DT'')의 일부를 채울 수 있다.
제1 게이트 전극(210')은 제2 방향(Y1)으로 연장되어, 제1 핀형 패턴(110')을 가로지르도록 형성될 수 있다. 제1 게이트 전극(210')은 제1 핀형 패턴(110') 및 제2 필드 절연막(105-4) 상에 배치될 수 있다. 제1 게이트 전극(210')은 제1 핀형 패턴의 제1 부분(110'-1) 상에 형성될 수 있다.
제1 게이트 전극(210')은 제1 필드 절연막(106') 및 제2 필드 절연막(105-4) 상에 형성되므로, 제1 게이트 전극(210')의 바닥면은 제1 필드 절연막(106') 및 제2 필드 절연막(105-4)의 상면의 프로파일을 따라서 형성될 수 있다.
게이트 절연막(211', 212')은 제1 핀형 패턴(110')과 제1 게이트 전극(210') 사이에 형성될 수 있다. 게이트 절연막(211', 212')은 계면막(211')과 고유전율 절연막(212')을 포함할 수 있다.
계면막(211')은 제1 핀형 패턴(110')의 일부를 산화시켜 형성될 수 있다. 계면막(211')은 제1 필드 절연막(106') 및 제2 필드 절연막(105-4)의 상면보다 위로 돌출된 제1 핀형 패턴(110')의 프로파일을 따라서 형성될 수 있다. 제1 핀형 패턴(110')이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(211')은 실리콘 산화막을 포함할 수 있다.
도 12에서, 계면막(211')은 제1 필드 절연막(106') 및 제2 필드 절연막(105-4)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(211')의 형성 방법에 따라서, 계면막(211')은 제1 필드 절연막(106') 및 제2 필드 절연막(105-4)의 상면을 따라서 형성될 수도 있다.
또는, 제1 필드 절연막(106') 및 제2 필드 절연막(105-4)이 실리콘 산화물을 포함하는 경우여도, 제1 필드 절연막(106') 및 제2 필드 절연막(105-4)에 포함된 실리콘 산화물의 물성과 계면막(211')에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(211')은 제1 필드 절연막(106') 및 제2 필드 절연막(105-4)의 상면을 따라서 형성될 수도 있다.
고유전율 절연막(212')은 계면막(211')과 제1 게이트 전극(210') 사이에 형성될 수 있다. 제1 필드 절연막(106') 및 제2 필드 절연막(105-4)의 상면보다 위로 돌출된 제1 핀형 패턴(110')의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율 절연막(212')은 제1 게이트 전극(210')과 제1 필드 절연막(106') 및 제2 필드 절연막(105-4) 사이에 형성될 수 있다.
게이트 스페이서(215')는 제2 방향(Y1)으로 연장된 제1 게이트 전극(210)의 측벽 상에 배치될 수 있다. 게이트 스페이서(215)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소오스/드레인(115')은 제1 게이트 전극(210')의 양측에, 제1 핀형 패턴(110) 상에 형성될 수 있다.
예를 들어, 소오스/드레인(115')은 제1 핀형 패턴의 제2 부분(110'-2) 상에 형성될 수 있다.
소오스/드레인(115')은 에피 공정에 의해 형성된 에피층(115'e)를 포함할 수 있다. 소오스/드레인(115')은 예를 들어, 상승된 소오스/드레인일 수 있다. 에피층(115e)는 제1 핀형 패턴의 제2 부분(110'-2)에 형성된 리세스(110r')를 채울 수 있다.
에피층(115'e)의 외주면은 다양한 형상일 수 있다. 예를 들어, 에피층(115'e)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 4에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
층간 절연막(190)은 제1 핀형 패턴(110)과, 소오스/드레인(115)과, 제1 게이트 전극(210) 등을 덮을 수 있다. 층간 절연막(190)은 필드 절연막(105) 상에 형성될 수 있다.
층간 절연막(190')은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다.
한편, 도 1, 도 14 및 도 15를 참고하면, 제1 핀형 패턴(110')은 제1 쉘로우 트렌치(ST1') 및 제1 깊이(D1)의 제2 쉘로우 트렌치(ST2')에 의해 정의되고, 제1 액티브 영역(ACT1'')은 제2 쉘로우 트렌치(ST2')보다 깊은 제2 깊이(D2)의 딥 트렌치 (DT'')에 의해 정의될 수 있다.
본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 제1 쉘로우 트렌치(ST1') 및 제2 쉘로우 트렌치(ST2')는 제1 핀형 패턴(110')의 양측에 배치될 수 있다.
제1 쉘로우 트렌치(ST1')와 제2 쉘로우 트렌치(ST2')는 바로 인접하여 배치될 수 있다. 여기서, 바로 인접한다는 의미는, 제2 쉘로우 트렌치(ST2')와 제1 쉘로우 트렌치(ST1') 사이에, 다른 제1 깊이의 쉘로우 트렌치가 배치되지 않는다는 의미이다. 제2 쉘로우 트렌치(ST2')는 딥 트렌치(DT'')와 인접하여 형성되고, 제2 쉘로우 트렌치(ST2')는 딥 트렌치(DT'')의 바닥면은 서로 연결될 수 있다.
제1 필드 절연막(106')은 제1 쉘로우 트렌치(ST1')의 일부를 채우도록 형성될 수 있다. 제2 필드 절연막(105-4)는 제2 쉘로우 트렌치(ST2') 및 딥 트렌치(DT'')의 일부를 채우도록 형성될 수 있다.
제1 핀형 패턴(110')은 서로 마주보는 제1 측벽(110b)과 제2 측벽(110a)을 포함할 수 있다.
도 14에서 도시된 것과 같이, 제1 액티브 영역(ACT1'')에 형성된 핀형 패턴의 수가 1개인 경우, 제1 핀형 패턴의 제1 측벽(110b) 및 제1 핀형 패턴의 제2 측벽(110a)은 각각 제1 쉘로우 트렌치(ST1') 및 제2 쉘로우 트렌치(ST2')의 바닥면과 연결될 수 있다. 특히 제1 측벽(110b)은 제2 쉘로우 트렌치(ST2')의 바닥을 통해 딥 트렌치(DT'')와 연결될 수 있다.
제1 필드 절연막(106')은 제1 핀형 패턴(110')의 일부와 접촉할 수 있다. 구체적으로, 제1 핀형 패턴의 제1 측벽(110b)의 일부와 접할 수 있다. 제2 필드 절연막(105-4)은 제1 핀형 패턴(110')의 일부와 접촉할 수 있다. 구체적으로, 제1 핀형 패턴의 제2 측벽(110a)의 일부와 접할 수 있다.
제1 핀형 패턴의 제1 측벽(110b)과 제1 필드 절연막(106')의 상면이 접하는 지점은 제1 지점(C2)이고, 제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점은 제2 지점(C1)일 수 있다. 제1 핀형 패턴의 제1 측벽(110b)은 제1 지점(C2)을 포함하고, 제1 핀형 패턴의 제2 측벽(110a)은 제2 지점(C1)를 포함한다.
제1 지점(C2) 및 제2 지점(C1)보다 낮은 부분의 제1 핀형 패턴(110')은 제1 및 제2 필드 절연막(106', 105-4)과 접하고, 제1 지점(C2) 및 제2 지점(C1)보다 높은 부분의 제1 핀형 패턴(110')은 제1 및 제2 필드 절연막(106', 105-4)과 접하지 않는다.
본 발명의 제6 실시예에 따른 반도체 장치에서, 제2 필드 절연막(105-4)의 상면은 제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)보다 높은 부분을 포함할 수 있다.
좀 더 구체적으로, 제2 필드 절연막(105-4)의 상면은 제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)보다 낮은 부분과 높은 부분을 포함할 수 있다.
도 14에서 도시된 것과 같이, 제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)보다 낮은 부분은 제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)보다 높은 부분과 제1 핀형 패턴(110') 사이에 위치할 수 있다.
제1 핀형 패턴의 제1 측벽(110b)과 제1 필드 절연막(106')의 상면이 접하는 지점(C2)보다 낮은 부분은 제1 쉘로우 트렌치(ST1')와 중첩될 수 있다. 제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)보다 높은 부분은 딥 트렌치(DT'')와 중첩될 수 있다. 제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)보다 낮은 부분은 제2 쉘로우 트렌치(ST2')와 중첩될 수 있다.
제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)에서 멀어짐에 따라, 제2 필드 절연막(105-4)의 상면은 기판(100)의 상면에 가까워지다가 멀어질 수 있다.
좀 더 구체적으로, 제1 핀형 패턴의 제2 측벽(110a) 상의 제2 지점(C1)으로부터 제1 거리(L1)만큼 이격된 위치에서, 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제2 필드 절연막(105-4)의 상면까지의 높이는 제4 높이(h21)이고, 제1 핀형 패턴의 제2 측벽(110a) 상의 제2 지점(C1)으로부터 제2 거리(L2)만큼 이격된 위치에서, 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제2 필드 절연막(105-4)의 상면까지의 높이는 제5 높이(h22)일 수 있다.
이 때, 제4 높이(h21) 및 제5 높이(h22)는 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제1 핀형 패턴의 제2 측벽(110a) 상의 제2 지점(C1)까지의 높이보다 낮을 수 있다. 또한, 제4 높이(h21)는 제5 높이(h22)보다 클 수 있다.
또한, 제1 핀형 패턴의 제2 측벽(110a) 상의 제2 지점(C1)으로부터 제3 거리(L3)만큼 이격된 위치에서, 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제2 필드 절연막(105-4)의 상면까지의 높이는 제6 높이(h23)이일 수 있다. 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제2 필드 절연막(105-4)의 상면의 최상부까지의 높이는 제7 높이(h24)일 수 있다.
이 때, 제6 높이(h23) 및 제7 높이(h24)는 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제1 핀형 패턴의 제2 측벽(110a) 상의 제2 지점(C1)까지의 높이보다 높을 수 있다. 즉, 제6 높이(h23) 및 제7 높이(h24)는 제4 높이(h21) 및 제5 높이(h22)보다 높을 수 있다.
또한, 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제2 필드 절연막(105-4)의 상면의 최상부까지의 높이(h24)는 제1 깊이(D1)의 제2 쉘로우 트렌치(ST2')에 의해 정의되는 제1 핀형 패턴(110')의 높이보다 낮다.
제1 게이트 전극(210')과 제1 핀형 패턴(110')이 교차하는 영역에서, 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제2 필드 절연막(105-4)의 상면의 최상부까지의 높이(h24)는 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제1 핀형 패턴(110')의 최상부까지의 높이(D1)보다 낮다.
도 1, 도 12 및 도 13을 참고하면, 제1 게이트 전극(210')과 중첩되는 제2 필드 절연막(105-4)에서, 제2 필드 절연막(105-4)의 상면은 제2 필드 절연막(105-4)의 상면과 제1 핀형 패턴의 제1 부분(110'-1)이 접하는 지점보다 높은 부분과 낮은 부분을 포함할 수 있다.
덧붙여, 제1 게이트 전극(210')과 중첩되지 않는 제2 필드 절연막(105-4)에서, 제2 필드 절연막(105-4)의 상면은 제2 필드 절연막(105-4)의 상면과 제1 핀형 패턴의 제2 부분(110-2)이 접하는 지점보다 높은 부분과 낮은 부분을 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치에서, 제1 게이트 전극(210)과 중첩되는 필드 절연막(105)의 상면과, 제1 게이트 전극(210)과 중첩되지 않는 필드 절연막(105)의 상면은 각각 필드 절연막(105)의 상면과 제1 핀형 패턴(110)이 접하는 지점보다 높은 부분과 낮은 부분을 포함할 수 있다.
덧붙여, 도 12 및 도 14를 참고하면, 제1 게이트 전극(210')의 바닥면은 제1 및 제2 필드 절연막(106', 105-4)의 상면을 따라서 형성될 수 있다. 제2 필드 절연막(105-4)의 상면은 제2 필드 절연막(105-4)의 상면과 제1 핀형 패턴(110')이 접하는 지점보다 높은 부분과, 제2 필드 절연막(105-4)의 상면과 제1 핀형 패턴(110')이 접하는 지점보다 낮은 부분을 포함하므로, 제1 게이트 전극(210')의 바닥면도 제2 필드 절연막(105-4)의 상면의 프로파일을 따라서 형성된다.
제1 게이트 전극(210')은 제1 핀형 패턴의 제2 측벽(110a)으로부터 순차적으로 배치되는 제1 부분(210a)와 제2 부분(210b)를 포함할 수 있다.
제1 게이트 전극의 제1 부분(210a)은 제2 필드 절연막(105-4)의 제2 필드 절연막(105-4)의 상면과 제1 핀형 패턴(110')이 접하는 지점보다 낮은 부분 상에 형성되고, 제1 게이트 전극의 제2 부분(210b)은 제2 필드 절연막(105-4)의 상면과 제1 핀형 패턴(110')이 접하는 지점보다 높은 부분 상에 형성될 수 있다.
이하, 도 16 및 도 17을 참고하여, 본 발명의 제7 실시예에 따른 반도체 장치(7)를 설명한다. 상술한 반도체 장치(1~6)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 17은 도 16의 D - D'를 따라서 절단한 단면도이다.
도 16 및 도 17을 참조하면, 서로 분리된 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)은 제2 깊이의 딥 트렌치(DT)에 의해 정의될 수 있다.
제1 액티브 영역(ACT1) 내에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)이 형성될 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 제2 깊이의 깊은 트렌치(DT)보다 얕은 제1 깊이의 제1 쉘로우 트렌치(ST1), 제2 쉘로우 트렌치(ST2)에 의해 정의될 수 있다.
도 16에서, 제1 액티브 영역(ACT1) 내에 두 개의 핀형 패턴이 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 액티브 영역(ACT1) 내에, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 핀형 패턴이 더 형성될 수도 있다.
다만, 설명의 편의성을 위해, 제1 액티브 영역(ACT1) 내에 두 개의 핀형 패턴(110, 120)이 형성되는 것으로 설명한다.
본 발명의 제7 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120) 서로 간에 바로 인접할 수 있다.
핀형 패턴이 바로 인접한다는 것은 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 쉘로우 트렌치에 의해 정의되는 핀형 패턴이 배치되지 않는다는 것을 의미한다.
제1 쉘로우 트렌치(ST1)에 의해 분리되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 제1 간격(P1)만큼 이격되어 형성될 수 있다.
또한, 본 발명의 제7 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110)은 제1 액티브 영역(ACT1)의 최외각에 위치하는 핀형 패턴일 수 있다.
여기서, 최외각에 위치한다는 것은 제1 액티브 영역(ACT1)을 정의하는 딥 트렌치(DT)와 제1 핀형 패턴(110) 사이에, 쉘로우 트렌치에 의해 정의되는 핀형 패턴이 배치되지 않는다는 것을 의미한다. 다시 말하면, 제1 핀형 패턴(110)은 제2 깊이의 딥 트렌치(DT)에 바로 인접할 수 있다.
제2 액티브 영역(ACT2) 내에, 제3 핀형 패턴(130)이 형성될 수 있다. 제3 핀형 패턴(130)은 제2 깊이의 딥 트렌치(DT)보다 얕은 제3 깊이의 제3 쉘로우 트렌치(ST2)에 의해 정의될 수 있다.
도 16에 도시된 것과 같이, 제2 액티브 영역(ACT2) 내에 하나의 핀형 패턴(130)이 형성될 수도 있다(즉, 싱글 핀 구조(single fin structure)). 하지만, 도시된 것과는 달리, 제2 액티브 영역(ACT2) 내에 둘 이상의 핀형 패턴이 형성될 수 있다(즉, 듀얼 핀 구조(dual fin structure) 또는 멀티 핀 구조(multi fin structure)).
제3 핀형 패턴(130)을 정의하는 제3 쉘로우 트렌치(ST3)와, 제2 액티브 영역(ACT2)을 정의하는 딥 트렌치(DT)는 바로 인접하여 배치될 수 있다. 즉, 본 발명의 제7 실시예에 따른 반도체 장치에서, 제3 핀형 패턴(130)은 제2 액티브 영역(ACT2)의 최외각에 위치하는 핀형 패턴일 수 있다.
덧붙여, 본 발명의 제7 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110)과 제3 핀형 패턴(130)은 서로 간에 바로 인접할 수 있다. 제1 핀형 패턴(110)과 제3 핀형 패턴(130) 사이에 딥 트렌치(DT)가 위치할 뿐, 다른 핀형 패턴이 배치되지 않을 수 있다.
바로 인접하는 제1 핀형 패턴(110) 및 제3 핀형 패턴(130)은 제2 간격(P2)만큼 이격되어 형성될 수 있다.
제1 핀형 패턴(110)은 일측에서는 제2 핀형 패턴(120)과 바로 인접하고, 타측에서는 제3 핀형 패턴(130)과 바로 인접할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(120) 사이의 거리(P1)는 제1 핀형 패턴(110) 및 제3 핀형 패턴(130) 사이의 거리(P2)와 다를 수 있다. 본 발명의 제7 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120) 사이의 거리(P1)는 제1 핀형 패턴(110) 및 제3 핀형 패턴(130) 사이의 거리(P2)보다 작을 수 있다.
제1 필드 절연막(106)은 제1 쉘로우 트렌치(ST1)의 일부를 채우도록 형성될 수 있다. 제2 필드 절연막(105)은 제2 쉘로우 트렌치(ST2)의 일부, 딥 트렌치(DT)의 일부 및 제3 쉘로우 트렌치(ST3)의 일부를 채우도록 형성될 수 있다.
제1 게이트 전극(210)은 제1 핀형 패턴(110), 제2 핀형 패턴(120) 및 제3 핀형 패턴(130)을 가로지르도록 형성될 수 있다.
제2 필드 절연막(105)은 제3 영역(105c)을 더 포함할 수 있다. 제2 필드 절연막(105)의 제3 영역(105c)은 제2 영역(105b) 및 제3 핀형 패턴(130) 사이에 위치할 수 있다. 제3 영역(105c)은 제2 영역(105b)과 접할 수 있다. 제3 영역(105c)은 제2 영역(105b)과 접하는 방향과 반대 방향에서 제3 핀형 패턴(130)과 접할 수 있다.
제3 영역(105c)의 상면은 제3 쉘로우 트렌치(ST3)의 바닥면으로부터 제8 높이(h4)만큼 이격될 수 있다. 제8 높이(h4)는 제2 높이(h2)보다 작을 수 있다. 즉, 제3 영역(105c)의 상면은 제2 영역(105b)의 상면보다 낮을 수 있다.
이하, 도 16 및 도 18을 참고하여, 본 발명의 제8 실시예에 따른 반도체 장치(8)를 설명한다. 상술한 반도체 장치(1~7)와 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 18은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 및 도 18을 참조하면, 본 발명의 제8 실시예에 따른 반도체 장치(3)의 제2 필드 절연막(105-2)의 제2 영역(105b-2)의 상면은 제1 핀형 패턴(110)의 상면보다 높을 수 있다. 따라서, 제2 필드 절연막(105-2)의 제2 영역(105b-2)의 제2 높이(h2')는 제1 핀형 패턴(110)의 상면과, 제2 쉘로우 트렌치(ST2)의 바닥면과의 거리보다 클 수 있다.
이에 따라, 제2 영역(105b-2)과 오버랩되는 제1 게이트 전극(210)의 두께가 얇아짐에 따라, 제1 게이트 전극(210)의 유효 커패시턴스가 줄어들고, 이에 따라 반도체 장치(8)의 신뢰성이 향상될 수 있다.
이하, 도 16 및 도 19를 참고하여, 본 발명의 제9 실시예에 따른 반도체 장치(9)를 설명한다. 상술한 반도체 장치(1~8)과 중복되는 부분은 간략히 하거나 생략하고, 다른점을 위주로 설명한다.
도 19는 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 및 도 19를 참조하면, 제1 핀형 패턴(110')과 제2 핀형 패턴(120)은 제1 핀형 패턴의 제1 측벽(110b)과 접하는 제1 필드 절연막(106')을 사이에 두고 바로 인접할 수 있다. 제1 핀형 패턴(110)과 제3 핀형 패턴(130)은 제1 핀형 패턴의 제2 측벽(110a)과 접하는 제2 필드 절연막(105-4)을 사이에 두고 바로 인접할 수 있다.
본 발명의 제9 실시예에 따른 반도체 장치에서, 제2 필드 절연막(105-4)의 상면은 제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)보다 높은 부분을 포함할 수 있다. 하지만, 제1 필드 절연막(106')의 상면은 제1 핀형 패턴의 제1 측벽(110b)과 제1 필드 절연막(106')의 상면이 접하는 지점(C2)보다 낮을 수 있다.
제2 필드 절연막(105-4)의 상면은 제1 핀형 패턴의 제2 측벽(110a)과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)보다 낮은 부분과 높은 부분을 포함할 수 있다. 하지만, 제1 필드 절연막(106')의 상면은 제1 핀형 패턴(110')과 제1 필드 절연막(106')의 상면이 접하는 지점(C2)보다 높은 부분을 포함하지 않을 수 있다.
다른 측면에서, 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제2 필드 절연막(105-4)의 상면의 최상부까지의 높이는 제7 높이(h24)일 수 있다.
또한, 제1 쉘로우 트렌치(ST1')의 바닥으로부터 제1 필드 절연막(106')의 상면과 제1 핀형 패턴(110')이 접하는 지점(C2)까지의 높이는 제9 높이(h25)일 수 있다.
본 발명의 제9 실시예에 따른 반도체 장치에서, 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제2 필드 절연막(105-4)의 상면의 최상부까지의 높이(h24)는 제1 쉘로우 트렌치(ST1')의 바닥으로부터 제1 필드 절연막(106')의 상면의 최상부까지의 높이(h25)보다 높을 수 있다.
또한, 제1 핀형 패턴(110) 및 제3 핀형 패턴(130) 사이의 제2 필드 절연막(105-4)의 상면은 제2 쉘로우 트렌치(ST2')의 바닥으로부터 제2 필드 절연막(105-4)의 상면과 제1 핀형 패턴(110')이 접하는 지점(C1)까지의 높이보다 낮은 부분과 높은 부분을 포함할 수 있다.
반면, 제1 핀형 패턴(110') 및 제2 핀형 패턴(120) 사이의 제1 필드 절연막(106')의 상면은 제1 쉘로우 트렌치(ST1')의 바닥으로부터 제1 필드 절연막(106')의 상면과 제1 핀형 패턴(110')이 접하는 지점(C2)까지의 높이(h25)보다 낮을 수 있다.
도 19와 같이, 제1 핀형 패턴(110')과 제3 핀형 패턴(130) 사이에 딥 트렌치(DT'')가 배치되어 있는 경우, 제1 핀형 패턴(110')과 제2 필드 절연막(105-4)의 상면이 접하는 지점(C1)보다 높은 제2 필드 절연막(105-4)의 상면은 딥 트렌치(DT'')와 중첩될 수 있다.
제1 핀형 패턴(110')과 제2 핀형 패턴(120) 사이의 제1 쉘로우 트렌치(ST1')와 오버랩되는 제1 필드 절연막(106')에서, 제1 필드 절연막(106')의 상면은 제1 핀형 패턴(110')과 제1 필드 절연막(106')의 상면이 접하는 지점(C2)보다 낮을 수 있다.
또 다른 측면에서, 제2 필드 절연막(105-4)의 상면은 제2 쉘로우 트렌치(ST2')의 바닥을 향해 오목한 부분을 포함할 수 있다. 제2 쉘로우 트렌치(ST2')의 바닥을 향해 오목한 제2 필드 절연막(105-4)의 상면은 딥 트렌치(DT'')와 중첩될 수 있다.
제1 필드 절연막(106')의 상면은 제1 쉘로우 트렌치(ST1')의 바닥을 향해 볼록한 모양을 가질 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 20을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 21를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 22 내지 도 24는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 22은 태블릿 PC(1200)을 도시한 도면이고, 도 23는 노트북(1300)을 도시한 도면이며, 도 24는 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
도 25 내지 도 33을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 25 내지 도 33은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면들이다. 상술한 반도체 장치(1~9)와 중복되는 설명은 간략히 하거나 생략한다.
도 25를 참조하면, 기판(100) 상에 표면막(101)을 형성한다. 표면막(101)은 기판(100)의 상면에 컨포말하게(conformally) 형성될 수 있다. 표면막(101)은 추후에 식각 정지막으로 작용할 수 있다. 단, 이에 제한되는 것은 아니다.
도 26을 참고하면, 표면막(101) 상에 마스크 패턴(300)을 형성한다. 마스크 패턴(300)은 추후에 핀형 패턴이 형성되는 부분을 제외하고 형성될 수 있다. 마스크 패턴(300)은 복수의 서로 이격된 패턴일 수 있다.
도 27을 참고하면, 마스크 패턴(300)을 마스크로 표면막(101) 및 기판(100)의 일부를 제거한다. 이 때, 기판(100)이 식각되어 쉘로우 트렌치(ST)가 형성될 수 있다. 또한, 쉘로우 트렌치(ST)에 의해서 정의 되는 핀형 패턴(F1~F5)이 형성될 수 있다. 핀형 패턴(F1~F5)의 상면에는 표면막 패턴(101)이 형성될 수 있다.
도 28을 참고하면, 쉘로우 트렌치(ST)를 채우는 소자 분리막(400)을 형성한다.
소자 분리막(400)을 형성하는 것은, 쉘로우 트렌치(ST)를 채우고, 마스크 패턴(300)을 덮는 절연막을 형성하고, 상기 절연막의 일부를 평탄화 공정을 통해 제거하여 마스크 패턴(300)을 다시 노출시키는 것을 포함한다. 이 때, 핀형 패턴(F1~F5)의 높이(hF)는 상기 소자 분리막(400)의 높이보다 낮을 수 있다.
도 29를 참고하면, 마스크 패턴(300) 및 소자 분리막(400) 상에 산화 박막(500) 및 스토퍼막(600)을 형성한다.
산화 박막(500)은 마스크 패턴(300) 및 소자 분리막(400) 상에 컨포말하게 형성될 수 있다. 산화 박막(500)은 산화물을 포함할 수 있다. 산화 박막(500)은 매우 얇은 두께 예를 들어, 30Å의 두께로 형성될 수 있으나, 이에 제한되는 것은 아니다.
스토퍼막(600)은 산화 박막(500) 상에 컨포말하게 형성될 수 있다. 스토퍼막(600)은 SiN을 포함할 수 있지만, 이에 제한되는 것은 아니다. 스토퍼막(600)은 예를 들어, 200 내지 300Å의 두께로 형성될 수 있다. 단, 이에 제한되는 것은 아니다.
산화 박막(500) 및 스토퍼막(600)의 높이의 합(hG1)만큼 추후에 빅 필드 절연막(700)의 높이가 소자 분리막(400)보다 높아질 수 있다.
도 30을 참고하면, 딥 트렌치(DT) 및 빅 필드 절연막(700)을 형성한다.
딥 트렌치(DT)는 스토퍼막(600)의 일부, 산화 박막(500)의 일부, 소자 분리막(400)의 일부, 핀형 패턴(F1~F5)의 일부 및 기판(100)의 일부를 식각하여 형성될 수 있다. 딥 트렌치(DT)는 쉘로우 트렌치(ST)보다 더 낮은 바닥면을 포함할 수 있다. 딥 트렌치(DT)는 쉘로우 트렌치(ST)보다 더 넓은 폭을 포함할 수 있다. 딥 트렌치(DT)에 의해서 핀형 패턴(F1~F5)의 일부(F3, F4)는 제거될 수 있다. 딥 트렌치(DT)에 의해서 제거되지 않은 핀형 패턴(F1~F5)은 반도체 장치(7)의 제1 내지 제3 핀형 패턴(110~130)일 수 있다.
딥 트렌치(DT)는 소자 분리막(400)의 단면을 측벽으로 할 수 있다. 즉, 소자 분리막(400)의 일부가 제거되면서 남은 일부가 딥 트렌치(DT)의 측벽이 될 수 있다. 단, 이에 제한되는 것은 아니고, 핀형 패턴(F1~F5)의 일부가 식각되면서 핀형 패턴(F1~F5)의 남은 일부가 딥 트렌치(DT)의 측벽이 될 수 있다.
빅 필드 절연막(700)은 딥 트렌치(DT)를 채울 수 있다. 빅 필드 절연막(700)은 소자 분리막(400)에 비해 산화 박막(500) 및 스토퍼막(600)의 높이의 합(hG1)만큼 높게 형성될 수 있다. 빅 필드 절연막(700)은 소자 분리막(400)과 동일한 물질을 포함할 수도 있고, 서로 다른 물질을 포함할 수도 있다.
도 31을 참고하면, 스토퍼막(600)을 제거한다.
스토퍼막(600)이 제거되면서, 빅 필드 절연막(700)의 측면의 일부가 노출될 수 있다. 스토퍼막(600)은 완전히 제거되므로 스토퍼막(600)의 두께만큼 빅 필드 절연막(700)의 측면이 노출될 수 있다.
도 32를 참고하면, 산화 박막(500)을 제거한다.
산화 박막(500)이 제거되면서, 빅 필드 절연막(700)의 측면이 추가적으로 더 노출될 수 있다. 빅 필드 절연막(700)의 노출된 측면의 두께는 산화 박막(500) 및 스토퍼막(600)의 두께(hG1)일 수 있다.
도 33을 참고하면, 빅 필드 절연막(700)의 일부, 표면막 패턴(101) 및 소자 분리막(400)의 일부를 제거하여 제1 필드 절연막(106) 및 제2 필드 절연막(105)을 형성한다.
소자 분리막(400)의 일부가 제거되면서, 남은 일부는 제1 필드 절연막(106) 및 제2 필드 절연막(105)의 제1 영역(105a)을 형성할 수 있다. 빅 필드 절연막(700)의 일부가 제거되면서 남은 일부는 제2 필드 절연막(105)의 제2 영역(105b)을 형성할 수 있다. 표면막 패턴(101)은 완전히 제거될 수 있다.
빅 필드 절연막(700)은 소자 분리막(400)에 비해 일정 두께(hG1)만큼 높으므로, 제2 필드 절연막(105)은 제1 필드 절연막(106)에 비해서 더 높은 상면을 가지게 된다. 즉, 제2 필드 절연막(105)의 상면과 제1 필드 절연막(106)의 상면의 높이 차(hG2)는 상기 일정 두께(hG1)에 의해 형성될 수 있다.
제1 필드 절연막(106)의 제3 높이(h3)와 제2 필드 절연막(105)의 제1 높이(h1) 및 제2 높이(h2)는 제1 내지 제3 핀형 패턴(110~130)의 상면의 높이(hF)보다 낮을 수 있다.
이어서, 제1 내지 제3 핀형 패턴(110~130), 제1 필드 절연막(106) 및 제2 필드 절연막(105) 상에 제1 게이트 전극(210)을 형성한다.
제1 게이트 전극(210)을 형성하는 것은, 제1 게이트 전극막을 먼저 형성하고, 제1 게이트 전극막의 상면을 평탄화하여 제1 게이트 전극(210)의 상면을 평탄화하는 것을 포함한다.
도 34를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 도 34는 본 발명의 다른 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계의 도면이다. 상술한 반도체 장치 제2조 방법과 중복되는 설명은 간략히 하거나 생략한다.
도 34를 참조하면, 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법은 딥 트렌치(DT) 및 빅 필드 절연막(700)을 형성한 후에, 빅 필드 절연막(700)의 표면에 열처리(800)를 한다.
빅 필드 절연막(700)은 옥사이드 계열의 절연막일 수 있고, 스토퍼막(600)은 나이트라이드 계열의 절연막일 수 있다. 열처리(800)는 옥사이드 표면처리일 수 있다. 따라서, 스토퍼막(600)은 열처리(800)의 효과가 미미하되, 빅 필드 절연막(700)의 표면은 표면처리가 되어서, 실리콘 함유량이 변할 수 있다. 이에 따라, 추후 식각 공정에서 빅 필드 절연막(700)의 식각률이 더 낮아져서 상대적으로 더 높은 제2 필드 절연막(105)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 106: 제1 필드 절연막
110: 핀형 패턴 105: 제2 필드 절연막
210: 게이트 전극

Claims (20)

  1. 기판 상에, 서로 대향되는 제1 및 제2 측벽을 포함하는 제1 핀형 패턴;
    상기 제1 측벽에 접하도록 형성되는 제1 트렌치;
    상기 제2 측벽에 접하도록 형성되는 제2 트렌치;
    상기 제1 트렌치의 일부를 채우는 제1 필드 절연막;
    상기 제2 트렌치의 일부를 채우고, 상기 제2 측벽으로부터 순차적으로 위치하는 제1 영역 및 제2 영역을 포함하는 제2 필드 절연막으로, 상기 제2 영역의 상면은 상기 제1 필드 절연막의 상면보다 높은 제2 필드 절연막; 및
    상기 제1 핀형 패턴, 상기 제1 필드 절연막 및 상기 제2 필드 절연막 상에, 상기 제1 핀형 패턴과 교차하고, 상기 제2 영역과 중첩되는 게이트 전극을 포함하고,
    상기 제1 핀형 패턴과 중첩되는 상기 게이트 전극의 두께는 상기 제2 영역과 중첩되는 상기 게이트 전극의 두께보다 얇은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 필드 절연막의 상면과 상기 제1 핀형 패턴이 접하는 지점은 상기 제2 영역의 상면보다 낮은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 필드 절연막은 상기 제2 영역과 접하는 제3 영역을 더 포함하고,
    상기 제3 영역의 상면은 상기 제2 영역의 상면보다 낮은 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 영역의 바닥면은 상기 제2 영역의 바닥면보다 높은 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 영역의 폭은 상기 제1 영역의 폭 보다 넓은 반도체 장치.
  6. 제1 항에 있어서,
    상기 제2 영역의 상면은 상기 제1 영역의 상면보다 높은 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 필드 절연막의 상면의 최상부는 상기 제2 영역에 위치하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제2 필드 절연막과 접하고, 상기 제2 필드 절연막을 기준으로 상기 제1 핀형 패턴의 반대 방향에 위치한 제2 핀형 패턴을 더 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 핀형 패턴의 상면은 상기 제1 필드 절연막의 상면의 최상부보다 낮은 반도체 장치.
  10. 서로 이격된 제1 및 제2 핀형 패턴;
    상기 제1 및 제2 핀형 패턴 사이에, 상기 제1 및 제2 핀형 패턴을 이격시키는 제1 트렌치;
    상기 제1 트렌치 내에 형성되고, 상기 제1 및 제2 핀형 패턴의 측벽과 각각 접하는 필드 절연막; 및
    상기 제1 핀형 패턴, 제2 핀형 패턴 및 상기 필드 절연막 상에 형성되는 게이트 전극을 포함하되,
    상기 필드 절연막은 제1 및 제2 영역을 포함하고,
    상기 제1 영역의 상면은 상기 제2 영역의 상면보다 낮고,
    상기 제2 영역과 중첩되는 상기 게이트 전극의 두께는 상기 제1 영역과 중첩되는 상기 게이트 전극의 두께보다 작은 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 영역은 상기 제2 영역의 양측에 위치하고,
    상기 제1 영역은 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 접하고,
    상기 제2 영역은 상기 제1 및 제2 핀형 패턴과 접하지 않는 반도체 장치.
  12. 제10 항에 있어서,
    상기 제2 영역과 오버랩되는 상기 게이트 전극의 두께는 상기 제1 영역과 오버랩되는 상기 게이트 전극의 두께보다 얇은 반도체 장치.
  13. 제10 항에 있어서,
    상기 필드 절연막의 상면과 상기 제1 핀형 패턴이 접하는 부분은 상기 제1 영역의 상면보다 높은 반도체 장치.
  14. 제10 항에 있어서,
    상기 제1 핀형 패턴을 기준으로 상기 제1 트렌치와 반대 방향에 형성되는 제2 트렌치를 더 포함하는 반도체 장치.
  15. 제10 항에 있어서,
    상기 제1 영역의 바닥면은 상기 제2 영역의 바닥면 보다 높은 반도체 장치.
  16. 서로 이격된 제1 내지 제3 핀형 패턴;
    상기 제1 및 제2 핀형 패턴 사이에, 상기 제1 및 제2 핀형 패턴을 이격시키는 제1 트렌치;
    상기 제2 및 제3 핀형 패턴 사이에, 상기 제2 및 제3 핀형 패턴을 이격시키는 제2 트렌치;
    상기 제1 트렌치의 일부를 채우는 제1 필드 절연막;
    상기 제2 트렌치의 일부를 채우는 제2 필드 절연막; 및
    상기 제1 핀형 패턴, 제2 핀형 패턴, 상기 제1 및 제2 필드 절연막 상에 형성되는 게이트 전극을 포함하되,
    상기 게이트 전극의 하면 중 상기 제1 필드 절연막과 오버랩되는 제1 영역은 상기 제2 필드 절연막과 오버랩되는 제2 영역보다 높은 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제2 트렌치의 폭보다 큰 반도체 장치.
  18. 제16 항에 있어서,
    상기 제1 및 제2 핀형 패턴 사이의 간격은 상기 제2 및 제3 핀형 패턴 사이의 간격보다 넓은 반도체 장치.
  19. 제16 항에 있어서,
    상기 게이트 전극의 하면의 최상부는 상기 제1 영역에 위치하는 반도체 장치.
  20. 제16 항에 있어서,
    상기 게이트 전극은 하나로 통합된 구조인 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102270920B1 (ko) * 2015-06-10 2021-06-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10756085B2 (en) * 2017-12-08 2020-08-25 Qualcomm Incorporated Integrated circuit with metal gate having dielectric portion over isolation area
US10832965B2 (en) * 2018-01-11 2020-11-10 Globalfoundries Inc. Fin reveal forming STI regions having convex shape between fins
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same
CN114975284A (zh) * 2018-08-08 2022-08-30 联华电子股份有限公司 一种具有不对称功函数金属层的半导体元件
KR102453022B1 (ko) * 2018-09-04 2022-10-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP7042726B2 (ja) * 2018-10-04 2022-03-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20230011474A1 (en) * 2021-07-08 2023-01-12 Taiwan Semiconductor Manufacturing Co., Ltd. Fin Bending Reduction Through Structure Design
KR20240013579A (ko) * 2022-07-22 2024-01-30 삼성전자주식회사 집적 회로 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150017781A1 (en) 2013-07-12 2015-01-15 United Microelectronics Corp. Method of forming shallow trench isolation structure
US20160365453A1 (en) 2015-06-10 2016-12-15 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004363486A (ja) 2003-06-06 2004-12-24 Renesas Technology Corp トレンチ分離を有する半導体装置およびその製造方法
KR100576361B1 (ko) * 2004-03-23 2006-05-03 삼성전자주식회사 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US7994020B2 (en) 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US8519481B2 (en) * 2009-10-14 2013-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voids in STI regions for forming bulk FinFETs
US8461008B2 (en) 2011-08-15 2013-06-11 GlobalFoundries, Inc. Methods for fabricating FinFET integrated circuits in bulk semiconductor substrates
JP2013058688A (ja) 2011-09-09 2013-03-28 Toshiba Corp 半導体装置の製造方法
US8541286B2 (en) 2012-02-17 2013-09-24 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US8853037B2 (en) * 2012-03-14 2014-10-07 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US9385191B2 (en) * 2014-11-20 2016-07-05 United Microelectronics Corporation FINFET structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150017781A1 (en) 2013-07-12 2015-01-15 United Microelectronics Corp. Method of forming shallow trench isolation structure
US20160365453A1 (en) 2015-06-10 2016-12-15 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same

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US20160365453A1 (en) 2016-12-15
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