KR102316119B1 - 반도체 장치 - Google Patents

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Abstract

본 발명이 해결하려는 과제는, 높은 전압에서 동작 안정성을 향상시켜 소자의 동작 특성이 개선된 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제2 방향으로 연장되어, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 게이트 전극, 및 상기 게이트 전극의 적어도 일측에서 상기 제1 핀형 패턴과 접촉하는 컨택으로, 상기 컨택의 바닥면은 상기 제2 핀형 패턴과 비접촉하는 컨택을 포함하고, 상기 컨택과 상기 제1 핀형 패턴이 교차하는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제1 핀형 패턴의 최상부까지의 높이는 제1 높이이고, 상기 제2 방향으로 연장되는 상기 컨택의 연장선과 상기 제2 핀형 패턴이 교차하는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제2 핀형 패턴의 최상부까지의 높이는 제2 높이이고, 상기 제1 높이는 상기 제2 높이보다 낮다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 높은 전압에서 동작 안정성을 향상시켜 소자의 동작 특성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제2 방향으로 연장되어, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 게이트 전극, 및 상기 게이트 전극의 적어도 일측에서 상기 제1 핀형 패턴과 접촉하는 컨택으로, 상기 컨택의 바닥면은 상기 제2 핀형 패턴과 비접촉하는 컨택을 포함하고, 상기 컨택과 상기 제1 핀형 패턴이 교차하는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제1 핀형 패턴의 최상부까지의 높이는 제1 높이이고, 상기 제2 방향으로 연장되는 상기 컨택의 연장선과 상기 제2 핀형 패턴이 교차하는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제2 핀형 패턴의 최상부까지의 높이는 제2 높이이고, 상기 제1 높이는 상기 제2 높이보다 낮다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치의 일부를 채우는 필드 절연막을 더 포함하고, 상기 컨택의 바닥면은 상기 필드 절연막과 접촉한다.
본 발명의 몇몇 실시예에서, 상기 컨택과 상기 제1 핀형 패턴이 교차하는 영역에서, 상기 제1 핀형 패턴의 측벽은 상기 필드 절연막과 전체적으로 접한다.
본 발명의 몇몇 실시예에서, 상기 제2 방향으로 연장되는 상기 컨택의 연장선과 상기 제2 핀형 패턴이 교차하는 영역에서, 상기 제2 핀형 패턴의 일부는 상기 필드 절연막의 상면보다 위로 돌출되어 있다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치는 상기 제2 핀형 패턴의 양측에 배치되고, 상기 제2 핀형 패턴의 일측에, 상기 제1 트렌치보다 더 깊고, 상기 제1 트렌치와 바로 인접하여 형성되는 제2 트렌치를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치와 바로 인접하여 형성되고, 상기 제1 트렌치보다 더 깊은 제2 트렌치와, 상기 제1 트렌치와 상기 제2 트렌치 경계에서, 상기 제1 트렌치의 바닥에서 돌출되어 형성되는 돌출 구조(protrusion structure)를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 돌출 구조의 높이는 상기 제1 높이보다 낮다.
본 발명의 몇몇 실시예에서, 상기 컨택은 상기 제2 핀형 패턴과 비접촉한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치의 일부를 채우는 필드 절연막과, 상기 필드 절연막 상에, 상기 필드 절연막과 접촉하고 상기 컨택과 상기 제2 핀형 패턴 사이에 배치되는 절연 패턴을 더 포함하고, 상기 제1 트렌치의 바닥으로부터 상기 절연 패턴까지의 높이는 상기 제2 높이보다 낮다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극의 측벽에 형성되어, 상기 제2 방향으로 연장되는 스페이서를 더 포함하고, 상기 스페이서와 상기 컨택 사이에, 상기 제1 핀형 패턴의 일부가 개재된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 제1 트렌치에 의해 정의되는 액티브 영역, 상기 액티브 영역 내에, 상기 제1 트렌치보다 얕은 제2 트렌치에 의해 정의되고, 제1 방향으로 연장되는 제1 핀형 패턴, 상기 액티브 영역의 최외측에 형성되고, 상기 제2 트렌치에 의해 정의되고, 상기 제1 방향으로 연장되는 제2 핀형 패턴으로, 상기 제1 트렌치와 상기 제1 핀형 패턴 사이에 배치되는 제2 핀형 패턴, 제2 방향으로 연장되어, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 게이트 전극, 및 상기 게이트 전극의 적어도 일측에서 상기 제1 핀형 패턴과 접촉하는 컨택으로, 상기 컨택의 바닥면은 상기 제2 핀형 패턴과 비접촉하는 컨택을 포함하고, 상기 컨택과 상기 제1 핀형 패턴이 교차하는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제1 핀형 패턴의 최상부까지의 높이는 제1 높이이고, 상기 제2 방향으로 연장되는 상기 컨택의 연장선과 상기 제2 핀형 패턴이 교차하는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제2 핀형 패턴의 최상부까지의 높이는 제2 높이이고, 상기 제1 높이는 상기 제2 높이보다 낮다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막을 더 포함하고, 상기 컨택의 바닥면은 상기 필드 절연막의 상면을 따라 형성된다.
본 발명의 몇몇 실시예에서, 상기 액티브 영역의 경계에서, 상기 제2 트렌치의 바닥으로부터 돌출되어 형성되는 돌출 구조를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴과 상기 컨택은 비접촉한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 최외측에 배치되는 제1 및 제2 핀형 패턴과, 상기 제1 및 제2 핀형 패턴 사이의 내부 핀형 패턴을 포함하고, 상기 제1 및 제2 핀형 패턴과 상기 내부 핀형 패턴은 각각 제1 트렌치에 의해 정의되고, 제1 방향으로 연장되는 핀형 패턴 그룹, 상기 핀형 패턴 그룹 상에, 제2 방향으로 연장되는 게이트 전극으로, 상기 핀형 패턴 그룹과 전체적으로 교차하는 게이트 전극, 및 상기 게이트 전극의 적어도 일측에 상기 게이트 전극과 나란하게 형성되고, 상기 내부 핀형 패턴과 접촉하는 컨택을 포함하고, 상기 컨택과 상기 내부 핀형 패턴이 교차하는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 내부 핀형 패턴의 최상부까지의 높이는 제1 높이이고, 상기 제2 방향으로 연장되는 상기 컨택의 연장선과 상기 제1 핀형 패턴이 교차하는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제1 핀형 패턴의 최상부까지의 높이는 제2 높이이고, 상기 제1 높이는 상기 제2 높이보다 낮다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치의 일부를 채우는 필드 절연막을 더 포함하고, 상기 컨택의 바닥면은 상기 필드 절연막과 접촉한다.
본 발명의 몇몇 실시예에서, 상기 컨택은 상기 필드 절연막의 상면보다 위로 돌출된 상기 내부 핀형 패턴을 관통하여 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴은 각각 상기 컨택과 비접촉한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴에 인접하여 형성되고, 상기 제1 트렌치보다 깊은 제2 트렌치를 더 포함하고, 상기 핀형 패턴 그룹은 상기 제2 트렌치에 의해 정의되는 액티브 영역 내에 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴의 일측에 위치하는 상기 제1 트렌치와, 상기 제2 트렌치는 바로 인접하여 형성되고, 상기 제1 트렌치와 상기 제2 트렌치의 경계에서, 상기 제1 트렌치의 바닥으로부터 돌출되어 형성되는 돌출 구조를 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 도 1의 C - C를 따라서 절단한 단면도이다.
도 5a는 도 1의 D - D를 따라서 절단한 단면도이다.
도 5b는 본 발명의 제1 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16는 도 15의 B - B를 따라서 절단한 단면도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5a를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B를 따라서 절단한 단면도이다. 도 4는 도 1의 C - C를 따라서 절단한 단면도이다. 도 5a는 도 1의 D - D를 따라서 절단한 단면도이다.
도 1 내지 도 5a를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 핀형 패턴 그룹(FG)과, 게이트 전극(130)과, 컨택(160) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
핀형 패턴 그룹(FG)은 기판(100)의 액티브 영역(ACT) 내에 형성될 수 있다. 핀형 패턴 그룹(FG)은 기판(100), 좀 더 구체적으로, 액티브 영역(ACT)으로부터 돌출되어 있을 수 있다.
여기에서, '핀형 패턴 그룹'은 하나의 게이트 전극과 교차하는 핀형 패턴들을 의미할 수 있다. 예를 들어, 핀형 패턴 그룹(FG)은 게이트 전극(130)과 교차하는 핀형 패턴들의 집합일 수 있다.
핀형 패턴 그룹(FG)은 제1 방향(X)을 따라서 연장되는 복수개의 핀형 패턴들을 포함할 수 있다. 핀형 패턴 그룹(FG)에 포함된 각각의 핀형 패턴은 제1 방향(X)을 따라서 연장될 수 있다. 핀형 패턴 그룹(FG1)에 포함된 핀형 패턴들은 제2 방향(Y)으로 배열될 수 있다.
핀형 패턴 그룹(FG)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120)를 포함할 수 있다. 또한, 핀형 패턴 그룹(FG)은 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 형성되는 내부 핀형 패턴(115)을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 각각 핀형 패턴 그룹(FG) 중 가장 바깥쪽에 배치된 핀형 패턴을 의미할 수 있다. 예를 들어, 제2 방향(Y)으로, 제1 핀형 패턴(110)의 일측에는 핀형 패턴 그룹(FG)이 위치하지 않고, 제1 핀형 패턴(110)의 타측에는 핀형 패턴 그룹(FG)에 포함된 내부 핀형 패턴(115)이 위치할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 각각 액티브 영역(ACT)의 가장 바깥쪽에 형성된 핀형 패턴들일 수 있다.
도 1에서, 핀형 패턴 그룹(FG)은 4개의 핀형 패턴을 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 다시 말하면, 제1 핀형 패턴(110)과 제2 핀형 패턴(120) 사이에 1개 또는 3개 이상의 내부 핀형 패턴(115)이 배치될 수 있다.
핀형 패턴 그룹(FG)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 핀형 패턴 그룹(FG)에 포함되는 각각의 핀형 패턴들은 서로 동일한 물질을 포함할 수 있다.
핀형 패턴 그룹(FG)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 핀형 패턴 그룹(FG)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 핀형 패턴 그룹(FG)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 핀형 패턴 그룹(FG)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
도 4 및 도 5에서, 제2 핀형 패턴(120)은 제1 부분(120a)와 제2 부분(120b)를 포함할 수 있다. 제2 핀형 패턴의 제2 부분(120b)은 제2 핀형 패턴의 제1 부분(120a)을 중심으로, 제1 방향(X)으로 양측에 배치될 수 있다. 제1 핀형 패턴(110)도 제2 핀형 패턴(120)과 마찬가지로 제1 부분 및 제2 부분을 포함할 수 있다.
또한, 각각의 내부 핀형 패턴(115)은 제1 부분(115a)와 제2 부분(115b)을 포함할 수 있다. 내부 핀형 패턴의 제2 부분(115b)은 내부 핀형 패턴의 제1 부분(115a)을 중심으로, 제1 방향(X)으로 양측에 배치될 수 있다. 예를 들어, 내부 핀형 패턴의 제1 부분(115a)은 제2 핀형 패턴의 제1 부분(120a)에 대응되는 부분이고, 내부 핀형 패턴의 제2 부분(115b)은 제2 핀형 패턴의 제2 부분(120b)에 대응되는 부분일 수 있다.
핀형 패턴 그룹(FG)에 포함된 각각의 핀형 패턴(110, 115, 120)은 제1 깊이의 제1 트렌치(T1)에 의해 정의되고, 액티브 영역(ACT)은 제1 깊이보다 깊은 제2 깊이의 제2 트렌치(T2)에 의해서 정의될 수 있다. 제1 트렌치(T1)는 얕은 트렌치(shallow trench)이고, 제2 트렌치(T2)는 깊은 트렌치(deep trench)일 수 있다.
제1 트렌치(T1)은 핀형 패턴 그룹(FG)에 포함된 각각의 핀형 패턴의 양측에 형성될 수 있다. 예를 들어, 제1 핀형 패턴(110)의 양측 및 제2 핀형 패턴(120)의 양측에 제1 트렌치(T1)가 형성될 수 있다.
또한, 제1 트렌치(T1)는 제1 핀형 패턴(110)과 내부 핀형 패턴(115)를 분리하고, 제2 핀형 패턴(120)과 내부 핀형 패턴(115)을 분리할 수 있다. 예를 들어, 제1 핀형 패턴(110)에 가장 인접하는 내부 핀형 패턴(115)과 제1 핀형 패턴(110)은 제1 트렌치(T1)에 의해 분리될 수 있다.
제2 트렌치(T2)은 핀형 패턴 그룹(FG)의 양측에 형성될 수 있다. 제2 트렌치(T2)는 핀형 패턴 그룹(FG)에 포함된 핀형 패턴들 중 가장 바깥쪽에 위치하는 제1 핀형 패턴(110)의 일측 및 제2 핀형 패턴(120)의 일측에 형성될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 각각 내부 핀형 패턴(115)과 액티브 영역(ACT)을 정의하는 제2 트렌치(T2) 사이에 형성될 수 있다.
제1 핀형 패턴(110)의 일측 및 제2 핀형 패턴(120)의 일측에 형성되는 제1 트렌치(T1)와 제2 트렌치(T2)는 바로 인접하여 배치될 수 있다. 여기서, 바로 인접한다는 의미는, 제1 트렌치(T1)와 제2 트렌치(T2) 사이에, 다른 제1 깊이의 트렌치(즉, shallow trench)가 배치되지 않는다는 의미이다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 제1 트렌치(T1)의 일부 및 제2 트렌치(T2)의 일부를 채우도록 형성될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
필드 절연막(105)은 핀형 패턴 그룹(FG)에 포함된 각각의 핀형 패턴의 일부와 접촉할 수 있다. 핀형 패턴 그룹(FG)에 포함된 각각의 핀형 패턴(110, 115, 120)의 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
게이트 전극(130)은 제2 방향(Y)으로 연장되어, 핀형 패턴 그룹(FG) 상에 형성될 수 있다. 게이트 전극(130)은 핀형 패턴 그룹(FG)과 전체적으로 교차할 수 있다. 게이트 전극(130)은 제1 핀형 패턴(110), 제2 핀형 패턴(120) 및 내부 핀형 패턴(115)과 교차할 수 있다.
게이트 전극(130)은 필드 절연막(105) 상에 형성될 수 있다. 예를 들어, 게이트 전극(130)은 제2 핀형 패턴의 제1 부분(120a)과 내부 핀형 패턴의 제1 부분(115a) 상에 형성될 수 있다.
게이트 전극(130)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(130)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG1)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) 예를 들어, TiN, WN, TiAl, TiAlN, TiAlC, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 금속층(MG2)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 게이트 전극(130)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(135)은 핀형 패턴 그룹(FG)과 게이트 전극(130) 사이에 형성될 수 있다. 게이트 절연막(135)은 제1 핀형 패턴(110)과 게이트 전극(130) 사이에 형성되고, 제2 핀형 패턴(120)과 게이트 전극(130) 사이에 형성되고, 내부 핀형 패턴(115)과 게이트 전극(130) 사이에 형성될 수 있다.
게이트 절연막(135)은 필드 절연막(105)보다 위로 돌출된 핀형 패턴 그룹(FG)의 프로파일, 예를 들어, 제1 핀형 패턴(110)의 프로파일 및 제2 핀형 패턴(120)의 프로파일을 따라 형성될 수 있다. 또한, 게이트 절연막(135)은 게이트 전극(130)과 필드 절연막(105) 사이에도 형성될 수 있다.
게이트 절연막(135)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
스페이서(140)는 제2 방향(Y)으로 연장된 게이트 전극(130)의 측벽 상에 형성될 수 있다. 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시하지 않았지만, 불순물 영역은 게이트 전극(130)의 양측에 형성될 수 있다. 불순물 영역은 핀형 패턴 그룹(FG)에 포함된 각각의 핀형 패턴들(110, 115, 120) 내에 형성될 수 있다.
층간 절연막(180)은 핀형 패턴 그룹(FG) 등을 덮을 수 있다. 층간 절연막(180)은 게이트 전극(130)을 덮을 수 있다. 층간 절연막(180)은 기판(100) 상에, 좀 더 구체적으로, 필드 절연막(105) 상에 형성될 수 있다.
하부 층간 절연막(181)은 게이트 전극(130)의 측벽을 감쌀 수 있다. 층간 라이너막(183) 및 상부 층간 절연막(182)은 게이트 전극(130) 상에 형성될 수 있다. 좀 더 구체적으로, 층간 라이너막(183)은 게이트 전극(130)의 상면을 따라서 형성될 수 있다.
층간 절연막(180)은 필드 절연막(105) 상에 순차적으로 형성된 하부 층간 절연막(181)과, 층간 라이너막(183)과, 상부 층간 절연막(182)을 포함할 수 있다. 하부 층간 절연막(181)과 상부 층간 절연막(182)은 예를 들어, 층간 라이너막(183)을 중심으로 구분될 수 있다.
하부 층간 절연막(181)과 상부 층간 절연막(182)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
층간 라이너막(183)은 예를 들어, 하부 층간 절연막(181) 및 상부 층간 절연막(183)과 다른 물질을 포함할 수 있다. 층간 라이너막(183)은 예를 들어, 실리콘 질화물(SiN)를 포함할 수 있지만, 이에 제한되는 것은 아니다.
컨택(160)은 층간 절연막(180) 내에 형성될 수 있다. 컨택(160)은 예를 들어, 상부 층간 절연막(182), 층간 라이너막(183) 및 하부 층간 절연막(181)을 관통하여 형성될 수 있다. 컨택(160)은 게이트 전극(130)의 적어도 일측에 형성될 수 있고, 예를 들어, 게이트 전극(130)의 양측에 형성될 수 있다.
컨택(160)은 게이트 전극(130)의 일측에 위치하는 핀형 패턴 그룹(FG) 상에 형성될 수 있다. 이에 따라, 컨택(160)은 제2 방향(Y)으로 연장될 수 있다.
컨택(160)은 내부 핀형 패턴(115)과 교차하도록 형성될 수 있다. 도 1 및 도 3에서, 컨택(160)은 내부 핀형 패턴(115) 전체와 교차하는 것으로 도시하였지만, 설명의 편의성을 위한 것을 뿐, 이에 제한되는 것은 아니다.
컨택(160)은 배리어막(161)과 필링막(162)을 포함할 수 있다. 배리어막(161)은 층간 절연막(180) 내에 형성된 컨택홀을 따라서 형성될 수 있다.
필링막(162)은 배리어막(161)이 형성된 컨택홀을 채울 수 있다. 필링막(162)은 배리어막(161) 상에 형성될 수 있다.
배리어막(161)은 각각 예를 들어, 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 또는 텅스텐 질화물(WN) 등을 포함할 수 있다.
필링막(162)은 각각 예를 들어, 알루미늄(Al), 텅스텐(W), 구리(Cu), 코발트(Co) 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 컨택(160)은 액티브 영역(ACT) 내의 가장 바깥쪽에 위치하는 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)과 교차하지 않을 수 있다. 다시 말하면, 게이트 전극(130)이 교차하는 핀형 패턴 그룹(FG)에 포함된 핀형 패턴의 개수는 컨택(160)과 교차하는 핀형 패턴 그룹(FG)에 포함된 핀형 패턴의 개수와 다를 수 있다.
컨택(160)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)과 접촉하지 않을 수 있다. 다시 말하면, 컨택(160)은 핀형 패턴 그룹(FG) 중 가장 바깥쪽에 형성되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)과 접촉하지 않을 수 있다.
컨택(160)은 내부 핀형 패턴(115)과 접촉할 수 있다. 컨택(160)과 내부 핀형 패턴(115) 사이에는, 내부 핀형 패턴(115) 상에 형성되는 반도체 패턴 등이 형성되지 않을 수 있다. 컨택(160)과 내부 핀형 패턴(115)이 직접 접촉하여 형성됨으로써, 고전압 동작에 대한 반도체 장치의 동작 안정성이 개선될 수 있다.
다르게 설명하면, 컨택의 바닥면(160b)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)과 접촉하지 않을 수 있다. 컨택의 바닥면(160b)은 내부 핀형 패턴(115)과 접촉할 수 있다.
컨택의 바닥면(160b)은 필드 절연막(105) 및 내부 핀형 패턴(115)과 접촉할 수 있다. 컨택의 바닥면(160b)은 필드 절연막(105)의 상면 및 내부 핀형 패턴(115)의 상면을 따라서 형성될 수 있다. 예를 들어, 배리어막(161)은 필드 절연막(105)의 상면 및 내부 핀형 패턴(115)의 상면의 프로파일을 따라서 형성될 수 있다.
컨택의 측벽(160s)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)과 접촉하지 않을 수 있다. 컨택의 측벽(160s)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)과 접촉하지 않을 수 있다. 컨택의 측벽(160s)과 제1 핀형 패턴(110) 사이 및, 컨택의 측벽(160s)과 제2 핀형 패턴(120) 사이에, 층간 절연막(180)의 일부가 개재되어 있을 수 있다.
도 1에서, 내부 핀형 패턴(115)은 컨택(160)과 교차하므로, 내부 핀형 패턴(115)은 컨택(160)과 교차하는 영역을 포함할 수 있다. 반면, 제1 핀형 패턴(110)과 제2 핀형 패턴(120)은 컨택(160)과 교차하지 않으므로, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 각각 컨택(160)과 교차하는 영역을 포함하지 않는다.
다만, 제1 핀형 패턴(110)은 제2 방향(Y)으로 연장되는 컨택(160)의 연장선과 교차하는 제1 영역(P1)을 포함할 수 있다. 또한, 제2 핀형 패턴(120)은 제2 방향(Y)으로 연장되는 컨택(160)의 연장선과 교차하는 제2 영역(P2)을 포함할 수 있다.
내부 핀형 패턴(115)과 컨택(160)이 교차하는 영역에서, 제1 트렌치(T1)의 바닥으로부터 내부 핀형 패턴(115)의 최상부까지의 높이는 제1 높이(h1)일 수 있다. 또한, 예를 들어, 제2 핀형 패턴(120)과 제2 방향(Y)으로 연장되는 컨택(160)의 연장선이 교차하는 영역(P2)에서, 제1 트렌치(T1)의 바닥으로부터 제2 핀형 패턴(120)의 최상부까지의 높이는 제2 높이(h2)일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 트렌치(T1)의 바닥으로부터 내부 핀형 패턴(115)의 최상부까지의 높이(h1)는 제1 트렌치(T1)의 바닥으로부터 제2 핀형 패턴(120)의 최상부까지의 높이(h2)보다 낮을 수 있다.
제2 핀형 패턴(120)에서와 마찬가지로, 내부 핀형 패턴(115)과 컨택(160)이 교차하는 영역에서, 제1 트렌치(T1)의 바닥으로부터 내부 핀형 패턴(115)의 최상부까지의 높이는 제1 핀형 패턴(110)과 제2 방향(Y)으로 연장되는 컨택(160)의 연장선이 교차하는 영역(P1)에서, 제1 트렌치(T1)의 바닥으로부터 제1 핀형 패턴(110)의 최상부까지의 높이보다 낮을 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 컨택(160)은 내부 핀형 패턴(115) 및 필드 절연막(105)과 접촉하므로, 컨택(160)과 내부 핀형 패턴(115)이 교차하는 영역에서, 내부 핀형 패턴(115)은 필드 절연막(105)의 상면보다 위로 돌출되지 않을 수 있다. 다시 말하면, 컨택(160)과 내부 핀형 패턴(115)이 교차하는 영역에서, 내부 핀형 패턴(115)의 측벽은 필드 절연막(105)과 전체적으로 접할 수 있다.
또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)은 각각 컨택(160)과 접촉하지 않을 수 있다. 따라서, 제2 방향(Y)으로 연장되는 컨택(160)의 연장선과 제1 핀형 패턴(110)이 교차하는 영역(P1) 및 제2 핀형 패턴(120)이 교차하는 영역(P2)에서, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(120)의 일부는 각각 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다.
컨택(160)은 내부 핀형 패턴(115)과 접촉하고, 게이트 전극(130)의 적어도 일측에 형성될 수 있으므로, 컨택(160)은 내부 핀형 패턴의 제2 부분(115b)에 형성된 리세스(115r)을 채워서 형성될 수 있다. 리세스(115r)을 채운 컨택(160) 부분이 내부 핀형 패턴(115)과 접할 수 있다.
도 3 및 도 4에서, 컨택(160)은 필드 절연막(105)과 접할 수 있으므로, 제1 트렌치(T1)의 바닥으로부터 리세스(115r)의 바닥까지의 높이는 제1 트렌치(T1)의 바닥으로부터 내부 핀형 패턴(115)의 최상부까지의 높이(h1)일 수 있다. 리세스(115r)는 필드 절연막(105)의 상면보다 위로 돌출된 내부 핀형 패턴의 제2 부분(115b) 내에 형성될 수 있다. 이에 따라, 컨택(160)은 필드 절연막(105)의 상면보다 위로 돌출된 내부 핀형 패턴(115), 좀 더 구체적으로, 내부 핀형 패턴의 제2 부분(115b)을 관통하여 형성될 수 있다.
하지만, 제1 핀형 패턴(110) 및 제2 핀형 패턴(120)과 접촉하지 않으므로, 컨택(160)은 제2 핀형 패턴의 제2 부분(120b)과 접하지 않을 수 있다. 컨택(160)은 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 패턴의 제2 부분(120b)을 관통하지 않는다.
도 1 및 도 4에서, 컨택(160)의 제1 방향(X)으로의 폭은 내부 핀형 패턴의 제2 부분(115b)의 제1 방향(X)으로의 폭보다 좁을 수 있다. 이에 따라, 스페이서(140)와 컨택(160) 사이에, 내부 핀형 패턴의 제2 부분(115b)의 일부인 반도체 영역(115-1)이 개재되어 있을 수 있다.
또한, 스페이서(140)와 컨택(160) 사이에 위치하는 내부 핀형 패턴의 제2 부분(115b)의 상면은 게이트 전극(130)과 오버랩되는 내부 핀형 패턴의 제1 부분(115a)의 상면과 동일 평면 상에 놓여있을 수 있다.
도 5b는 본 발명의 제1 실시예에 따른 반도체 장치의 변형예를 설명하기 위한 도면이다. 참고적으로, 도 5b는 도 1의 C - C를 따라서 절단한 단면도일 수 있다.
도 5b를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치의 변형예(1a)에서, 층간 절연막(180)은 층간 라이너막(183)을 포함하지 않을 수 있다.
좀 더 구체적으로, 하부 층간 절연막(181) 상에 상부 층간 절연막(182)이 형성되어, 하부 층간 절연막(181)과 상부 층간 절연막(182)는 서로 접촉할 수 있다.
이 때, 하부 층간 절연막(181)과 상부 층간 절연막(182)은 예를 들어, 게이트 전극(130)을 형성하기 전에 층착되었는지 여부로 구분될 수 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 6을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 컨택(160)은 내부 핀형 패턴(115)과 접촉하지만, 필드 절연막(105)과 접촉하지 않을 수 있다.
컨택의 바닥면(160b)과 필드 절연막(105)의 상면 사이에, 층간 절연막(180) 중 하부 층간 절연막(181)의 일부가 개재될 수 있다.
컨택(160)과 내부 핀형 패턴(115)이 교차하는 영역에서, 내부 핀형 패턴(115)은 필드 절연막(105)의 상면보다 위로 돌출되어 있을 수 있다. 컨택(160)과 내부 핀형 패턴(115)이 교차하는 영역에서, 내부 핀형 패턴(115)의 측벽의 일부는 필드 절연막(105)과 접하고, 내부 핀형 패턴(115)의 측벽의 나머지는 층간 절연막(180)과 접할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 7을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제1 돌출 구조(protrusion structure)(PRT1)와 제2 돌출 구조(PRT2)를 더 포함할 수 있다.
제1 돌출 구조(PRT1)는 제1 핀형 패턴(110)과 제2 트렌치(T2) 사이에 형성될 수 있다. 제1 돌출 구조(PRT1)는 제1 핀형 패턴(110)의 일측에 형성된 제1 트렌치(T1)와 제2 트렌치(T2)의 경계에 위치할 수 있다.
제2 돌출 구조(PRT2)는 제2 핀형 패턴(120)과 제2 트렌치(T2) 사이에 형성될 수 있다. 제2 돌출 구조(PRT2)는 제2 핀형 패턴(120)의 일측에 형성된 제1 트렌치(T1)와 제2 트렌치(T2)의 경계에 위치할 수 있다.
즉, 제1 돌출 구조(PRT1) 및 제2 돌출 구조(PRT2)는 액티브 영역(ACT)의 경계 영역에 형성될 수 있다.
또한, 제1 돌출 구조(PRT1) 및 제2 돌출 구조(PRT2)는 제1 트렌치(T1)의 바닥에서 돌출되어 형성될 수 있다. 제1 돌출 구조(PRT1) 및 제2 돌출 구조(PRT2)는 각각 필드 절연막(105)의 상면보다 낮도록 형성될 수 있다.
예를 들어, 제2 돌출 구조(PRT2)의 높이(h2)는 제1 트렌치(T1)의 바닥으로부터 제2 돌출 구조(PRT2)의 최상부까지의 높이로 정의될 수 있다. 제2 돌출 구조(PRT2)의 높이(h3)는 내부 핀형 패턴(115)과 컨택(160)이 교차하는 영역에서, 제1 트렌치(T1)의 바닥으로부터 내부 핀형 패턴(115)의 최상부까지의 높이(h1)보다 낮을 수 있다. 덧붙여, 제2 핀형 패턴(120)과 제2 방향(Y)으로 연장되는 컨택(160)의 연장선이 교차하는 영역(P2)에서, 제1 트렌치(T1)의 바닥으로부터 제2 핀형 패턴(120)의 최상부까지의 높이는 제2 높이(h2)는 제2 돌출 구조(PRT2)의 높이(h3)보다 높을 수 있다.
핀형 패턴 그룹(FG)의 일측 및 타측에 형성된 제1 돌출 구조(PRT1) 및 제2 돌출 구조(PRT2)의 높이는 서로 다를 수도 있고, 동일할 수도 있다.
제1 돌출 구조(PRT1) 및 제2 돌출 구조(PRT2)는 각각 핀형 패턴 그룹(FG)에 포함된 각각의 핀형 패턴들(110, 115, 120)의 연장 방향(제1 방향(X))을 따라 길게 형성될 수 있다. 또한, 게이트 전극(130)은 핀형 패턴 그룹(FG)과, 제1 돌출 구조(PRT1)와, 제2 돌출 구조(PRT2)를 가로지르도록 형성될 수 있다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 7을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 8을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 액티브 영역(ACT)의 일측에는 돌출 구조가 배치되지 않고, 액티브 영역(ACT)의 타측에만 제2 돌출 구조(PRT2)가 배치될 수 있다.
액티브 영역(ACT)의 타측에만 제2 돌출 구조(PRT2)가 배치되더라고, 제2 돌출 구조(PRT2)의 높이(h3)는 필드 절연막(105)의 상면보다 낮을 수 있다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9를 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 컨택의 바닥면(160b)은 웨이브 모양을 가질 수 있다.
예를 들어, 내부 핀형 패턴(115)의 상면은 위로 볼록한 모양을 가지고, 필드 절연막(105)의 상면은 아래로 볼록한 모양을 가질 수 있다.
이에 따라, 내부 핀형 패턴(115)의 상면 상의 컨택의 바닥면(160b)이 웨이브 모양의 마루 부분을 형성하고, 필드 절연막(105)의 상면 상의 컨택의 바닥면(160b)이 웨이브 모양의 골 부분을 형성할 수 있다.
도 10은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 10을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 컨택(160)은 제2 핀형 패턴(120)과 접촉할 수 있다.
좀 더 구체적으로, 컨택의 측벽(160s)은 제2 핀형 패턴(120)과 접할 수 있다. 컨택의 측벽(160s)의 일부는 제2 핀형 패턴(120)에 의해 정의될 수 있다. 즉, 컨택(160)의 일부는 제2 핀형 패턴(120) 내에 형성될 수 있다.
하지만, 컨택의 바닥면(160b)은 제2 핀형 패턴(120)과 접촉하지 않을 수 있다. 즉, 컨택의 바닥면(160b)은 제2 핀형 패턴(120)까지 연장되어 형성되지 않을 수 있다.
본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 컨택의 바닥면(160b)은 제2 핀형 패턴(120)과 접하지 않고, 컨택의 측벽(160s)은 제2 핀형 패턴(120)과 접할 수 있다.
이에 따라, 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 패턴(120)과 컨택(160) 사이에 절연막 패턴(180a)이 개재될 수 있다. 좀 더 구체적으로, 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 패턴(120)의 측벽과 컨택의 측벽(160s) 사이에 절연막 패턴(180a)이 개재될 수 있다.
절연막 패턴(180a)은 층간 절연막(180)의 일부일 수도 있고, 식각 정지막일 수도 있고, 또는 스페이서(140)를 형성할 때 제2 핀형 패턴(120)의 측벽에 남아있던 물질일 수도 있지만, 이에 제한되는 것은 아니다.
절연막 패턴(180a)은 필드 절연막(105) 상에 형성되고, 필드 절연막(105)과 접촉할 수 있다.
컨택의 측벽(160s)은 제2 핀형 패턴(120)과 접하므로, 제1 트렌치(T1)의 바닥으로부터 절연막 패턴(180a)의 최상부까지의 높이(h4)는, 컨택(160)과 제2 핀형 패턴(120)이 교차하는 영역에서, 제1 트렌치(T1)의 바닥으로부터 제2 핀형 패턴(120)의 최상부까지의 높이(h2)보다 낮을 수 있다.
도 10에서, 제1 핀형 패턴(110)은 컨택(160)과 접하지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것을 뿐, 이에 제한되는 것은 아니다. 즉, 컨택의 측벽(160s)의 일부는 제1 핀형 패턴(110)에 의해서도 정의될 수 있다.
도 11은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 10을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 11을 참고하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 컨택의 바닥면(160b)은 제2 핀형 패턴(120)의 일부와 접촉할 수 있다. 컨택의 바닥면(160b)의 일부는 제2 핀형 패턴(120)까지 연장되어 형성될 수 있다.
본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제2 핀형 패턴(120)은 컨택의 바닥면(160b) 및 컨택의 측벽(160s)과 접하므로, 제2 핀형 패턴(120)과 컨택(160) 사이에 절연막 패턴(도 10의 180a)이 개재되지 않는다.
컨택(160)은 제2 핀형 패턴(120)과 접하지만, 제2 핀형 패턴의 제2 부분(도 5의 120b)를 관통하여 형성되지 않는다. 따라서, 컨택(160)과 제2 핀형 패턴(120)이 교차하는 영역에서 제1 트렌치(T1)의 바닥으로부터 제2 핀형 패턴(120)의 최상부까지의 높이(h2)는, 컨택(160)과 내부 핀형 패턴(115)이 교차하는 영역에서 제1 트렌치(T1)의 바닥으로부터 내부 핀형 패턴(115)의 최상부까지의 높이(h1)보다 높을 수 있다.
도 12는 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 13은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상 도 1 내지 도 5a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 12를 참고하면, 본 발명의 제8 실시예에 따른 반도체 장치(8)에서, 스페이서(140)와 컨택(160) 사이에 위치하는 내부 핀형 패턴의 제2 부분(115b)의 상면은 게이트 전극(130)과 오버랩되는 내부 핀형 패턴의 제1 부분(115a)의 상면보다 리세스되어 있을 수 있다.
게이트 전극(130)의 측벽 상에 형성된 스페이서(140)를 형성하는 공정에서, 내부 핀형 패턴(115)의 일부가 식각될 수 있다. 이와 같은 이유로, 내부 핀형 패턴의 제2 부분(115b)의 상면은 내부 핀형 패턴의 제1 부분(115a)의 상면보다 낮을 수 있다.
도 13을 참고하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)에서, 게이트 전극(130) 및 스페이서(140)와 오버랩되는 내부 핀형 패턴(115)과, 컨택(160) 사이에 층간 절연막(180)의 일부가 개재될 수 있다.
좀 더 구체적으로, 필드 절연막(105)의 상면보다 위로 돌출된 내부 핀형 패턴의 제1 부분(115a)과 컨택(160) 사이에 층간 절연막(180)의 일부가 개재될 수 있다.
도 1 내지 도 5a를 설명된 반도체 장치(1)의 컨택(160)은 층간 절연막(180)을 형성한 후, 층간 절연막(180)의 일부와 내부 핀형 패턴의 제2 부분(115b)의 일부를 제거하고, 제거된 부분에 컨택(160)이 형성될 수 있다.
하지만, 본 발명의 제9 실시예에 따른 반도체 장치(9)의 컨택(160)은 하부 층간 절연막(181) 및 게이트 전극(130)을 형성하기 전에, 내부 핀형 패턴의 제2 부분(115b)을 필드 절연막(105)의 상면 근처까지 식각한다. 이 후, 층간 절연막(180)을 형성하고, 컨택(160) 형성을 위한 컨택홀을 형성할 경우, 내부 핀형 패턴의 제1 부분(115a)과 컨택(160) 사이에 층간 절연막(180)의 일부가 개재될 수 있다.
도 14는 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 14를 참고하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)에서, 핀형 패턴 그룹(FG)의 양측에 제1 트렌치(T1)보다 더 깊은 제2 트렌치(도 2의 T2)가 형성되지 않을 수 있다.
하지만, 핀형 패턴 그룹(FG)에 포함된 핀형 패턴들(110, 115, 120)은 제1 트렌치(T1)에 의해 정의되고 분리될 수 있다.
도 15는 본 발명의 제11 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 16는 도 15의 B - B를 따라서 절단한 단면도이다. 설명의 편의상, 도 1 내지 도 5a를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 15 및 도 16을 참고하면, 본 발명의 제11 실시예에 따른 반도체 장치(11)에서, 컨택(160)은 제1 핀형 패턴(110)과 교차하지만, 제2 핀형 패턴(120)과 교차하지 않을 수 있다.
다시 말하면, 컨택(160)은 액티브 영역(ACT)의 가장 바깥쪽에 위치하는 제1 핀형 패턴(110)과 교차하지만, 제2 핀형 패턴(120)과는 교차하지 않을 수 있다. 또는, 컨택(160)은 핀형 패턴 그룹(FG)의 최외각에 형성된 제1 핀형 패턴(110)과 교차되지만, 제2 핀형 패턴(120)과는 교차하지 않을 수 있다.
컨택의 바닥면(160b)은 제2 핀형 패턴(120)과 접촉하지 않지만, 제1 핀형 패턴(110) 및 내부 핀형 패턴(115)과 접촉할 수 있다. 즉, 컨택의 바닥면(160b)은 제1 핀형 패턴(110)까지 연장되어 형성될 수 있다.
본 발명의 제11 실시예에 따른 반도체 장치에서, 제1 트렌치(T1)의 바닥으로부터 내부 핀형 패턴(115)의 최상부까지의 높이(h1) 및 제1 트렌치(T1)의 바닥으로부터 제1 핀형 패턴(110)의 최상부까지의 높이는 제1 트렌치(T1)의 바닥으로부터 제2 핀형 패턴(120)의 최상부까지의 높이(h2)보다 낮을 수 있다.
도 16에서, 컨택(160)과 내부 핀형 패턴(115)이 교차하는 영역 및 컨택(160)과 제1 핀형 패턴(110)이 교차하는 영역에서, 내부 핀형 패턴(115)의 측벽 및 제1 핀형 패턴(110)의 측벽은 각각 필드 절연막(105)과 전체적으로 접할 수 있다.
다르게 말하면, 컨택(160)은 필드 절연막(105)의 상면보다 위로 돌출된 내부 핀형 패턴(115) 및 제1 핀형 패턴(110)을 관통하여 형성될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 17을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 19는 태블릿 PC(1200)을 도시한 도면이고, 도 20은 노트북(1300)을 도시한 도면이며, 도 21은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 115, 120: 핀형 패턴 130: 게이트 전극
160: 컨택 180: 층간 절연막
FG: 핀형 패턴 그룹 T1, T2: 트렌치

Claims (20)

  1. 제1 트렌치에 의해 분리되고, 제1 방향으로 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    제2 방향으로 연장되어, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 게이트 전극; 및
    상기 게이트 전극의 적어도 일측에서 상기 제1 핀형 패턴과 접촉하는 컨택으로, 상기 컨택의 바닥면은 상기 제2 핀형 패턴과 비접촉하는 컨택을 포함하고,
    상기 컨택의 바닥면과 상기 제1 핀형 패턴이 중첩되는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제1 핀형 패턴의 최상부까지의 높이는 제1 높이이고,
    상기 컨택의 바닥면과 상기 제2 핀형 패턴이 비중첩되는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제2 핀형 패턴의 최상부까지의 높이는 제2 높이이고,
    상기 제1 높이는 상기 제2 높이보다 낮은 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 트렌치의 일부를 채우는 필드 절연막을 더 포함하고,
    상기 컨택의 바닥면은 상기 필드 절연막과 접촉하는 반도체 장치.
  3. 제2 항에 있어서,
    상기 컨택과 상기 제1 핀형 패턴이 교차하는 영역에서, 상기 제1 핀형 패턴의 측벽은 상기 필드 절연막과 전체적으로 접하는 반도체 장치.
  4. 제2 항에 있어서,
    상기 제2 방향으로 연장되는 상기 컨택의 연장선과 상기 제2 핀형 패턴이 교차하는 영역에서, 상기 제2 핀형 패턴의 일부는 상기 필드 절연막의 상면보다 위로 돌출되어 있는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 트렌치는 상기 제2 핀형 패턴의 양측에 배치되고,
    상기 제2 핀형 패턴의 일측에, 상기 제1 트렌치보다 더 깊고, 상기 제1 트렌치와 바로 인접하여 형성되는 제2 트렌치를 더 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 트렌치와 바로 인접하여 형성되고, 상기 제1 트렌치보다 더 깊은 제2 트렌치와,
    상기 제1 트렌치와 상기 제2 트렌치 경계에서, 상기 제1 트렌치의 바닥에서 돌출되어 형성되는 돌출 구조(protrusion structure)를 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 돌출 구조의 높이는 상기 제1 높이보다 낮은 반도체 장치.
  8. 제1 항에 있어서,
    상기 컨택은 상기 제2 핀형 패턴과 비접촉하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 트렌치의 일부를 채우는 필드 절연막과,
    상기 필드 절연막 상에, 상기 필드 절연막과 접촉하고 상기 컨택과 상기 제2 핀형 패턴 사이에 배치되는 절연 패턴을 더 포함하고,
    상기 제1 트렌치의 바닥으로부터 상기 절연 패턴까지의 높이는 상기 제2 높이보다 낮은 반도체 장치.
  10. 제1 항에 있어서,
    상기 게이트 전극의 측벽에 형성되어, 상기 제2 방향으로 연장되는 스페이서를 더 포함하고,
    상기 스페이서와 상기 컨택 사이에, 상기 제1 핀형 패턴의 일부가 개재되는 반도체 장치.
  11. 제1 트렌치에 의해 정의되는 액티브 영역;
    상기 액티브 영역 내에, 상기 제1 트렌치보다 얕은 제2 트렌치에 의해 정의되고, 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 액티브 영역의 최외측에 형성되고, 상기 제2 트렌치에 의해 정의되고, 상기 제1 방향으로 연장되는 제2 핀형 패턴으로, 상기 제1 트렌치와 상기 제1 핀형 패턴 사이에 배치되는 제2 핀형 패턴;
    제2 방향으로 연장되어, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 교차하는 게이트 전극; 및
    상기 게이트 전극의 적어도 일측에서 상기 제1 핀형 패턴과 접촉하는 컨택으로, 상기 컨택의 바닥면은 상기 제2 핀형 패턴과 비접촉하는 컨택을 포함하고,
    상기 컨택의 바닥면과 상기 제1 핀형 패턴이 중첩되는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제1 핀형 패턴의 최상부까지의 높이는 제1 높이이고,
    상기 컨택의 바닥면과 상기 제2 핀형 패턴이 비중첩되는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제2 핀형 패턴의 최상부까지의 높이는 제2 높이이고,
    상기 제1 높이는 상기 제2 높이보다 낮은 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 트렌치의 일부 및 상기 제2 트렌치의 일부를 채우는 필드 절연막을 더 포함하고,
    상기 컨택의 바닥면은 상기 필드 절연막의 상면을 따라 형성되는 반도체 장치.
  13. 제12 항에 있어서,
    상기 액티브 영역의 경계에서, 상기 제2 트렌치의 바닥으로부터 돌출되어 형성되는 돌출 구조를 더 포함하는 반도체 장치.
  14. 제11 항에 있어서,
    상기 제1 핀형 패턴과 상기 컨택은 비접촉하는 반도체 장치.
  15. 최외측에 배치되는 제1 및 제2 핀형 패턴과, 상기 제1 및 제2 핀형 패턴 사이의 내부 핀형 패턴을 포함하고, 상기 제1 및 제2 핀형 패턴과 상기 내부 핀형 패턴은 각각 제1 트렌치에 의해 정의되고, 제1 방향으로 연장되는 핀형 패턴 그룹;
    상기 핀형 패턴 그룹 상에, 제2 방향으로 연장되는 게이트 전극으로, 상기 핀형 패턴 그룹과 전체적으로 교차하는 게이트 전극; 및
    상기 게이트 전극의 적어도 일측에 상기 게이트 전극과 나란하게 형성되고, 상기 내부 핀형 패턴과 접촉하는 컨택을 포함하고,
    상기 컨택의 바닥면과 상기 내부 핀형 패턴이 중첩되는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 내부 핀형 패턴의 최상부까지의 높이는 제1 높이이고,
    상기 컨택의 바닥면과 상기 제1 핀형 패턴이 비중첩되는 영역에서, 상기 제1 트렌치의 바닥으로부터 상기 제1 핀형 패턴의 최상부까지의 높이는 제2 높이이고,
    상기 제1 높이는 상기 제2 높이보다 낮은 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 트렌치의 일부를 채우는 필드 절연막을 더 포함하고,
    상기 컨택의 바닥면은 상기 필드 절연막과 접촉하는 반도체 장치.
  17. 제16 항에 있어서,
    상기 컨택은 상기 필드 절연막의 상면보다 위로 돌출된 상기 내부 핀형 패턴을 관통하여 형성되는 반도체 장치.
  18. 제15 항에 있어서,
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴은 각각 상기 컨택과 비접촉하는 반도체 장치.
  19. 제15 항에 있어서,
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴에 인접하여 형성되고, 상기 제1 트렌치보다 깊은 제2 트렌치를 더 포함하고,
    상기 핀형 패턴 그룹은 상기 제2 트렌치에 의해 정의되는 액티브 영역 내에 형성되는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제1 핀형 패턴의 일측에 위치하는 상기 제1 트렌치와, 상기 제2 트렌치는 바로 인접하여 형성되고,
    상기 제1 트렌치와 상기 제2 트렌치의 경계에서, 상기 제1 트렌치의 바닥으로부터 돌출되어 형성되는 돌출 구조를 더 포함하는 반도체 장치.
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