KR102443803B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판에서 돌출되고, 제1 방향으로 연장되는 핀형 패턴, 상기 핀형 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 서로 나란하게 연장되는 제1 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극 사이에 상기 핀형 패턴에 형성되는 리세스 및 상기 리세스를 채우고, 제1 영역과 상기 제1 영역의 양측에 형성되는 제2 영역을 포함하는 소스/드레인으로서, 상기 제1 영역의 두께는 상기 제2 영역의 두께보다 작다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 실리콘 바디를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 동작 특성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 특성이 향상된 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판에서 돌출되고, 제1 방향으로 연장되는 핀형 패턴, 상기 핀형 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 서로 나란하게 연장되는 제1 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극 사이에 상기 핀형 패턴에 형성되는 리세스 및 상기 리세스를 채우고, 제1 영역과 상기 제1 영역의 양측에 형성되는 제2 영역을 포함하는 소스/드레인으로서, 상기 제1 영역의 두께는 상기 제2 영역의 두께보다 작다.
상기 제2 영역의 상면은 상기 제1 영역의 상면보다 높을 수 있다.
상기 제2 영역의 하면은 상기 제1 영역의 하면보다 낮을 수 있다.
상기 리세스는 아래로 볼록한 제1 및 제2 딤플을 포함할 수 있다.
상기 제1 및 제2 딤플 사이에 위로 볼록한 볼록부를 포함할 수 있다.
상기 제1 및 제2 딤플은 상기 제1 영역을 기준으로 반대쪽에 위치하고, 상기 제1 및 제2 딤플은 상기 제2 영역과 오버랩될 수 있다.
상기 소스/드레인은 Si:P를 포함할 수 있다.
상기 제1 및 제2 영역의 상면은 평평할 수 있다.
상기 소스/드레인은 SiGe를 포함할 수 있다.
상기 제2 영역의 최상부는 상기 제1 및 제2 게이트 전극의 하면보다 높을 수 있다.
상기 제1 영역의 최하부는 상기 제1 및 제2 게이트 전극의 하면보다 낮을 수 있다.
상기 제1 영역의 최하부는 상기 제1 및 제2 게이트 전극의 하면보다 높을 수 있다.
상기 제2 영역의 하면은 U형상일 수 있다.
상기 소스/드레인의 하면의 기울기는 연속적일 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판에서 돌출되고, 제1 방향으로 연장되는 제1 핀형 패턴, 상기 제1 핀형 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 서로 나란하게 연장되는 제1 및 제2 게이트 전극, 상기 제1 및 제2 게이트 전극 사이에 상기 핀형 패턴에 형성되는 제1 리세스로서, 상기 제1 리세스의 바닥면은 아래로 볼록한 제1 및 제2 딤플과, 상기 제1 및 제2 딤플 사이에 위치한 볼록부를 포함하는 제1 리세스 및 상기 리세스를 채우고, 상면에 아래로 볼록한 상면 딤플을 포함하는 제1 소스/드레인을 포함한다.
상기 기판은 제1 및 제2 영역을 포함하되, 상기 제1 영역에는 제1 핀형 패턴이 형성되고, 상기 제2 영역에 형성되는 제2 핀형 패턴과, 상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차되고, 서로 나란하게 연장되는 제3 및 제4 게이트 전극과, 상기 제3 및 제4 게이트 전극 사이에 상기 핀형 패턴에 형성되는 제2 리세스로서, 상기 제2 리세스의 바닥면은 위로 볼록한 부분을 포함하지 않는 제2 리세스와, 상기 제2 리세스를 채우는 제2 소스/드레인을 포함할 수 있다.
상기 제1 및 제2 게이트 전극 사이의 간격은 상기 제3 및 제4 게이트 전극 사이의 간격보다 클 수 있다.
상기 제2 소스/드레인의 상면은 위로 볼록할 수 있다.
상기 제2 소스/드레인의 상면은 평평할 수 있다.
상기 소스/드레인은 제1 영역과, 상기 제1 영역의 양 측에 형성되는 제2 영역을 포함하고, 상기 상면 딤플은 상기 제1 영역에 형성될 수 있다.
상기 제2 영역의 상면은 상기 제1 영역의 상면보다 높을 수 있다.
상기 제1 영역은 서로 반대되는 제1 및 제2 측면을 가지고, 상기 제1 측면에 접하는 제2 영역의 상면의 높이와, 상기 제2 측면에 접하는 제2 영역의 상면의 높이는 서로 다를 수 있다.
상기 제1 및 제2 딤플의 최하부의 높이는 서로 동일할 수 있다.
상기 제1 및 제2 딤플의 표면의 기울기는 연속적일 수 있다.
상기 볼록부의 표면의 기울기는 연속적일 수 있다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 영역을 포함하는 기판, 상기 제1 영역 상에 형성되는 제1 핀형 패턴, 상기 제2 영역 상에 형성되는 제2 핀형 패턴, 상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차되는 제1 및 제2 게이트 전극, 상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차되는 제3 및 제4 게이트 전극, 상기 제1 및 제2 게이트 전극 사이에, 상기 제1 핀형 패턴 상에 형성되고, 바닥면에 아래로 볼록한 제1 및 제2 딤플을 포함하는 제1 리세스, 상기 제3 및 제4 게이트 전극 사이에, 상기 제2 핀형 패턴 상에 형성되고, 바닥면에 아래로 볼록한 제3 및 제4 딤플을 포함하는 제2 리세스, 상기 제1 리세스를 채우고, 상면에 아래로 볼록한 상면 딤플을 포함하는 제1 소스/드레인 및 상기 제2 리세스를 채우고, 평평한 상면을 가지는 제2 소스/드레인을 포함한다.
상기 제1 리세스는 상기 제1 및 제2 딤플 사이에 형성되는 제1 볼록부를 포함하고, 상기 제2 리세스는 상기 제3 및 제4 딤플 사이에 형성되는 제2 볼록부를 포함할 수 있다.
상기 제1 및 제2 딤플의 표면의 최하부에서 상기 제1 볼록부의 표면의 최상부 사이의 제1 거리는 상기 제3 및 제4 딤플의 표면의 최하부에서 상기 제2 볼록부의 표면의 최상부 사이의 제2 거리보다 클 수 있다.
상기 제1 리세스의 깊이는 상기 제2 리세스의 깊이보다 작을 수 있다.
상기 제1 리세스의 폭은 상기 제2 리세스의 폭보다 작을 수 있다.
상기 제1 소스/드레인의 상면은 상기 제1 및 제2 게이트 전극의 하면보다 높고, 상기 제2 소스/드레인의 상면은 상기 제3 및 제4 게이트 전극의 하면과 같을 수 있다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법은 기판 상에 돌출되고, 제1 방향으로 연장되는 핀형 패턴을 형성하고, 상기 핀형 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 형성하고, 상기 게이트 전극의 적어도 일측에 상기 핀형 패턴을 식각하여 리세스를 형성하되, 상기 리세스는 아래로 볼록한 제1 및 제2 딤플을 포함하고, 상기 리세스를 채우는 소스/드레인을 형성하되, 상기 소스/드레인은 상면에 아래로 볼록한 상면 딤플을 포함한다.
상기 리세스를 형성하는 것은, U 형상의 제1 리세스를 형성하되, 상기 제1 리세스는 서로 대향하는 제1 및 제2 측벽을 포함하고, 상기 제1 측벽의 일부를 제거하여 제1 딤플을 형성하고, 상기 제2 측벽의 일부를 제거하여 제2 딤플을 형성하는 것을 포함할 수 있다.
상기 제1 딤플과 제2 딤플은 동시에 형성될 수 있다.
상기 제1 리세스를 형성하는 것은, 상기 제1 및 제2 딤플 사이에 위로 볼록한 볼록부를 형성하는 것을 포함할 수 있다.
상기 상면 딤플은 상기 볼록부와 오버랩될 수 있다.
상기 게이트 전극의 측면에 게이트 스페이서를 형성하는 것을 더 포함하되, 상기 게이트 스페이서와 상기 소스/드레인은 서로 접할 수 있다.
상기 제1 리세스의 측벽은 상기 게이트 스페이서의 외측벽과 연속적일 수 있다.
상기 소스/드레인은 상기 게이트 스페이서의 하면과 접할 수 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이다.
도 2는 도 1의 A - A' 를 따라서 절단한 단면도이다.
도 3은 도 2의 J1 부분을 세부적으로 설명하기 위한 확대 단면도이다.
도 4는 1의 C - C'를 따라서 절단한 단면도이다.
도 5는 1의 E - E'를 따라서 절단한 단면도이다.
도 6은 1의 B - B' 를 따라서 절단한 단면도이다.
도 7은 4의 J2 부분을 세부적으로 설명하기 위한 확대 단면도이다.
도 8 도 1의 D - D'를 따라서 절단한 단면도이다.
도 9는 도 1의 F - F'를 따라서 절단한 단면도이다.
도 10은 도 1의 A - A' 및 B - B'를 따라서 절단한 비교 단면도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 내지 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 23은 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 24는 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 레이아웃 디자인 시스템, 이를 이용한 반도체 장치 및 그 제조 방법에 대해서 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이 아웃도이고, 도 2는 도 1의 A - A' 를 따라서 절단한 단면도이다. 도 3은 도 2의 J1 부분을 세부적으로 설명하기 위한 확대 단면도이고, 도 4는 1의 C - C'를 따라서 절단한 단면도이다. 도 5는 1의 E - E'를 따라서 절단한 단면도이다.
도 1 내지 도 5를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판(10), 제1 핀형 패턴(F1), 제2 핀형 패턴(F2), 제1 내지 제3 쉘로우 트렌치(ST1~ST3), 제1 및 제2 트렌치(T1, T2), 제1 층간 절연막(20), 제2 층간 절연막(30), 제1 게이트 전극(200), 제2 게이트 전극(300), 게이트 절연막(130, 140), 게이트 스페이서(160) 및 제1 소스/드레인(E1) 등을 포함할 수 있다.
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(10)은 제1 액티브 영역(ACT1)을 포함할 수 있다. 제2 트렌치(T2)는 제1 액티브 영역(ACT1)에 접할 수 있다. 즉, 제1 액티브 영역(ACT1)은 제1 트렌치(T1)와 제2 트렌치(T2) 사이에 위치할 수 있다.
도 1을 참조하면, 제1 핀형 패턴(F1)은 제1 방향(X)으로 길게 연장될 수 있다. 도 1에서는 제1 핀형 패턴(F1)이 직사각형 형태로 도시되었지만, 이에 한정되는 것은 아니다. 만일 제1 핀형 패턴(F1)이 직사각형 형태인 경우에는 제1 핀형 패턴(F1)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 평행하지 않고 교차되는 방향일 수 있다.
제1 핀형 패턴(F1)은 복수이고, 제1 핀형 패턴(F1)들은 제2 방향(Y)으로 서로 이격되어 배치될 수 있다.
복수의 제1 핀형 패턴(F1)은 제1 내지 제3 쉘로우 트렌치(ST1~ST3)에 의해서 정의될 수 있다. 즉, 제1 영역(Ⅰ)에서는 제1 트렌치(T1), 제2 트렌치(T2) 및 제1 내지 제3 쉘로우 트렌치(ST1~ST3)에 의해서 제1 핀형 패턴(F1)이 정의된다.
제1 내지 제3 쉘로우 트렌치(ST1~ST3)의 깊이는 제1 및 제2 트렌치(T1, T2)의 깊이보다 얕거나 같을 수 있다. 다만, 제1 내지 제3 쉘로우 트렌치(ST1~ST3)의 폭은 제1 및 제2 트렌치(T1, T2)의 폭보다 좁을 수 있다. 이에 따라, 제1 및 제2 트렌치(T1, T2) 내에 형성되는 제1 층간 절연막(20)의 부피가 제1 내지 제3 쉘로우 트렌치(ST1~ST3) 내에 형성되는 제1 층간 절연막(20)의 부피보다 클 수 있다.
제1 핀형 패턴(F1)은 기판(10)의 일부를 식각하여 형성된 것일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제1 핀형 패턴(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
예를 들어, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 몇몇 실시예에서는 제1 핀형 패턴(F1)은 실리콘 및 실리콘 저마늄이 교차되어 적층된 나노 와이어 구조체일 수도 있다. 단, 이하에서 본 발명의 실시예들에 따른 반도체 장치의 제1 핀형 패턴(F1)은 실리콘을 포함하는 것으로 설명한다.
제1 층간 절연막(20)은 제1 내지 제3 쉘로우 트렌치(ST1~ST3) 및 제1 및 제2 트렌치(T1, T2)의 일부를 채울 수 있다. 제1 층간 절연막(20)은 제1 핀형 패턴(F1)의 측면의 일부를 둘러쌀 수 있다.
제1 층간 절연막(20)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(20)은 특정한 응력(stress) 특성을 가질 수 있다. 즉, 제1 층간 절연막(20)은 증착된 뒤에 열처리에 의해서 그 부피가 수축되어 인장 응력(tensile stresss) 특성을 가질 수 있다. 제1 층간 절연막(20)이 가지는 인장 응력 특성에 의해서 제1 층간 절연막(20)의 부피에 따른 제1 핀형 패턴(F1)의 기울기가 결정될 수 있다. 즉, 양 측면에 위치하는 제1 층간 절연막(20)의 부피가 서로 다른 경우에, 그 부피의 차가 클수록 핀형 패턴의 기울기가 커질 수 있다. 이는, 큰 부피의 제1 층간 절연막(20)의 수축률(shirink rate)이 작은 부피의 제1 층간 절연막(20)의 수축률보다 작기 때문이다.
구체적으로, 제1 핀형 패턴(F1) 중 제1 트렌치(T1) 및 제2 트렌치(T2)와 직접 접하는 제1 핀형 패턴(F1)은 각각 제1 트렌치(T1) 및 제2 트렌치(T2) 방향으로 기울어질 수 있다.
즉, 제1 핀형 패턴(F1) 중 제1 트렌치(T1) 및 제2 트렌치(T2)와 직접 접하는 제1 핀형 패턴(F1)의 제1 트렌치(T1) 및 제2 트렌치(T2) 방향의 기립각도는 각각 제1 각도(θ1) 및 제2 각도(θ2)이다.
제1 및 제2 각도(θ1, θ2)는 예각일 수 있다. 즉, 제1 핀형 패턴(F1)은 접하는 트렌치 중 더 큰 트렌치 방향으로 예각만큼 기울어질 수 있다.
제1 게이트 전극(200) 및 제2 게이트 전극(300)은 서로 나란하게 연장될 수 있다. 제1 게이트 전극(200) 및 제2 게이트 전극(300)은 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 전극(200) 및 제2 게이트 전극(300)은 제1 방향(X)으로 서로 이격될 수 있다. 제1 게이트 전극(200)은 제2 게이트 전극(300)과 제1 거리(D1)만큼 이격될 수 있다.
제1 게이트 전극(200)은 제2 방향(Y)으로 연장될 수 있다. 제1 게이트 전극(200)은 제1 핀형 패턴(F1)과 각각 교차될 수 있다. 즉, 제1 게이트 전극(200)은 서로 이격된 복수의 제1 핀형 패턴(F1)들과 각각 오버랩되는 부분을 포함할 수 있다. 제1 핀형 패턴(F1)은 제1 게이트 전극(200)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.
제2 게이트 전극(300)은 제2 방향으로 연장될 수 있다. 제2 게이트 전극(300)은 제1 핀형 패턴(F1)과 각각 교차될 수 있다. 즉, 제2 게이트 전극(300)은 서로 이격된 복수의 제1 핀형 패턴(F1)들과 각각 오버랩되는 부분을 포함할 수 있다. 제1 핀형 패턴(F1)은 제2 게이트 전극(300)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.
도 2 및 도 4를 참고하면, 제1 게이트 전극(200)은 제1 일함수 메탈(210) 및 제1 필 메탈(220)을 포함할 수 있다. 제1 일함수 메탈(210)은 일함수 조절을 하고, 제1 필 메탈(220)은 제1 일함수 메탈(210)에 의해 형성된 공간을 채우는 역할을 한다. 제1 일함수 메탈(210)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
본 발명의 몇몇 실시예에서 제1 영역(Ⅰ)은 PMOS 영역일 수 있으므로, 제1 일함수 메탈(210) 및 제3 일함수 메탈(310)은 N형 일함수 메탈 및 P형 일함수 메탈의 조합일 수 있다. 예를 들어, 제1 일함수 메탈(210) 및 제3 일함수 메탈(310)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제1 필 메탈(220) 및 제3 필 메탈(320)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 제1 게이트 전극(200) 및 제2 게이트 전극(300)은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(130, 140)은 제1 핀형 패턴(F1)과 제1 및 제2 게이트 전극(200, 300) 사이 및 제1 층간 절연막(20)과 제1 및 제2 게이트 전극(200, 300) 사이에 형성될 수 있다.
게이트 절연막(130, 140)은 계면막(130)과 고유전율막(140)을 포함할 수 있다.
계면막(130)은 제1 핀형 패턴(F1)의 일부를 산화시켜 형성될 수 있다. 계면막(130)은 제1 층간 절연막(20)의 상면보다 위로 돌출된 제1 핀형 패턴(F1)의 프로파일을 따라서 형성될 수 있다. 제1 핀형 패턴(F1)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(130)은 실리콘 산화막을 포함할 수 있다.
도 4에서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(130)의 형성 방법에 따라서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.
또는, 제1 층간 절연막(20)이 실리콘 산화물을 포함하는 경우여도, 제1 층간 절연막(20)에 포함된 실리콘 산화물의 물성과 계면막(130)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.
고유전율막(140)은 계면막(130)과 제1 및 제2 게이트 전극(200, 300) 사이에 형성될 수 있다. 제1 층간 절연막(20)의 상면보다 위로 돌출된 제1 핀형 패턴(F1)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율막(140)은 제1 및 제2 게이트 전극(200, 300)과 제1 층간 절연막(20)사이에 형성될 수 있다.
고유전율막(140)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율막(140)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(160)는 제2 방향(Y)으로 연장된 제1 및 제2 게이트 전극(200, 300)의 측벽 상에 배치될 수 있다. 게이트 스페이서(160)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(160)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 게이트 스페이서(160)의 형상 및 게이트 스페이서(160)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
도 2, 도 3 및 도 5를 참고하면, 제1 소스/드레인(E1)은 제1 게이트 전극(200) 및 제2 게이트 전극(300)의 제1 방향(X)의 양측에, 제1 핀형 패턴(F1) 상에 각각 형성될 수 있다. 제1 소스/드레인(E1)은 제1 핀형 패턴(F1) 상에서 각각의 트랜지스터의 소스/드레인 영역이 될 수 있다.
도 2는 제1 방향(X)의 단면도이고, 도 5는 제2 방향(Y)의 단면도이다.
도 2를 먼저 참고하면, 제1 영역(Ⅰ)에서 제1 소스/드레인(E1)은 제1 핀형 패턴(F1)의 상면에 형성된 제1 리세스(F1r)를 채우도록 형성될 수 있다. 이 때, 제1 핀형 패턴(F1)의 상면에 제1 리세스(F1r)가 형성되지 않은 부분에 제1 게이트 전극(200) 및 제2 게이트 전극(300)이 형성되므로, 제1 소스/드레인(E1)은 제1 게이트 전극(200) 및 제2 게이트 전극(300) 사이에 형성될 수 있다.
제1 소스/드레인(E1)은 제1 핀형 패턴(F1)과 동일한 상면을 가질 수 있다. 즉, 제1 소스/드레인(E1)의 상면의 높이와 제1 핀형 패턴(F1)의 상면의 높이는 동일할 수 있다. 제1 소스/드레인(E1)의 상면은 평평할 수 있다. 제1 소스/드레인(E1)의 상면의 일부는 게이트 스페이서(160)의 하면의 일부와 오버랩될 수 있다.
제1 소스/드레인(E1)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제1 소스/드레인(E1)은 상승된 소스/드레인일 수 있다. 제1 액티브 영역(ACT1)은 PMOS 영역일 수 있으므로, 제1 소스/드레인(E1)은 예를 들어, SiGe 에피택셜층일 수 있다. 제1 소스/드레인(E1)은 제1 핀형 패턴(F1)의 제1 리세스(F1r)를 채울 수 있다. 이에 따라, 제1 소스/드레인(E1)은 제1 리세스(F1r)의 바닥면을 따라 W자형의 하부를 가질 수 있다. 본 발명의 몇몇 실시예에서 제1 소스/드레인(E1)은 제1 리세스(F1r)의 형성에 따라서 W형태 혹은 U자가 연속된 "UU"형태의 하부를 가질 수 있다.
마찬가지로, 제1 소스/드레인(E1)은 깊이 방향으로 갈수록 폭이 좁아질 수 있다. 제1 소스/드레인(E1)은 제1 게이트 전극(200) 및 제2 게이트 전극(300)의 양측에 형성되어 있고, 게이트 전극을 중심으로 양측에 있는 제1 소스/드레인(E1) 사이의 영역은 제1 채널 영역으로 사용될 수 있다. 이러한 제1 채널 영역의 길이(D2) 즉, 제1 소스/드레인(E1) 사이의 간격(D2)은 제1 액티브 영역(ACT1)에서 서로 동일할 수 있다. 단, 제1 소스/드레인(E1) 사이의 간격은 깊이 방향으로 갈수록 더 넓어질 수 있다. 즉, 제1 소스/드레인(E1) 사이의 간격(D2)은 더 깊은 레벨에서는 더 넓은 간격(D2')이 될 수 있다.
도 3을 참고하면, 제1 소스/드레인(E1)은 게이트 스페이서(160)와 오버랩될 수 있다. 구체적으로, 제1 소스/드레인(E1)은 게이트 스페이서(160)와 오버랩되는 오버랩 영역(OR)과, 게이트 스페이서(160)와 비오버랩되는 비오버랩 영역(NOR)을 포함할 수 있다.
오버랩 영역(OR)은 제1 게이트 전극(200)의 측면에 형성된 게이트 스페이서(160)와 오버랩되는 영역과, 제2 게이트 전극(300)의 측면에 형성된 게이트 스페이서(160)와 오버랩되는 영역을 포함할 수 있다. 즉, 오버랩 영역(OR)은 2개의 영역으로 분리될 수 있다. 단, 이에 제한되는 것은 아니다. 오버랩 영역(OR)은 상기 2개의 영역 중 적어도 하나의 영역만이 존재할 수도 있다.
비오버랩 영역(NOR)은 2개의 오버랩 영역(OR) 사이에 위치할 수 있다. 비오버랩 영역(NOR)은 오버랩 영역(OR)에 비해서, 더 깊게 형성될 수 있다.
제1 리세스(F1r)의 바닥면은 제1 딤플(DP1) 및 제2 딤플(DP2)을 포함할 수 있다. 제1 딤플(DP1) 및 제2 딤플(DP2)은 아래로 볼록한 형상일 수 있다. 제1 딤플(DP1) 및 제2 딤플(DP2) 사이에는 제1 볼록부(CV1)를 포함할 수 있다. 즉, 제1 볼록부(CV1)는 양측에 제1 딤플(DP1) 및 제2 딤플(DP2)이 형성될 수 있다. 제1 딤플(DP1) 및 제2 딤플(DP2)의 최하부의 높이는 서로 동일할 수 있다.
제1 소스/드레인(E1)은 제1 리세스(F1r)를 채울 수 있다. 제1 소스/드레인(E1)은 제1 영역(E1-1) 및 제2 영역(E1-2)을 포함할 수 있다. 제1 영역(E1-1)은 2개의 제2 영역(E1-2) 사이에 위치할 수 있다. 즉, 제1 영역(E1-1)의 양측에 제2 영역(E1-2)이 위치할 수 있다.
제1 영역(E1-1)은 제1 리세스(F1r)의 제1 볼록부(CV1)와 오버랩되는 영역일 수 있다. 제2 영역(E1-2)은 제1 리세스(F1r)의 제1 딤플(DP1) 및 제2 딤플(DP2)과 각각 오버랩되는 영역일 수 있다. 즉, 제2 영역(E1-2)의 하면은 U자 형상일 수 있다. 제1 영역(E1-1)의 두께(EH1)는 제2 영역(E1-2)의 두께(EH2)보다 얇을 수 있다. 특히, 제1 소스/드레인(E1)의 상면은 평평하므로, 제1 영역(E1-1)의 두께(EH1)와 제2 영역(E1-2)의 두께(EH2)의 차이는 제1 딤플(DP1), 제2 딤플(DP2) 및 제1 볼록부(CV1)에 의해서 발생할 수 있다.
제1 소스/드레인(E1)의 하면의 기울기는 연속적일 수 있다. 즉, 제1 소스/드레인(E1)의 하면은 곡면으로만 형성되고, 모서리가 형성되지 않을 수 있다. 즉, 제1 딤플(DP1), 제2 딤플(DP2) 및 제1 볼록부(CV1)의 표면의 기울기는 모두 연속적이고, 각각의 연결부분도 기울기가 연속적일 수 있다. 단, 이에 제한되는 것은 아니다.
도 5를 참고하면, 제1 소스/드레인(E1)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제1 소스/드레인(E1)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 5에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제1 액티브 영역(ACT1)에서는 본 발명의 실시예에 따른 반도체 장치가 PMOS 트랜지스터이므로, 제1 소스/드레인(E1)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
제1 소스/드레인(E1)은 각각 볼록 다각형 형상일 수 있다. 이 때, 복수의 제1 소스/드레인(E1)은 서로 동일한 형상을 가질 수 있다. 이 때, "동일한"이란 서로 완전히 동일한 형상만을 의미하는 것은 아니고, 볼록 다각형의 내각이 서로 동일한 것을 포함하는 개념이다.
또한, 제1 소스/드레인(E1)은 각각 서로 좌우 대칭일 수 있다. 또한, 제1 소스/드레인(E1)은 하부 영역과, 상기 하부 영역 상에 형성되는 상부 영역을 포함하고, 상기 하부 영역은 높이가 높아질수록 폭이 넓어지고, 상기 상부 영역은 높이가 높아질수록 폭이 좁아질 수 있다.
상기 상부 영역은 서로 대칭되는 제1 외면과 제2 외면을 포함하고, 상기 제1 및 제2 외면의 법선 방향은 상기 제1 소스/드레인(E1)에서 동일할 수 있다.
복수의 제1 소스/드레인(E1)은 서로 내각 동일할 수 있다. 본 발명의 몇몇 실시예에서 내각은 제1 핀형 패턴(F1)과 접하지 않는 3개의 내각만을 의미할 수 있다. 즉, 제1 소스/드레인(E1)의 상기 3개의 내각은 결정방향에 따라 일정한 값을 가질 수 밖에 없다.
제1 액티브 영역(ACT1)은 PMOS 영역이므로, 제1 소스/드레인(E1)이 SiGe을 포함할 수 있고, 이의 에피택셜 성장은 결정 방향으로 반듯하게 수행될 수 있다. 따라서, 제1 소스/드레인(E1)은 서로 동일한 형상을 가질 수 있다.
이하, 도 1, 도 6 내지 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 6은 1의 B - B' 를 따라서 절단한 단면도이고, 도 7은 4의 J2 부분을 세부적으로 설명하기 위한 확대 단면도이다. 도 8 도 1의 D - D'를 따라서 절단한 단면도이고, 도 9는 도 1의 F - F'를 따라서 절단한 단면도이다.
도 1 및 도 6 내지 도 9를 참조하면, 기판(10)은 제2 액티브 영역(ACT2)을 포함할 수 있다. 제3 트렌치(T3)는 제2 액티브 영역(ACT2)에 접할 수 있다. 즉, 제2 액티브 영역(ACT2)은 제1 트렌치(T1)와 제3 트렌치(T3) 사이에 위치할 수 있다.
도 1을 참조하면, 제2 핀형 패턴(F2)은 제1 방향(X)으로 길게 연장될 수 있다. 도 1에서는 제2 핀형 패턴(F2)이 직사각형 형태로 도시되었지만, 이에 한정되는 것은 아니다. 만일 제2 핀형 패턴(F1)이 직사각형 형태인 경우에는 제2 핀형 패턴(F2)은 제1 방향(X)으로 연장되는 장변과 제2 방향(Y)으로 연장되는 단변을 포함할 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 평행하지 않고 교차되는 방향일 수 있다.
제2 핀형 패턴(F2)은 복수이고, 제2 핀형 패턴(F2)들은 제2 방향(Y)으로 서로 이격되어 배치될 수 있다.
복수의 제2 핀형 패턴(F2)은 제4 내지 제6 쉘로우 트렌치(ST4~ST6)에 의해서 정의될 수 있다. 즉, 제2 영역(Ⅱ)에서는 제1 트렌치(T1), 제3 트렌치(T3) 및 제4 내지 제6 쉘로우 트렌치(ST4~ST6)에 의해서 제2 핀형 패턴(F2)이 정의된다.
제4 내지 제6 쉘로우 트렌치(ST4~ST6)의 깊이는 제1 및 제3 트렌치(T1, T3)의 깊이보다 얕거나 같을 수 있다. 다만, 제4 내지 제6 쉘로우 트렌치(ST4~ST6)의 폭은 제1 및 제3 트렌치(T1, T3)의 폭보다 좁을 수 있다. 이에 따라, 제1 및 제3 트렌치(T1, T3) 내에 형성되는 제1 층간 절연막(20)의 부피가 제4 내지 제6 쉘로우 트렌치(ST4~ST6) 내에 형성되는 제1 층간 절연막(20)의 부피보다 클 수 있다.
제2 핀형 패턴(F2)은 기판(10)의 일부를 식각하여 형성된 것일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제2 핀형 패턴(F2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제2 핀형 패턴(F2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
본 발명의 몇몇 실시예에서는 제2 핀형 패턴(F2)은 실리콘 및 실리콘 저마늄이 교차되어 적층된 나노 와이어 구조체일 수도 있다. 단, 이하에서 본 발명의 실시예들에 따른 반도체 장치의 제2 핀형 패턴(F2)은 실리콘을 포함하는 것으로 설명한다.
제1 층간 절연막(20)은 제4 내지 제6 쉘로우 트렌치(ST4~ST6) 및 제1 및 제3 트렌치(T1, T3)의 일부를 채울 수 있다. 제1 층간 절연막(20)은 제2 핀형 패턴(F2)의 측면의 일부를 둘러쌀 수 있다.
제2 핀형 패턴(F2) 중 제2 트렌치(T2) 및 제3 트렌치(T3)와 직접 접하는 제2 핀형 패턴(F2)은 각각 제2 트렌치(T2) 및 제3 트렌치(T3) 방향으로 기울어질 수 있다.
즉, 제2 핀형 패턴(F2) 중 제2 트렌치(T2) 및 제3 트렌치(T3)와 직접 접하는 제2 핀형 패턴(F2)의 제2 트렌치(T2) 및 제3 트렌치(T3) 방향의 기립각도는 각각 제3 각도(θ3) 및 제4 각도(θ4)이다.
제3 및 제4 각도(θ3, θ4)는 예각일 수 있다. 즉, 제2 핀형 패턴(F2)은 접하는 트렌치 중 더 큰 트렌치 방향으로 예각만큼 기울어질 수 있다.
제3 게이트 전극(201) 및 제4 게이트 전극(301)은 서로 나란하게 연장될 수 있다. 제3 게이트 전극(201) 및 제4 게이트 전극(301)은 제2 방향(Y)으로 연장될 수 있다. 제3 게이트 전극(201) 및 제4 게이트 전극(301)은 제2 방향(Y)으로 서로 이격될 수 있다. 제3 게이트 전극(201)은 제4 게이트 전극(301)과 제1 거리(D1)만큼 이격될 수 있다. 즉, 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에서 2개의 게이트 전극이 서로 이격되는 거리는 동일할 수 있다.
제3 게이트 전극(201)은 제2 방향(Y)으로 연장될 수 있다. 제3 게이트 전극(201)은 제2 핀형 패턴(F2)과 각각 교차될 수 있다. 즉, 제3 게이트 전극(201)은 서로 이격된 복수의 제2 핀형 패턴(F2)들과 각각 오버랩되는 부분을 포함할 수 있다. 제2 핀형 패턴(F2)은 제3 게이트 전극(201)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.
제4 게이트 전극(301)은 제2 방향(Y)으로 연장될 수 있다. 제4 게이트 전극(301)은 제2 핀형 패턴(F2)과 각각 교차될 수 있다. 즉, 제4 게이트 전극(301)은 서로 이격된 복수의 제2 핀형 패턴(F2)들과 각각 오버랩되는 부분을 포함할 수 있다. 제2 핀형 패턴(F2)은 제4 게이트 전극(301)과 오버랩되는 부분과 오버랩되지 않는 부분을 각각 포함할 수 있다.
도 6 및 도 8을 참고하면, 제3 게이트 전극(201)은 제3 일함수 메탈(211) 및 제3 필 메탈(221)을 포함할 수 있다. 제3 일함수 메탈(211)은 일함수 조절을 하고, 제3 필 메탈(221)은 제3 일함수 메탈(211)에 의해 형성된 공간을 채우는 역할을 한다. 제3 일함수 메탈(211)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
제4 게이트 전극(301)은 제4 일함수 메탈(311) 및 제4 필 메탈(321)을 포함할 수 있다. 제4 일함수 메탈(311)은 일함수 조절을 하고, 제4 필 메탈(321)은 제4 일함수 메탈(311)에 의해 형성된 공간을 채우는 역할을 한다. 제4 일함수 메탈(311)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
본 발명의 몇몇 실시예에서 제2 영역(Ⅱ)은 NMOS 영역일 수 있으므로, 제2 일함수 메탈(211) 및 제4 일함수 메탈(311)은 N형 일함수 메탈일 수 있다. 제2 일함수 메탈(211) 및 제4 일함수 메탈(311)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 필 메탈(221) 및 제4 필 메탈(321)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
이러한 제3 게이트 전극(201) 및 제4 게이트 전극(301)은 예를 들어, 리플레이스먼트 공정(replacement process)또는 게이트 라스트 공정(gate last process)을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(130, 140)은 제2 핀형 패턴(F1)과 제3 및 제4 게이트 전극(201, 301) 사이 및 제1 층간 절연막(20)과 제3 및 제4 게이트 전극(201, 301) 사이에 형성될 수 있다.
게이트 절연막(130, 140)은 계면막(130)과 고유전율막(140)을 포함할 수 있다.
계면막(130)은 제2 핀형 패턴(F2)의 일부를 산화시켜 형성될 수 있다. 계면막(130)은 제1 층간 절연막(20)의 상면보다 위로 돌출된 제2 핀형 패턴(F2)의 프로파일을 따라서 형성될 수 있다. 제2 핀형 패턴(F2)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(130)은 실리콘 산화막을 포함할 수 있다.
도 8에서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 계면막(130)의 형성 방법에 따라서, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.
또는, 제1 층간 절연막(20)이 실리콘 산화물을 포함하는 경우여도, 제1 층간 절연막(20)에 포함된 실리콘 산화물의 물성과 계면막(130)에 포함된 실리콘 산화막의 물성이 다를 경우, 계면막(130)은 제1 층간 절연막(20)의 상면을 따라서 형성될 수도 있다.
고유전율막(140)은 계면막(130)과 제3 및 제4 게이트 전극(201, 301) 사이에 형성될 수 있다. 제1 층간 절연막(20)의 상면보다 위로 돌출된 제2 핀형 패턴(F2)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율막(140)은 제3 및 제4 게이트 전극(201, 301)과 제1 층간 절연막(20)사이에 형성될 수 있다.
고유전율막(140)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율막(140)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(160)는 제2 방향(Y)으로 연장된 제3 및 제4 게이트 전극(201, 301)의 측벽 상에 배치될 수 있다. 게이트 스페이서(160)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(160)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 게이트 스페이서(160)의 형상 및 게이트 스페이서(160)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
도 6, 도 7 및 도 9를 참고하면, 제2 소스/드레인(E2)은 제3 게이트 전극(201) 및 제4 게이트 전극(301)의 제1 방향(X)의 양측에, 제2 핀형 패턴(F2) 상에 각각 형성될 수 있다. 제2 소스/드레인(E2)은 제2 핀형 패턴(F2) 상에서 각각의 트랜지스터의 소스/드레인 영역이 될 수 있다.
도 6은 제1 방향(X)의 단면도이고, 도 9는 제2 방향(Y)의 단면도이다.
도 6을 먼저 참고하면, 제2 영역(Ⅱ)에서 제2 소스/드레인(E2)은 제2 핀형 패턴(F2)의 상면에 형성된 제2 리세스(F2r)를 채우도록 형성될 수 있다. 이 때, 제2 핀형 패턴(F2)의 상면에 제2 리세스(F2r)가 형성되지 않은 부분에 제3 게이트 전극(201) 및 제4 게이트 전극(301)이 형성되므로, 제2 소스/드레인(E2)은 제3 게이트 전극(201) 및 제4 게이트 전극(301) 사이에 형성될 수 있다.
제2 소스/드레인(E2)은 제2 핀형 패턴(F2)보다 높은 상면을 가질 수 있다. 즉, 제2 소스/드레인(E2)의 상면의 높이는 제2 핀형 패턴(F2)의 상면의 높이보다 높을 수 있다.
제2 소스/드레인(E2)은 제3 게이트 전극(201) 및 제4 게이트 전극(301)의 제1 방향(X)의 양측에, 제2 핀형 패턴(F2) 상에 각각 형성될 수 있다. 제2 소스/드레인(E2)은 제2 핀형 패턴(F2) 상에서 각각의 트랜지스터의 소스/드레인 영역이 될 수 있다.
제2 소스/드레인(E2)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제2 소스/드레인(E2)은 상승된 소스/드레인일 수 있다. 제2 액티브 영역(ACT2)은 NMOS 영역일 수 있으므로, 제2 소스/드레인(E2)은 Si 에피택셜층일 수 있다. 이 때, 제2 소스/드레인(E2)은 SiC, P가 고농도로 도핑된 Si:P 또는 SiPC를 포함할 수 있다.
제2 소스/드레인(E2)은 제2 핀형 패턴(F2)의 제2 리세스(F2r)를 채울 수 있다. 이에 따라, 제2 소스/드레인(E2)은 제2 리세스(F2r)의 바닥면을 따라 W자형의 하부를 가질 수 있다. 본 발명의 몇몇 실시예에서 제1 소스/드레인(E1)은 제1 리세스(F1r)의 형성에 따라서 W형태 혹은 U자가 연속된 "UU"형태의 하부를 가질 수 있다.
마찬가지로, 제2 소스/드레인(E2)은 깊이 방향으로 갈수록 폭이 좁아질 수 있다. 제2 소스/드레인(E2)은 제3 게이트 전극(201) 및 제4 게이트 전극(301)의 양측에 형성되어 있고, 게이트 전극을 중심으로 양측에 있는 제2 소스/드레인(E2) 사이의 영역은 제2 채널 영역으로 사용될 수 있다. 이러한 제2 채널 영역의 길이(D3) 즉, 제2 소스/드레인(E2) 사이의 간격(D3)은 제2 영역(Ⅱ)에서 서로 동일할 수 있다. 단, 제2 소스/드레인(E2)의 하면이 U자 형태로 형성됨에 따라서, 제2 소스/드레인(E2) 사이의 간격은 깊이 방향으로 갈수록 더 넓어질 수 있다. 즉, 제2 소스/드레인(E2) 사이의 간격(D3)은 더 깊은 레벨에서는 더 넓은 간격(D3')이 될 수 있다.
도 7을 참고하면, 제2 소스/드레인(E2)은 게이트 스페이서(160)와 오버랩되지 않을 수 있다.
제2 리세스(F2r)의 바닥면은 제3 딤플(DP3) 및 제4 딤플(DP4)을 포함할 수 있다. 제3 딤플(DP3) 및 제4 딤플(DP4)은 아래로 볼록한 형상일 수 있다. 제3 딤플(DP3) 및 제4 딤플(DP4) 사이에는 제2 볼록부(CV2)를 포함할 수 있다. 즉, 제2 볼록부(CV2)는 양측에 제3 딤플(DP3) 및 제4 딤플(DP4)이 형성될 수 있다. 제3 딤플(DP3) 및 제4 딤플(DP4)의 최하부의 높이는 서로 동일할 수 있다.
제2 소스/드레인(E2)은 제2 리세스(F2r)를 채울 수 있다. 제2 소스/드레인(E2)은 제1 영역(E2-1) 및 제1 영역(E2-2)을 포함할 수 있다. 제1 영역(E2-1)은 2개의 제1 영역(E2-2) 사이에 위치할 수 있다. 즉, 제1 영역(E2-1)의 양측에 제1 영역(E2-2)이 위치할 수 있다.
제1 영역(E2-1)의 상면은 아래로 볼록할 수 있다. 제2 영역은 위로 볼록할 수 있다. 제1 영역(E2-1) 및 제1 영역(E2-2)의 상면은 연속적일 수 있다. 즉, 제2 소스/드레인의 상면은 아래로 볼록한 상면 딤플을 포함할 수 있고, 상기 상면 딤플은 제1 영역(E2-1)에 형성될 수 있다. 제1 영역(E2-2)은 제1 영역(E2-1)의 상면 딤플에 의해서 제1 영역(E2-1) 쪽으로 기울어지는 형상일 수 있다.
제1 영역(E2-2)의 최상부는 상기 제3 게이트 전극(201) 및 제4 게이트 전극(301)의 하면보다 높게 형성될 수 있다. 제2 소스/드레인(E2)의 하면의 기울기는 연속적일 수 있다. 즉, 제2 소스/드레인(E2)의 하면은 곡면으로만 형성되고, 모서리가 형성되지 않을 수 있다. 다시 말하면, 제3 딤플(DP3), 제4 딤플(DP4) 및 제2 볼록부(CV2)의 표면의 기울기는 모두 연속적이고, 각각의 연결부분도 기울기가 연속적일 수 있다. 단, 이에 제한되는 것은 아니다.
제1 영역(E2-1)은 제2 리세스(F2r)의 제2 볼록부(CV2)와 오버랩되는 영역일 수 있다. 제1 영역(E2-2)은 제2 리세스(F2r)의 제3 딤플(DP3) 및 제4 딤플(DP4)과 각각 오버랩되는 영역일 수 있다. 즉, 제1 영역(E2-2)의 하면은 U자 형상일 수 있다. 제1 영역(E2-1)의 두께(EH3는 제1 영역(E2-2)의 두께(EH4)보다 얇을 수 있다.
도 9를 참고하면, 제2 소스/드레인(E2)의 외주면은 다양한 형상일 수 있다. 예를 들어, 제2 소스/드레인(E2)의 외주면은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 9에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
제2 영역(Ⅱ)에서는 본 발명의 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우, 제2 소스/드레인(E2)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제2 핀형 패턴(F2)이 실리콘일 때, 제2 소스/드레인(E2)은 실리콘보다 격자 상수가 작은 물질(예를 들어, SiC, SiPC, SiP)을 포함할 수 있다. 예를 들어, 인장 스트레스 물질은 제2 핀형 패턴(F2)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
도 9를 참조하면, 제2 영역(Ⅱ)의 제2 소스/드레인(E2)은 볼록 다각형 형상일 수 있다. 상기 볼록 다각형은 5각형일 수 있다. 이 때, "볼록 다각형"은 내각 외에는 반드시 평평한 면을 가지는 도형만을 의미하는 것이 아니라, 크게 특징되는 복수의 내각을 가지되, 상기 복수의 내각들을 곡면으로 연결하는 형상을 포함한다. 즉, 도 9에서 도시된 바와 같이 본 명세서의 "볼록 다각형"은 내각을 크게 특징되게 가지되, 그 외의 다른 내각도 가질 수 있고, 각각의 내각을 연결하는 면이 평면이 아닐 수도 있다.
제2 소스/드레인(E2)은 서로 다른 형상일 수 있다. 구체적으로, 제2 소스/드레인(E2)의 내각은 서로 다를 수 있다.
제2 영역(Ⅱ)은 NMOS 영역이므로, 제2 소스/드레인(E2)이 Si, SiPC 또는 SiP를 포함할 수 있고, 이의 에피택셜 성장은 제1 영역(Ⅰ)과 달리 결정 방향으로 반듯하게 수행되지 않을 수 있다. 따라서, 복수의 제2 소스/드레인(E2)은 서로 다른 형상을 가질 수 있다.
제2 소스/드레인(E2)은 하부 영역과, 상기 하부 영역 상에 형성되는 상부 영역을 포함하고, 상기 하부 영역은 높이가 높아질수록 폭이 넓어지고, 상기 상부 영역은 높이가 높아질수록 폭이 좁아질 수 있다.
제2 소스/드레인(E2)에서, 상기 상부 영역은 서로 대칭되는 제3 외면과 제4 외면을 포함하고, 상기 제3 및 제4 외면의 법선 방향은 상기 제3 및 제4 에피택셜 패턴에서 서로 다를 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 영역(Ⅱ)에서 제2 소스/드레인(E2) 중 일부가 서로 접함에 따라, 에어 갭(G)이 형성될 수 있다.
에어 갭(G)은 서로 접하는 2개의 제2 소스/드레인(E2) 사이에 형성될 수 있다. 에어 갭(G)은 제1 층간 절연막(20) 상에 형성될 수 있다. 에어 갭(G)은 서로 접하는 2개의 제2 소스/드레인(E2)으로 덮힐 수 있다.
이하, 도 1 내지 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 10은 도 1의 A - A' 및 B - B'를 따라서 절단한 비교 단면도이다.
도 1 내지 도 10을 참조하면, 기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 인접한 영역일 수도 있고, 서로 이격된 영역일 수도 있다. 따라서, 제1 영역(Ⅰ)의 제1 핀형 패턴(F1)과 제2 영역(Ⅱ)의 제2 핀형 패턴(F2)은 서로 다른 방향으로 연장될 수도 있다. 단, 설명의 편의를 위해서 제1 영역(Ⅰ)의 제1 핀형 패턴(F1)과 제2 영역(Ⅱ)의 제2 핀형 패턴(F2)은 서로 동일한 방향으로 연장된 것으로 설명한다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 서로 다른 도전형의 트랜지스터가 형성될 수 있다. 예를 들어, 제1 영역(Ⅰ)은 PMOS가 형성되는 영역일 수 있고, 제2 영역(Ⅱ)은 NMOS가 형성되는 영역일 수 있으나 이에 제한되는 것은 아니다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 제1 트렌치(T1), 제2 트렌치(T2) 및 제3 트렌치(T3)에 의해서 정의될 수 있다. 제1 트렌치(T1)는 서로 대향하는 제1 및 제2 측면을 가질 수 있다. 제1 트렌치(T1)는 상기 제1 측면에서 제1 영역(Ⅰ)과 접하고, 상기 제2 측면에서 제2 영역(Ⅱ)과 접할 수 있다.
제1 게이트 전극(200) 및 제3 게이트 전극(201)은 서로 연결될 수도 있고, 아닐 수도 있다. 마찬가지로, 제2 게이트 전극(300) 및 제4 게이트 전극(301)은 서로 연결될 수도 있고, 아닐 수도 있다.
제1 소스/드레인(E1) 및 제2 소스/드레인(E2)은 각각 깊에 따라 폭이 좁아질 수 있다. 또한, 제1 소스/드레인(E1)의 깊이에 따라 좁아지는 폭의 정도는 제2 소스/드레인(E2)의 깊이에 따라 좁아지는 폭의 정도보다 작을 수 있다.
제1 리세스(F1r)의 폭은 제2 리세스(F2r)의 폭보다 클 수 있다. 이 때, "폭"이란 제1 방향(X)의 폭을 의미할 수 있다. 즉, 제1 리세스(F1r)의 제1 방향(X)의 폭은 제2 리세스(F2r)의 제1 방향(X)의 폭보다 클 수 있다. 따라서, 제1 리세스(F1r)는 제2 리세스(F2r)보다 깊고, 제1 리세스(F1r)는 제2 리세스(F2r)보다 제1 방향(X)으로 넓을 수 있다. 이에 따라, 제1 소스/드레인(E1)은 제2 소스/드레인(E2)보다 더 더 큰 부피를 가질 수 있다. 또한, 제1 소스/드레인(E1)의 하면의 최하부는 제2 소스/드레인(E2)의 하면의 최하부보다 낮을 수 있다. 또한, 제1 소스/드레인(E1)의 제1 방향(X)의 폭은 제2 소스/드레인(E2)의 제1 방향(X)의 폭보다 클 수 있다.
제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에서의 소스/드레인 사이의 간격 즉, 제1 소스/드레인(E1) 사이의 간격(D2)과 제2 소스/드레인(E2) 사이의 간격(D3)은 서로 다를 수 있다. 즉, 제1 소스/드레인(E1) 사이의 간격(D2)은 제2 소스/드레인(E2) 사이의 간격(D3)보다 클 수 있다. 이는 제1 방향(X)에서 제1 게이트 전극(200) 및 제2 게이트 전극(300) 사이의 간격(D1)과 제3 게이트 전극(201) 및 제4 게이트 전극(301) 사이의 간격(D1)은 동일한데 반해서, 제1 리세스(F1r) 및 제2 리세스(F2r)의 제1 방향(X)의 폭이 서로 다르기 때문일 수 있다. 즉, 제1 리세스(F1r)의 제1 방향(X)의 폭은 제2 리세스(F2r)의 제1 방향(X)의 폭보다 크기 때문에 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)에서 소스/드레인 사이의 간격이 서로 다를 수 있다.
제1 영역(Ⅰ)에서의 제1 소스/드레인(E1)과 제1 핀형 패턴(F1)이 만나는 계면의 높이는 제2 영역(Ⅱ)에서의 제2 소스/드레인(E2)과 제2 핀형 패턴(F2)이 만나는 계면의 높이보다 낮을 수 있다. 즉, 제1 소스/드레인(E1)의 하면이 제2 소스/드레인(E2)의 하면보다 더 낮을 수 있다.
이는 제1 영역(Ⅰ)에서 제1 핀형 패턴(F1)의 리세스된 깊이가 더 깊기 때문이다. 제1 영역(Ⅰ)에서는 제1 소스/드레인(E1)의 형상이 균일(regular)하게 형성되기 때문에 제1 핀형 패턴(F1)의 제1 리세스(F1r) 정도에 따라, 제1 소스/드레인(E1)의 전체 부피가 결정될 수 있다. 즉, 핀형 패턴의 기판(10)에서 멀어질수록 좁아질 수 있다. 따라서, 제1 리세스(F1r)가 깊어질수록 리세스된 핀형 패턴의 상면의 폭이 넓어질 수 있다. 즉, 제1 소스/드레인(E1)의 전체 부피는 결정 방향에 따라 형성되므로 노출된 핀형 패턴의 상면의 폭에 따라 결정될 수 있다.
이에 반해, 제2 영역(Ⅱ)에서는 제2 소스/드레인(E2)의 형상이 불균일(irregular)하므로 노출된 핀형 패턴의 상면의 폭이 제2 소스/드레인(E2)의 부피에 영향을 주지 못한다. 단지, 얼만큼의 시간 동안 제2 소스/드레인(E2)이 성장하였는지가 제2 소스/드레인(E2)의 부피를 결정할 수 있다. 따라서, 제1 영역(Ⅰ)과 달리 제2 영역(Ⅱ)에서는 굳이 핀형 패턴의 리세스를 깊게 형성할 필요가 없다. 따라서, 제1 영역(Ⅰ)의 핀형 패턴과 에피택셜 패턴의 계면의 높이는 제2 영역(Ⅱ)의 핀형 패턴과 에피택셜 패턴의 계면의 높이보다 낮을 수 있다.
제2 영역(Ⅱ)의 제2 핀형 패턴(F2)의 상면은 제1 영역(Ⅰ)의 제1 핀형 패턴(F1)의 상면보다 높을 수 있다. 이에 따라 제2 영역(Ⅱ)의 제2 핀형 패턴(F2)의 상면의 폭은 제1 영역(Ⅰ)의 제1 핀형 패턴(F1)의 상면의 폭보다 좁을 수 있다.
제2 영역(Ⅱ)의 제2 소스/드레인(E2) 중 일부는 서로 접할 수 있다. 즉, 제2 소스/드레인(E2) 중 일부는 서로 머지(merge)될 수 있다.
제1 영역(Ⅰ)의 제1 소스/드레인(E1)은 서로 접하지 않고 각각 서로에게서 이격될 수 있다. 이에 반해서, 제2 소스/드레인(E2) 중 적어도 하나는 서로 접할 수 있다. 이는, 제1 영역(Ⅰ)의 제1 소스/드레인(E1)보다 제2 영역(Ⅱ)의 제2 소스/드레인(E2)의 폭이 더 크게 성장되기 때문이다.
도 3 및 도 7을 참조하면, 제1 볼록부(CV1)의 높이(h3)은 제2 볼록부(CV2)의 높이(h4)보다 더 낮을 수 있다. 즉, NMOS 영역과 PMOS 영역에서 볼록부의 높이가 서로 다를 수 있다. 즉, PMOS 영역에서의 제1 볼록부(CV1)의 높이가 NMOS 영역에서의 제2 볼록부(CV2)의 높이보다 더 낮을 수 있다.
이하, 도 11 및 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 12는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제2 액티브 영역(ACT2)과 유사한 제3 액티브 영역(ACT2')을 포함한다.
제3 액티브 영역(ACT2')에서 제3 소스/드레인(E2')은 제3 핀형 패턴(F2')의 상면에 형성된 제3 리세스(F2r')를 채우도록 형성될 수 있다. 이 때, 제3 핀형 패턴(F2')의 상면에 제3 리세스(F2r')가 형성되지 않은 부분에 제5 게이트 전극(201') 및 제6 게이트 전극(301')이 형성되므로, 제3 소스/드레인(E2')은 제5 게이트 전극(201') 및 제6 게이트 전극(301') 사이에 형성될 수 있다.
제3 소스/드레인(E2')은 제3 핀형 패턴(F2')보다 높은 상면을 가질 수 있다. 즉, 제3 소스/드레인(E2')의 상면의 높이는 제3 핀형 패턴(F2')의 상면의 높이보다 높을 수 있다. 제3 소스/드레인(E2')의 상면은 볼록부(CV)를 가질 수 있다.
제3 소스/드레인(E2')의 상면의 볼록부(CV)는 제3 핀형 패턴(F2')의 상면으로부터 볼록하게 형성될 수 있다. 제3 소스/드레인(E2')은 제5 게이트 전극(201') 및 제6 게이트 전극(301')의 제1 방향(X)의 양측에, 제3 핀형 패턴(F2') 상에 각각 형성될 수 있다. 제2 소스/드레인(E2)은 제2 핀형 패턴(F2) 상에서 각각의 트랜지스터의 소스/드레인 영역이 될 수 있다.
제3 소스/드레인(E2')은 제3 핀형 패턴(F2')의 제2 리세스(F1r')를 채울 수 있다. 마찬가지로, 제3 소스/드레인(E2')은 제3 핀형 패턴(F2')의 제3 리세스(F2r')를 채울 수 있다. 이에 따라, 제3 소스/드레인(E2')은 제3 리세스(F2r')의 바닥면을 따라 U자형의 하부를 가질 수 있다. 제3 리세스(F2r')는 U자형의 하면을 가질 수 있고, 이에 따라, 깊이 방향으로 갈수록 각각 폭이 좁아질 수 있다.
이하, 도 13 및 도 14를 참조하여, 본원 발명의 몇몇 실시예에 따른 반도체 장치에 대해서 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 13은 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이고, 도 14는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 13 및 도 14를 참고하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 캡핑막(150)과, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2) 상에 각각 제1 실리사이드(S1) 및 제2 실리사이드(S2)를 포함할 수 있다.
캡핑막(150)은 고유전율막(140) 및 제1 게이트 전극(200) 상에 형성될 수 있다. 캡핑막(150)은 예를 들어, SiN을 포함할 수 있다. 캡핑막(150)은 게이트 스페이서(160)의 내벽과 접할 수 있다. 캡핑막(150)의 상면은 게이트 스페이서(160)의 상면과 동일한 레벨일 수도 있으나, 이에 제한되는 것은 아니다. 캡핑막(150)의 상면은 게이트 스페이서(160)의 상면보다 높을 수도 있다.
제1 및 제2 실리사이드(S1, S2)는 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2) 상에 형성될 수 있다. 실리사이드는 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)의 일부가 변형되어 형성될 수 있다. 실리사이드는 메탈을 포함할 수 있다. 상기 메탈은 예를 들어, Ni, Co, Pt, Ti, W, Hf, Yb, Tb, Dy, Er, Pd 및 이들의 합금을 적어도 하나 포함할 수 있다.
컨택홀(ch1, ch2)은 제2 층간 절연막(30)과 제3 층간 절연막(40)을 관통하고 제1 및 제2 실리사이드(S1, S2)의 적어도 일부를 노출시킨다. 베리어층(L1, L2)은 컨택홀(ch1, ch2)의 측면과 바닥면을 따라서 컨포말하게 형성되고, 컨택(C1, C2)은 베리어층(L1, L2) 상에 컨택홀(ch1, ch2)을 채우도록 형성될 수 있다.
여기서, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)은 기판(10) 즉, 제1 핀형 패턴(F1) 및 제2 핀형 패턴(F2)의 표면보다 돌출되어, 제1 및 제2 실리사이드(S1, S2)의 양측을 감싸는 돌출부를 포함할 수 있다.
도시된 것과 같이, 돌출부는 기판(10)의 표면으로부터 멀어질수록 폭이 좁아지는 형상일 수 있다.
또한, 돌출부는 제1 및 제2 실리사이드(S1, S2)의 수직 길이의 1/2 이상을 감싸는 형상일 수 있다. 도면에서, 돌출부가 제1 및 제2 실리사이드(S1, S2)의 측면 전체를 감싸는 형상으로 도시되었으나, 이에 한정되는 것은 아니다.
또한, 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)의 표면의 적어도 일부에는, 제1 및 제2 실리사이드(S1, S2)가 미형성될 수 있다. 즉, 도 12에 도시된 것과 같이, 제1 및 제2 실리사이드(S1, S2)와 제1 내지 제4 게이트 전극(200, 201, 300, 301) 사이의 영역에서, 실리사이드화되지 않은 제1 소오스/드레인(E1) 및 제2 소오스/드레인(E2)의 표면이 있을 수 있다.
제1 및 제2 실리사이드(S1, S2)는 도시된 것과 같이, 뒤집어진 콘 형상(reversed cone type)일 수 있다. 따라서, 좁은 팁 영역이 아래쪽으로(기판(10) 쪽으로) 위치하고, 바닥면이 위쪽으로(기판(10)과 반대쪽으로) 위치할 수 있다. 또한, 제1 및 제2 실리사이드(S1, S2)는 아래쪽은 좁고 위로 올라갈수록 넓어지는 구조이기 때문에, 측면은 소정 각도(θ)로 기울어질 수 있다. 소정 각도는 예를 들어, 30° 내지 70° 일 수 있으나, 이에 한정되는 것은 아니다. 보다 구체적으로, 소정 각도는 40° 이상 60° 일 수 있으나, 이에 한정되는 것은 아니다.
또한, 제1 및 제2 실리사이드(S1, S2)의 팁 영역은 기판(10)의 표면보다 높게 위치할 수 있다. 이와 같이 함으로써, 트랜지스터의 채널 길이를 충분히 확보할 수 있고, 트랜지스터의 동작 특성을 높일 수 있다.
제1 실리사이드(S1)는 제1 소오스/드레인(E1) 상에 형성될 수 있다. 이에 따라, 제1 실리사이드(S1)의 상면은 평평할 수 있다. 다만, 제1 실리사이드(S1)에 제1 컨택(C1) 및 제1 배리어 층(L1)이 형성되는 부분에 의한 리세스가 형성될 수 있다. 즉, 제1 컨택(C1) 및 제1 배리어 층(L1)이 형성되는 부분을 제외하고는 제1 실리사이드(S1)의 상면은 제1 소오스/드레인(E1)에 의해서 평평할 수 있다.
제1 컨택홀(ch1)은 제1 실리사이드(S1)의 상부의 일부에 형성될 수 있다. 즉, 제1 실리사이드(S1)의 상부의 일부에는 리세스가 형성될 수 있다. 상기 리세스는 도시된 바와 같이 반원형일 수 있다. 단, 이에 제한되는 것은 아니고, 사각형이나 다른 형상일 수도 있다.
제2 실리사이드(S2)는 제2 소오스/드레인(E2) 상에 형성될 수 있다. 이에 따라, 제2 실리사이드(S2)의 상면은 위로 볼록할 수 있다. 다만, 제2 실리사이드(S2)에 제2 컨택(C2) 및 제2 배리어 층(L2)이 형성되는 부분에 의한 리세스가 형성될 수 있다. 즉, 제2 컨택(C2) 및 제2 배리어 층(L2)이 형성되는 부분을 제외하고는 제2 실리사이드(S2)의 상면은 제2 소오스/드레인(E2)에 의해서 위로 볼록할 수 있다.
제2 컨택홀(ch2)은 제2 실리사이드(S2)의 상부의 일부에 형성될 수 있다. 즉, 제2 실리사이드(S2)의 상부의 일부에는 리세스가 형성될 수 있다. 상기 리세스는 도시된 바와 같이 반원형의 형상일 수 있다. 단, 이에 제한되는 것은 아니다.
이하, 도 15를 참조하여, 본원 발명의 몇몇 실시예에 따른 반도체에 대해서 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 15는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 15를 참고하면, 제3 딤플(DP3) 및 제4 딤플(DP4)은 서로 다른 형상일 수 있다. 제3 딤플(DP3)의 최하부의 높이는 제4 딤플(DP4)의 최하부의 높이보다 낮을 수 있다. 이에 따라, 제2 소스/드레인(E2)의 제2 영역(E2-2)의 두께가 서로 달라질 수 있다. 구체적으로, 제3 딤플(DP3) 상에 형성되는 제2 영역(E2-2)의 두께(EH4)와, 제4 딤플(DP4) 상에 형성되는 제2 영역(E2-2)의 두께(EH4')는 서로 다를 수 있다.
다만, 제2 영역(E2-2)의 두께(EH4, EH4')가 제1 영역(E2-1)의 두께보다는 클 수 있다.
이하, 도 6 및 도 16 내지 도 22를 참조하여, 본원 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다. 상술한 실시예와 중복되는 부분은 간략히 하거나 생략한다.
도 16 내지 도 22는 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 16 내지 도 22에 의해서 제조되는 반도체 장치는 도 6의 반도체 장치이다.
먼저, 도 16을 참고하면, 기판(10) 상에 돌출되는 제2 핀형 패턴(F2)을 형성한다.
기판(10)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(10)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제2 핀형 패턴(F2)은 기판(10)의 일부를 식각하여 형성된 것일 수도 있고, 기판(10)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 제2 핀형 패턴(F2)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제2 핀형 패턴(F2)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
이어서, 도 17을 참고하면, 제2 핀형 패턴(F2) 상에 제1 더미 게이트 구조체(40a, 41a, 42a) 및 제2 더미 게이트 구조체(40b, 41b, 42b)를 형성한다.
제1 더미 게이트 구조체(40a, 41a, 42a)는 제1 더미 게이트 절연막(41a), 제1 더미 게이트 전극(40a) 및 제1 더미 게이트 캡핑막(42a)을 포함할 수 있다. 제2 더미 게이트 구조체(40b, 41b, 42b)는 제2 더미 게이트 절연막(41b), 제2 더미 게이트 전극(40b) 및 제2 더미 게이트 캡핑막(42b)을 포함할 수 있다. 제1 더미 게이트 구조체(40a, 41a, 42a)는 제1 더미 게이트 절연막(41a), 제1 더미 게이트 전극(40a) 및 제1 더미 게이트 캡핑막(42a)이 순차적으로 적층된 구조일 수 있다. 제2 더미 게이트 구조체(40b, 41b, 42b)는 제2 더미 게이트 절연막(41b), 제2 더미 게이트 전극(40b) 및 제2 더미 게이트 캡핑막(42b)이 순차적으로 적층된 구조일 수 있다.
이어서, 도 18을 참고하면, 제1 더미 게이트 구조체(40a, 41a, 42a) 및 제2 더미 게이트 구조체(40b, 41b, 42b)의 양 측면에 게이트 스페이서(160)를 형성한다.
게이트 스페이서(160)는 제2 방향(Y)으로 연장된 제1 더미 게이트 구조체(40a, 41a, 42a) 및 제2 더미 게이트 구조체(40b, 41b, 42b)의 측벽 상에 배치될 수 있다. 게이트 스페이서(160)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
게이트 스페이서(160)는 도면에서는 예시적으로 단일막으로 도시하였지만, 복수의 막이 적층된 다중 스페이서일 수 있다. 게이트 스페이서(160)의 형상 및 게이트 스페이서(160)를 이루는 다중 스페이서 각각의 형상은 제조 공정 또는 용도에 따라 I 또는 L자형 혹은 이들의 조합일 수 있다.
이어서, 도 19를 참고하면, 제1 더미 게이트 구조체(40a, 41a, 42a), 제2 더미 게이트 구조체(40b, 41b, 42b) 및 게이트 스페이서(160)를 마스크로, 프리 리세스(F2r-P)를 형성한다.
프리 리세스(F2r-P)는 U자형의 바닥면을 가질 수 있다. 프리 리세스(F2r-P)는 게이트 스페이서(160)와 오버랩되지 않을 수 있다. 프리 리세스(F2r-P)를 형성하는 공정은 등방성 식각에 의할 수 있다. 단, 이에 제한되는 것은 아니다.
프리 리세스(F2r-P)는 등방성 식각에 의해서 리세스의 대략적인 형상을 만들 수 있으나, 의도한 크기나 미세한 형상은 상기 식각에 의해서 완성되지 않을 수 있다. 이에, 추가 식각 공정이 필요할 수 있다.
이어서, 도 20 및 도 21을 참조하면, 프리 리세스(F2r-P)의 양 측면을 식각하여 제3 딤플(DP3) 및 제4 딤플(DP4)을 형성할 수 있다.
프리 리세스(F2r-P)를 형성하고, 이어서 제3 딤플(DP3) 및 제4 딤플(DP4)을 형성하는 2차 공정에 따라, 소스/드레인이 채워지는 리세스를 원하는 크기로 형성할 수 있다. 즉, 프리 리세스(F2r-P)를 통해서, 큰 틀의 식각 공정을 진행하고, 추가적인 2차 식각 공정을 통해서 제2 리세스(F2r)를 완성시킬 수 있다.
이어서, 도 22를 참조하면, 제2 리세스(F2r)를 채우는 제2 소스/드레인(E2)을 형성할 수 있다.
제2 소스/드레인(E2)은 제2 핀형 패턴(F2)보다 높은 상면을 가질 수 있다. 즉, 제2 소스/드레인(E2)의 상면의 높이는 제2 핀형 패턴(F2)의 상면의 높이보다 높을 수 있다.
제2 소스/드레인(E2)은 에피 공정에 의해 형성된 에피층를 포함할 수 있다. 또한, 제2 소스/드레인(E2)은 상승된 소스/드레인일 수 있다. 제2 액티브 영역(ACT2)은 NMOS 영역일 수 있으므로, 제2 소스/드레인(E2)은 Si 에피택셜층일 수 있다. 이 때, 제2 소스/드레인(E2)은 SiC, P가 고농도로 도핑된 Si:P 또는 SiPC를 포함할 수 있다.
제2 소스/드레인(E2)은 제2 핀형 패턴(F2)의 제2 리세스(F2r)를 채울 수 있다. 이에 따라, 제2 소스/드레인(E2)은 제2 리세스(F2r)의 바닥면을 따라 W자형의 하부를 가질 수 있다. 본 발명의 몇몇 실시예에서 제1 소스/드레인(E1)은 제1 리세스(F1r)의 형성에 따라서 W형태 혹은 U자가 연속된 "UU"형태의 하부를 가질 수 있다.
마찬가지로, 제2 소스/드레인(E2)은 깊이 방향으로 갈수록 폭이 좁아질 수 있다. 제2 소스/드레인(E2)은 제3 게이트 전극(201) 및 제4 게이트 전극(301)의 양측에 형성되어 있고, 게이트 전극을 중심으로 양측에 있는 제2 소스/드레인(E2) 사이의 영역은 제2 채널 영역으로 사용될 수 있다. 이러한 제2 채널 영역의 길이(D3) 즉, 제2 소스/드레인(E2) 사이의 간격(D3)은 제2 영역(Ⅱ)에서 서로 동일할 수 있다. 단, 제2 소스/드레인(E2)의 하면이 U자 형태로 형성됨에 따라서, 제2 소스/드레인(E2) 사이의 간격은 깊이 방향으로 갈수록 더 넓어질 수 있다. 즉, 제2 소스/드레인(E2) 사이의 간격(D3)은 더 깊은 레벨에서는 더 넓은 간격(D3')이 될 수 있다.
이어서, 도 6을 참조하면, 제1 더미 게이트 구조체(40a, 41a, 42a) 및 제2 더미 게이트 구조체(40b, 41b, 42b)를 제거하고, 제3 게이트 전극(201), 제4 게이트 전극(301) 및 게이트 절연막(130, 140)을 형성할 수 있다.
제3 게이트 전극(201)은 제3 일함수 메탈(211) 및 제3 필 메탈(221)을 포함할 수 있다. 제3 일함수 메탈(211)은 일함수 조절을 하고, 제3 필 메탈(221)은 제3 일함수 메탈(211)에 의해 형성된 공간을 채우는 역할을 한다. 제3 일함수 메탈(211)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
제4 게이트 전극(301)은 제4 일함수 메탈(311) 및 제4 필 메탈(321)을 포함할 수 있다. 제4 일함수 메탈(311)은 일함수 조절을 하고, 제4 필 메탈(321)은 제4 일함수 메탈(311)에 의해 형성된 공간을 채우는 역할을 한다. 제4 일함수 메탈(311)은 예를 들어, N형 일함수 메탈, P형 일함수 메탈 또는 이들의 조합일 수 있다.
본 발명의 몇몇 실시예에서 제2 영역(Ⅱ)은 NMOS 영역일 수 있으므로, 제2 일함수 메탈(211) 및 제4 일함수 메탈(311)은 N형 일함수 메탈일 수 있다. 제2 일함수 메탈(211) 및 제4 일함수 메탈(311)은 예를 들어, TiN, WN, TiAl, TiAlN, TaN, TiC, TaC, TaCN, TaSiN 또는 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 제2 필 메탈(221) 및 제4 필 메탈(321)은 예를 들어, W, Al, Cu, Co, Ti, Ta, poly-Si, SiGe 또는 금속 합금 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
계면막(130)은 제2 핀형 패턴(F2)의 일부를 산화시켜 형성될 수 있다. 계면막(130)은 제1 층간 절연막(20)의 상면보다 위로 돌출된 제2 핀형 패턴(F2)의 프로파일을 따라서 형성될 수 있다. 제2 핀형 패턴(F2)이 실리콘을 포함하는 실리콘 핀형 패턴이 경우, 계면막(130)은 실리콘 산화막을 포함할 수 있다.
고유전율막(140)은 계면막(130)과 제3 및 제4 게이트 전극(201, 301) 사이에 형성될 수 있다. 제1 층간 절연막(20)의 상면보다 위로 돌출된 제2 핀형 패턴(F2)의 프로파일을 따라서 형성될 수 있다. 또한, 고유전율막(140)은 제3 및 제4 게이트 전극(201, 301)과 제1 층간 절연막(20)사이에 형성될 수 있다.
고유전율막(140)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전율막(140)은 예를 들어, 실리콘 산질화물, 실리콘 질화물, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 23은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 23을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 장치 제조 방법에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 24를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 F1: 제1 핀형 패턴
F2: 제1 핀형 패턴 200: 제1 게이트 전극
201: 제3 게이트 전극 300: 제2 게이트 전극
301: 제4 게이트 전극 E1: 제1 소오스/드레인
E2: 제2 소오스/드레인

Claims (20)

  1. 기판에서 돌출되고, 제1 방향으로 연장되는 핀형 패턴;
    상기 핀형 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 서로 나란하게 연장되는 제1 및 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극 사이에 상기 핀형 패턴에 형성되는 리세스; 및
    상기 리세스를 채우고, 제1 영역과 상기 제1 영역의 양측에 형성되는 제2 영역을 포함하는 소스/드레인을 포함하고,
    상기 제1 영역의 두께는 상기 제2 영역의 두께보다 작고,
    상기 소스/드레인은 상기 핀형 패턴의 상면에서 상기 소스/드레인의 하면을 향할수록 상기 제1 방향으로의 폭이 좁아지는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제2 영역의 상면은 상기 제1 영역의 상면보다 높은 반도체 장치.
  3. 제1 항에 있어서,
    상기 제2 영역의 하면은 상기 제1 영역의 하면보다 낮은 반도체 장치.
  4. 제1 항에 있어서,
    상기 리세스는 아래로 볼록한 제1 및 제2 딤플을 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 및 제2 딤플 사이에 위로 볼록한 볼록부를 포함하는 반도체 장치.
  6. 제4 항에 있어서,
    상기 제1 및 제2 딤플은 상기 제1 영역을 기준으로 반대쪽에 위치하고,
    상기 제1 및 제2 딤플은 상기 제2 영역과 오버랩되는 반도체 장치.
  7. 제1 항에 있어서,
    상기 소스/드레인은 Si:P를 포함하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 제1 및 제2 영역의 상면은 평평한 반도체 장치.
  9. 제1 항에 있어서,
    상기 제2 영역의 최상부는 상기 제1 및 제2 게이트 전극의 하면보다 높은 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 영역의 최하부는 상기 제1 및 제2 게이트 전극의 하면보다 낮은 반도체 장치.
  11. 제9 항에 있어서,
    상기 제1 영역의 최하부는 상기 제1 및 제2 게이트 전극의 하면보다 높은 반도체 장치.
  12. 제1 항에 있어서,
    상기 제2 영역의 하면은 U형상인 반도체 장치.
  13. 제12 항에 있어서,
    상기 소스/드레인의 하면의 기울기는 연속적인 반도체 장치.
  14. 기판에서 돌출되고, 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제1 핀형 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 서로 나란하게 연장되는 제1 및 제2 게이트 전극;
    상기 제1 및 제2 게이트 전극 사이에 상기 핀형 패턴에 형성되는 제1 리세스로서, 상기 제1 리세스의 바닥면은 아래로 볼록한 제1 및 제2 딤플과, 상기 제1 및 제2 딤플 사이에 위치한 볼록부를 포함하는 제1 리세스; 및
    상기 제1 리세스를 채우고, 상면에 아래로 볼록한 상면 딤플을 포함하는 제1 소스/드레인을 포함하고,
    상기 제1 소스/드레인은 상기 제1 핀형 패턴의 상면에서 상기 제1 소스/드레인의 하면을 향할수록 상기 제1 방향으로의 폭이 좁아지는 반도체 장치.
  15. 제14 항에 있어서,
    상기 기판은 제1 및 제2 영역을 포함하되, 상기 제1 영역에는 제1 핀형 패턴이 형성되고,
    상기 제2 영역에 형성되는 제2 핀형 패턴과,
    상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차되고, 서로 나란하게 연장되는 제3 및 제4 게이트 전극과,
    상기 제3 및 제4 게이트 전극 사이에 상기 핀형 패턴에 형성되는 제2 리세스로서, 상기 제2 리세스의 바닥면은 위로 볼록한 부분을 포함하지 않는 제2 리세스와,
    상기 제2 리세스를 채우는 제2 소스/드레인을 포함하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제1 및 제2 게이트 전극 사이의 간격은 상기 제3 및 제4 게이트 전극 사이의 간격보다 큰 반도체 장치.
  17. 제15 항에 있어서,
    상기 제2 소스/드레인의 상면은 위로 볼록한 반도체 장치.
  18. 제15 항에 있어서,
    상기 제2 소스/드레인의 상면은 평평한 반도체 장치.
  19. 제14 항에 있어서,
    상기 소스/드레인은 제1 영역과, 상기 제1 영역의 양 측에 형성되는 제2 영역을 포함하고,
    상기 상면 딤플은 상기 제1 영역에 형성되는 반도체 장치.
  20. 제1 및 제2 영역을 포함하는 기판;
    상기 제1 영역 상에 형성되고, 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 제2 영역 상에 형성되고, 상기 제1 방향으로 연장되는 제2 핀형 패턴;
    상기 제1 핀형 패턴 상에 상기 제1 핀형 패턴과 교차되는 제1 및 제2 게이트 전극;
    상기 제2 핀형 패턴 상에 상기 제2 핀형 패턴과 교차되는 제3 및 제4 게이트 전극;
    상기 제1 및 제2 게이트 전극 사이에, 상기 제1 핀형 패턴 상에 형성되고, 바닥면에 아래로 볼록한 제1 및 제2 딤플을 포함하는 제1 리세스;
    상기 제3 및 제4 게이트 전극 사이에, 상기 제2 핀형 패턴 상에 형성되고, 바닥면에 아래로 볼록한 제3 및 제4 딤플을 포함하는 제2 리세스;
    상기 제1 리세스를 채우고, 상면에 아래로 볼록한 상면 딤플을 포함하는 제1 소스/드레인; 및
    상기 제2 리세스를 채우고, 평평한 상면을 가지는 제2 소스/드레인을 포함하고,
    상기 제1 소스/드레인은 상기 제1 핀형 패턴의 상면에서 상기 제1 소스/드레인의 하면을 향할수록 상기 제1 방향으로의 폭이 좁아지고,
    상기 제2 소스/드레인은 상기 제2 핀형 패턴의 상면에서 상기 제2 소스/드레인의 하면을 향할수록 상기 제1 방향으로의 폭이 좁아지는 반도체 장치.
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