KR20160144287A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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KR20160144287A
KR20160144287A KR1020150110481A KR20150110481A KR20160144287A KR 20160144287 A KR20160144287 A KR 20160144287A KR 1020150110481 A KR1020150110481 A KR 1020150110481A KR 20150110481 A KR20150110481 A KR 20150110481A KR 20160144287 A KR20160144287 A KR 20160144287A
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 일 방향으로 일 열로 배열된 제1 핀형 패턴 및 제2 핀형 패턴, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에 형성된 트렌치, 상기 트렌치의 일부를 채우는 필드 절연막, 및 상기 필드 절연막 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이를 가로지르는 절연 라인 패턴을 포함하고, 상기 절연 라인 패턴의 바닥면은 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 낮다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 더 구체적으로 핀형 패턴을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자 분리 특성을 향상하여, 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 소자 분리 특성을 향상하여, 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 제1 방향으로 일 열로 배열된 제1 핀형 패턴 및 제2 핀형 패턴, 상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에 형성된 트렌치, 상기 트렌치의 일부를 채우는 필드 절연막, 및 상기 필드 절연막 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 이격되어 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이에 배치된 절연 라인 패턴을 포함하고, 상기 절연 라인 패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 낮은 바닥면을 가진다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 상면은 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 낮다.
본 발명의 몇몇 실시예에서, 상기 절연 라인 패턴은 상기 필드 절연막과 직접 접촉한다.
본 발명의 몇몇 실시예에서, 상기 절연 라인 패턴의 측벽 상에 형성된 라이너를 더 포함하고, 상기 라이너의 높이는 상기 절연 라인 패턴의 높이와 서로 동일하다.
본 발명의 몇몇 실시예에서, 상기 라이너는 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 비접촉한다.
본 발명의 몇몇 실시예에서, 상기 라이너는 상기 절연 라인 패턴에 대해 식각 선택비를 가지는 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연 라인 패턴과 상기 필드 절연막 사이에 배치되는 라이너를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 라이너는 상기 절연 라인 패턴의 바닥면을 따라 형성되는 제1 부분과, 상기 절연 라인 패턴의 측벽을 따라 형성되는 제2 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 라이너의 제1 부분의 두께는 상기 라이너의 제2 부분의 두께보다 얇다.
본 발명의 몇몇 실시예에서, 상기 라이너는 상기 필드 절연막과 직접 접촉한다.
본 발명의 몇몇 실시예에서, 상기 제1 핀형 패턴 상에 형성되는 제1 게이트 전극과, 상기 제2 핀형 패턴 상에 형성되는 제2 게이트 전극을 더 포함하고, 상기 제1 게이트 전극의 상면과, 상기 제2 게이트 전극의 상면과, 상기 절연 라인 패턴의 상면은 실질적으로 동일 평면 상에 위치한다.
본 발명의 몇몇 실시예서, 상기 제1 및 제2 게이트 전극들의 측벽들과 상기 절연 라인 패턴의 측벽들을 감싸며 상기 제1 및 제2 핀 형 패턴들과 상기 필드 절연막 상에 배치된 층간 절연막을 더 포함하고, 상기 층간 절연막의 상면과 상기 절연 라인 패턴의 상면은 실질적으로 동일 평면 상에 위치한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 장변과 단변을 각각 포함하고, 서로 인접하는 제1 핀형 패턴 및 제2 핀형 패턴, 상기 제1 핀형 패턴의 하부 및 상기 제2 핀형 패턴의 하부를 감싸고, 상기 제1 핀형 패턴의 상부 및 상기 제2 핀형 패턴의 상부를 노출시키는 필드 절연막, 상기 제1 및 제2 핀형 패턴들의 상부들과, 상기 필드 절연막을 덮고, 상기 제1 핀형 패턴의 상기 단변과 상기 제2 핀형 패턴의 상기 단변 사이의 필드 절연막의 상면을 노출하고, 상기 제1 핀형 패턴의 단변과 상기 제2 핀형 패턴의 상기 단변들과 이격된 제1 트렌치를 포함하는 층간 절연막, 및 상기 제1 트렌치 내에 배치되는 절연 라인 패턴을 포함하고, 상기 절연 라인 패턴의 높이는 상기 제1 핀형 패턴의 상부의 높이 및 상기 제2 핀형 패턴의 상부의 높이보다 높다.
본 발명의 몇몇 실시예에서, 상기 절연 라인 패턴은 상기 필드 절연막과 직접 접촉한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치 내에 배치되고 상기 제1 트렌치의 측벽 및 바닥면을 따라서 형성되는 라이너를 더 포함하고, 상기 절연 라인 패턴의 측벽에서의 상기 라이너의 두께는 상기 절연 라인 패턴의 바닥면에서의 상기 라이너의 두께보다 두껍다.
본 발명의 몇몇 실시예에서, 상기 층간 절연막은 상기 제1 핀형 패턴을 노출하는 제2 트렌치 및 상기 제2 핀형 패턴을 노출하는 제3 트렌치를 더 포함하고, 상기 제2 트렌치 내에 배치되고 상기 제1 핀형 패턴 상에 형성되는 제1 게이트 전극과, 상기 제3 트렌치 내에 배치되고 상기 제2 핀형 패턴 상에 형성되는 제2 게이트 전극을 더 포함하고, 상기 제1 게이트 전극의 상면과, 상기 제2 게이트 전극의 상면과, 상기 절연 라인 패턴의 상면은 동일 평면 상에 위치한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 전극과 상기 절연 라인 패턴 사이에, 상기 제1 핀형 패턴의 상부 내에 형성되는 제1 소오스/드레인, 및 상기 제2 게이트 전극과 상기 절연 라인 패턴 사이에, 상기 제2 핀형 패턴의 상부 내에 형성되는 제2 소오스/드레인을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 기판 상에 제1 방향으로 연장되는 제1 핀형 패턴, 상기 기판 상에서, 상기 제1 핀형 패턴의 일부를 감싸는 필드 절연막, 및 상기 필드 절연막과 상기 제1 핀형 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 라인 패턴을 포함하고, 상기 라인 패턴은 측방향으로 인접한 게이트 전극과 절연 라인 패턴을 포함하고, 상기 게이트 전극은 상기 제1 핀형 패턴과 교차하고, 상기 절연 라인 패턴의 바닥면은 제1 핀형 패턴의 상면보다 낮다.
본 발명의 몇몇 실시예에서, 상기 제1 방향으로 일 열로 배열된 제2 핀형 패턴 및 제3 핀형 패턴을 더 포함하고, 상기 제1 내지 제3 핀형 패턴들 상기 제2 방향으로 배열되고, 상기 필드 절연막은 상기 제2 핀형 패턴 및 상기 제3 핀형 패턴의 각각의 일부를 감싸고, 상기 절연 라인 패턴은 상기 제2 핀형 패턴 및 상기 제3 핀형 패턴 사이를 상기 제2 방향으로 가로지른다.
본 발명의 몇몇 실시예에서, 상기 게이트 전극과 상기 제1 핀형 패턴 사이 및 상기 게이트 전극과 상기 필드 절연막 사이에 배치된 고유전율 절연막을 더 포함하고, 상기 게이트 전극은 상기 고유전율 절연막 상에 형성된다.
본 발명의 몇몇 실시예에서, 상기 고유전율 절연막은 서로 마주보는 상기 절연 라인 패턴의 측벽 및 상기 게이트 전극의 측벽 사이로 연장된다.
본 발명의 몇몇 실시예에서, 상기 고유전율 절연막은 상기 절연 라인 패턴의 측벽과 접촉한다.
본 발명의 몇몇 실시예에서, 상기 고유전율 절연막과 상기 절연 라인 패턴의 측벽 사이에 형성되는 라이너를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 필드 절연막의 상면과 상기 절연 라인 패턴의 바닥면 사이에 형성되는 라이너를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 라이너는 서로 마주보는 상기 절연 라인 패턴의 측벽 및 상기 게이트 전극의 측벽 사이로 연장된다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양은 기판 상에, 제1 방향으로 일 열로 배열된 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 상기 제1 핀형 패턴의 일부 및 상기 제2 핀형 패턴의 일부를 감싸는 필드 절연막을 형성하고, 상기 제1 핀형 패턴 상에 상기 제1 방향과 다른 제2 방향으로 연장되는 제1 더미 게이트 전극과, 상기 제2 핀형 패턴 상에 상기 제2 방향으로 연장되는 제2 더미 게이트 전극과, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이의 상기 필드 절연막 상에, 상기 제1 및 제2 핀형 패턴들과 이격된 제3 더미 게이트 전극을 형성하고, 상기 기판 상에, 상기 필드 절연막 및 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴을 덮고, 상기 제1 내지 제3 더미 게이트 전극들의 상면들을 각각 노출시키는 층간 절연막을 형성하고, 상기 제1 및 제2 더미 게이트 전극의 상면을 덮고, 상기 제3 더미 게이트 전극의 상면을 노출시키는 마스크 패턴을 층간 절연막 상에 형성하고, 상기 마스크 패턴을 이용하여, 상기 제3 더미 게이트 전극을 제거하여, 상기 층간 절연막 내에 제1 트렌치를 형성하고, 상기 제1 트렌치를 채우는 절연 라인 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 마스크 패턴을 제거하여, 상기 제1 및 제2 더미 게이트 전극의 상면을 노출시키고, 상기 제1 및 제2 더미 게이트 전극을 제거하여, 상기 층간 절연막 내에 제1 핀형 패턴을 노출시키는 제2 트렌치 및 제2 핀형 패턴을 노출시키는 제3 트렌치를 형성하고, 상기 제2 트렌치 및 상기 제3 트렌치를 채우는 제1 게이트 전극 및 제2 게이트 전극을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 절연 라인 패턴을 형성하기 전에, 상기 제1 트렌치의 측벽 및 바닥면을 따라서 연장되는 라이너를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 트렌치를 형성하는 것은 상기 필드 절연막의 상면을 노출시키는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다.
도 3은 도 2의 핀형 패턴과 필드 절연막을 설명하기 위한 부분 사시도이다.
도 4는 도 2의 A - A를 따라서 절단한 단면도이다.
도 5a 및 도 5b는 도 2의 B - B를 따라서 절단한 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 도 9의 A - A를 따라서 절단한 단면도이다.
도 11은 도 9의 C - C를 따라서 절단한 단면도이다.
도 12는 도 9의 D - D를 따라서 절단한 단면도이다.
도 13은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 14 내지 도 23은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 24는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
도 25는 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 26은 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 27 내지 도 29는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 5b를 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치에 대해 설명한다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도 및 사시도이다. 도 3은 도 2의 핀형 패턴과 필드 절연막을 설명하기 위한 부분 사시도이다. 도 4는 도 2의 A - A를 따라서 절단한 단면도이다. 도 5a 및 도 5b는 도 2의 B - B를 따라서 절단한 단면도이다.
참고적으로, 도 1 내지 도 3에 도시되는 핀형 패턴은 핀형 패턴 상에 형성된 소오스/드레인을 포함하고 있다.
또한, 도면에서는 예시적으로 핀형 패턴 형상을 도시하였지만, 핀형 패턴 형상 대신 와이어 패턴 형상의 바디일 수도 있다.
도 1 내지 도 5b를 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과, 제1 게이트 전극(120)과, 제2 게이트 전극(220)과, 절연 라인 패턴(160)을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X)으로 길게 연장되어 형성될 수 있다. 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 길이 방향으로 나란하게 형성될 수 있다. 제1 방향(X)은 제1 핀형 패턴(110)과 제2 핀형 패턴(210)의 각각의 길이 방향과 평행할 수 있다. 즉, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X)으로 일 열로 배열될 수 있다,
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X)으로 길게 형성되기 때문에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X)을 따라서 형성된 장변(110a, 210a)과, 제2 방향(Y)을 따라서 형성된 단변(110b, 210b)을 포함할 수 있다. 제2 방향(Y)은 제1 방향(X)과 교차하는 방향일 수 있다.
즉, 제1 핀형 패턴(110)과 제2 핀형 패턴(210)이 길이 방향으로 열을 이루며 배열되므로 제1 핀형 액티브 패턴(110)의 단변(110b)과 제2 핀형 패턴(210)의 단변(210b)이 마주할 수 있다.
만약, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 모서리 부분이 둥글게 형성되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 인접하여 형성될 수 있다. 길이 방향으로 나란한 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 분리 트렌치(T)에 의해 분리될 수 있다.
분리 트렌치(T)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 형성될 수 있다. 좀 더 구체적으로, 분리 트렌치(T)에 의해 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)이 정의될 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 멀티 게이트 트랜지스터에 사용되는 액티브 패턴을 의미한다. 즉, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 핀의 3면을 따라서 채널이 서로 연결되어 형성될 수도 있고, 핀의 서로 마주보는 2면에 채널이 형성될 수도 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(105)은 기판(100)에 형성될 수 있다. 필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)의 둘레에 형성될 수 있다. 이를 통해, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 필드 절연막(105)에 의해 정의될 수 있다.
필드 절연막(105)은 제1 영역(106)과 제2 영역(107)을 포함할 수 있다. 필드 절연막의 제1 영역(106)은 제1 핀형 패턴(110)의 장변(110a)과, 제2 핀형 패턴(210)의 장변(210a)에 접할 수 있다. 필드 절연막의 제1 영역(106)은 제1 핀형 패턴(110)의 장변(110a) 및 제2 핀형 패턴(210)의 장변(210a)을 따라서 제1 방향(X)으로 길게 연장될 수 있다.
필드 절연막의 제2 영역(107)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b)에 접할 수 있다. 필드 절연막의 제2 영역(107)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이에 형성될 수 있다.
필드 절연막의 제2 영역(107)은 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에 형성된 분리 트렌치(T)의 일부를 채울 수 있다.
필드 절연막(105)의 상면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 낮을 수 있다. 좀 더 구체적으로, 필드 절연막의 제1 영역(106)의 상면 및 필드 절연막의 제2 영역(107)의 상면은 각각 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 낮다.
다르게 설명하면, 분리 트렌치(T)의 바닥을 기준으로, 필드 절연막의 제1 영역(106)의 높이(H1) 및 필드 절연막의 제2 영역(107)의 높이(H2)는 각각 제1 핀형 패턴(110)의 높이 및 제2 핀형 패턴(210)의 높이보다 낮다.
필드 절연막(105)은 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 감쌀 수 있다. 제1 핀형 패턴(110)은 하부(111)와 상부(112)를 포함하고, 제2 핀형 패턴(210)은 하부(211)와 상부(212)를 포함할 수 있다.
필드 절연막(105)은 제1 핀형 패턴의 하부(111)와 제2 핀형 패턴의 하부(211)를 감쌀 수 있다. 하지만, 필드 절연막(105)은 제1 핀형 패턴의 상부(112) 및 제2 핀형 패턴의 상부(212)를 감싸지 않는다. 필드 절연막(105)은 제1 핀형 패턴의 상부(112) 및 제2 핀형 패턴의 상부(212)와 접촉하지 않을 수 있다.
다시 말하면, 제1 핀형 패턴의 상부(112) 및 제2 핀형 패턴의 상부(212)는 각각 필드 절연막의 제1 영역(106)의 상면 및 필드 절연막의 제2 영역(107)의 상면보다 위로 돌출되어 있을 수 있다.
필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막일 수 있다.
층간 절연막(190)은 기판(100) 상에 형성될 수 있다. 층간 절연막(190)은 제1 핀형 패턴(110)과, 제2 핀형 패턴(210)과 필드 절연막(105) 상에 배치될 수 있다. 층간 절연막(190)은 제1 및 제2 핀형 패턴들(110, 210)의 상부들(112, 212)과 필드 절연막(105)을 덮을 수 있다.
층간 절연막(190)은 제1 트렌치(120t)과, 제2 트렌치(220t)와, 제3 트렌치(160t)를 포함할 수 있다. 제1 트렌치(120t)는 제2 방향(Y)으로 연장되어 제1 핀형 패턴(110)과 교차할 수 있다. 제1 트렌치(120t)는 제1 핀형 패턴(110)의 일부를 노출시킬 수 있다. 제2 트렌치(220t)는 제2 방향(Y)으로 연장되어 제2 핀형 패턴(210)과 교차할 수 있다. 제2 트렌치(220t)는 제2 핀형 패턴(210)의 일부를 노출시킬 수 있다.
제3 트렌치(160t)는 제1 트렌치(120t)와 제2 트렌치(220t) 사이에서, 제2 방향(Y)으로 연장될 수 있다. 제3 트렌치(160t)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로질러 형성될 수 있다. 즉, 제3 트렌치(160t)는 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이에서 제2 방향(Y)으로 연장될 수 있다. 제3 트렌치(160t)는 필드 절연막의 제2 영역(107)의 상면을 노출시킬 수 있다.
층간 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 전극(120)은 제2 방향(Y)으로 연장되어, 제1 핀형 패턴(110)과 교차하도록 형성될 수 있다. 제1 게이트 전극(120)은 제1 트렌치(120t) 내에 형성될 수 있다.
제1 게이트 전극(120)은 제1 핀형 패턴(110) 및 필드 절연막(105) 상에 형성될 수 있다. 제1 게이트 전극(120)은 필드 절연막(105)의 상면보다 위로 돌출된 제1 핀형 패턴(110), 즉, 제1 핀형 패턴의 상부(112)를 감쌀 수 있다.
제2 게이트 전극(220)은 제2 방향(Y)으로 연장되어, 제2 핀형 패턴(210)과 교차하도록 형성될 수 있다. 제2 게이트 전극(220)은 제2 트렌치(220t) 내에 형성될 수 있다.
제2 게이트 전극(220)은 제2 핀형 패턴(210) 및 필드 절연막(105) 상에 형성될 수 있다. 제2 게이트 전극(220)은 필드 절연막(105)의 상면보다 위로 돌출된 제2 핀형 패턴(210), 즉, 제2 핀형 패턴의 상부(212)를 감쌀 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
절연 라인 패턴(160)은 필드 절연막의 제2 영역(107) 상에 형성될 수 있다. 절연 라인 패턴(160)은 제2 방향(Y)으로 연장될 수 있다. 절연 라인 패턴(160)은 필드 절연막의 제2 영역(107)의 상면을 노출시키는 제3 트렌치(160t) 내에 형성될 수 있다.
절연 라인 패턴(160)은 제1 핀형 패턴(110)과 제2 핀형 패턴(210) 사이를 가로지를 수 있다. 좀 더 구체적으로, 절연 라인 패턴(160)은 제1 핀형 패턴(110)의 단변(110b)과 제2 핀형 패턴(210)의 단변(210b) 사이를 가로지를 수 있다.
절연 라인 패턴(160)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 이격되어 접촉하지 않을 수 있다.
띠라서, 절연 라인 패턴(160)이 형성된 제3 트렌치(160t)의 측벽은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 의해 정의되는 것이 아니다, 제3 트렌치(160t)는 층간 절연막(190) 내에 형성될 수 있다.
절연 라인 패턴(160)의 상면은 제1 게이트 전극(120)의 상면 및 제2 게이트 전극(220)의 상면과 동일 평면 상에 놓여있을 수 있다. 제1 게이트 전극(120)의 상면, 제2 게이트 전극(220)의 상면 및 절연라인 패턴(160)의 상면은 층간 절연막(190)의 상면과 동일 평면 상에 놓여있을 수 있다. 층간 절연막(190)은 제1 및 제2 게이트 전극들(120, 220) 및 절연 라인 패턴(190)의 측벽들을 덮을 수 있다.
절연 라인 패턴(160)의 높이는 필드 절연막의 제2 영역(107)의 상면보다 위로 돌출된 제1 핀형 패턴의 상부(112)의 높이 및 제2 핀형 패턴의 상부(212)의 높이보다 높을 수 있다.
절연 라인 패턴(160)의 바닥면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 낮을 수 있다. 다시 말하면, 절연 라인 패턴(160)의 바닥면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 분리 트렌치(T)의 바닥에 가까울 수 있다.
절연라인 패턴(160) 하부의 제1 방향(X)에서의 폭은 필드 절연막의 제2 영역(107)의 상부의 제1 방향(X)에서의 폭보다 좁을 수 있다,
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 절연 라인 패턴(160)은 필드 절연막의 제2 영역(107)과 직접 접촉할 수 있다. 절연 라인 패턴(160)의 바닥면은 필드 절연막의 제2 영역(107)의 상면과 맞닿아 있을 수 있다. 이에 따라, 절연 라인 패턴(160)의 높이는 필드 절연막의 제2 영역(107)을 덮고 있는 층간 절연막(190)의 높이와 실질적으로 동일할 수 있다.
절연 라인 패턴(160)은 절연 물질을 포함할 수 있다. 절연 라인 패턴(160)은 도전성 물질을 포함하지 않을 수 있다.
절연 라인 패턴(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilica Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 게이트 절연막(125)은 제1 핀형 패턴(110)과 제1 게이트 전극(120) 사이에 형성될 수 있다. 제1 게이트 절연막(125)은 필드 절연막(105)보다 위로 돌출된 제1 핀형 패턴(110)의 프로파일을 따라 형성될 수 있다.
또한, 제1 게이트 절연막(125)은 제1 게이트 전극(120)과 필드 절연막의 제1 영역(106) 사이에 배치될 수 있다. 제1 게이트 절연막(125)은 제1 트렌치(120t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제2 게이트 절연막(225)은 제2 핀형 패턴(210)과 제2 게이트 전극(220) 사이에 형성될 수 있다. 제2 게이트 절연막(225)은 필드 절연막(105)보다 위로 돌출된 제2 핀형 패턴(210)의 프로파일을 따라 형성될 수 있다.
또한, 제2 게이트 절연막(225)은 제2 게이트 전극(220)과 필드 절연막(105) 사이에 배치될 수 있다. 제2 게이트 절연막(225)은 제2 트렌치(220t)의 측벽 및 바닥면을 따라서 형성될 수 있다.
또한, 도 5b에서 도시된 것과 같이, 제1 게이트 절연막(125) 및 제1 핀형 패턴(110) 사이에, 계면막(interfacial layer)(121)이 더 형성될 수 있다. 제2 게이트 절연막(225) 및 제2 핀형 패턴(210) 사이에, 계면막이 더 형성될 수 있다.
도시하지 않았지만, 도 4에서도, 제1 게이트 절연막(125) 및 제1 핀형 패턴(110) 사이와, 제2 게이트 절연막(225) 및 제2 핀형 패턴(210) 사이에도 계면막이 더 형성될 수 있다.
도 5b에서, 계면막(121)이 필드 절연막(105)의 상면보다 돌출된 제1 핀형 패턴(110)의 프로파일을 따라서 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
계면막(121)을 형성하는 방법에 따라, 계면막(121)은 필드 절연막(105)의 상면을 따라서 연장될 수도 있다.
제1 게이트 절연막(125) 및 제2 게이트 절연막(225)은 각각 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 스페이서(130)는 제2 방향(Y)으로 연장된 제1 게이트 전극(120)의 측벽 상에 형성될 수 있다. 제1 스페이서(130)과 제1 게이트 전극(120)의 측벽 사이에, 제1 게이트 절연막(125)은 연장되어 형성될 수 있다.
제2 스페이서(230)는 제2 방향(Y)으로 연장된 제2 게이트 전극(220)의 측벽 상에 형성될 수 있다. 제2 스페이서(230)과 제2 게이트 전극(220)의 측벽 사이에, 제2 게이트 절연막(225)은 연장되어 형성될 수 있다.
제1 라이너(170)는 제2 방향(Y)으로 연장된 절연 라인 패턴(160)의 측벽 상에 형성될 수 있다. 제1 라이너(170)는 층간 절연막(190) 내에 형성되며, 제3 트렌치(160t)는 제1 라이너(170)에 의해 정의될 수 있다, 즉, 제3 트렌치(160t)의 측벽은 층간 절연막(190) 내의 제1 라이너(170)에 의해 정의될 수 있다 절연 라인 패턴(160)은 제1 라이너(170)에 의해 정의된 제3 트렌치(160t)를 채우도록 형성될 수 있다.
제1 라이너(170)는 절연 라인 패턴(160)의 바닥면과 필드 절연막의 제2 영역(107)의 상면 사이에 형성되지 않을 수 있다.
제1 라이너(170)는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)과 접촉하지 않을 수 있다. 제1 라이너(170) 및 제1 핀형 패턴(110)의 단변(110b) 사이 및 제1 라이너(170) 및 제2 핀형 패턴(210)의 단면(210b) 사이에 층간 절연막(190)이 배치될 수 있다.
즉, 절연 라인 패턴(160)과 층간 절연막(190) 사이에, 제1 라이너(170)가 개재될 수 있다.
제1 라이너(170)은 필드 절연막의 제2 영역(107)의 상면과 접촉할 수 있다. 제1 라이너(170)의 높이는 필드 절연막의 제2 영역(107)을 덮는 층간 절연막(190)의 두께와 실질적으로 동일할 수 있다.
제1 라이너(170)는 절연 라인 패턴(160)에 대해 식각 선택비를 가지는 물질을 포함할 수 있다.
제1 스페이서(130), 제2 스페이서(230) 및 제1 라이너(170)는 각각 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인(140)은 제1 게이트 전극(120)의 양측에 형성될 수 있다. 제1 소오스/드레인(140)은 제1 게이트 전극(120)과 절연 라인 패턴(160) 사이에 형성될 수 있다.
제1 소오스/드레인(140)은 제1 핀형 패턴의 상부(112) 내에 불순물을 도핑하여 형성될 수 있다.
제2 소오스/드레인(240)은 제2 게이트 전극(220)의 양측에 형성될 수 있다. 제2 소오스/드레인(240)은 제2 게이트 전극(220)과 절연 라인 패턴(160) 사이에 형성될 수 있다.
제2 소오스/드레인(240)은 제2 핀형 패턴의 상부(212) 내에 불순물을 도핑하여 형성될 수 있다.
도 6은 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5B를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 6은 도 2의 A - A를 따라서 절단한 단면도이다.
도 6을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 제1 소오스/드레인(140)은 제1 핀형 패턴(110) 상에 형성되는 제1 에피택셜막(145)을 포함하고, 제2 소오스/드레인(240)은 제2 핀형 패턴(210) 상에 형성되는 제2 에피택셜막(245)을 포함할 수 있다.
제1 에피택셜막(145)은 제1 핀형 패턴의 상부(112)에 형성된 리세스를 채우도록 형성될 수 있다. 제2 에피택셜막(245)은 제2 핀형 패턴의 상부(212)에 형성된 리세스를 채우도록 형성될 수 있다.
도 6에서, 제1 핀형 패턴(110)의 종단에 형성된 제1 에피택셜막(145)과, 제2 핀형 패턴(210)의 종단 부분에 형성된 제2 에피택셜막(245)은 각각 패싯(facet)(145f, 245f)을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
본 발명의 제2 실시예에 따른 반도체 장치(2)가 PMOS 트랜지스터인 경우, 제1 에피택셜막(145) 및 제2 에피택셜막(245)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 예를 들어, 압축 스트레스 물질은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(2)가 NMOS 트랜지스터인 경우, 제1 에피택셜막(145) 및 제2 에피택셜막(245)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)이 Si일 때, 제1 에피택셜막(145) 및 제2 에피택셜막(245)은 Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다. 예를 들어, 인장 스트레스 물질은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
제1 게이트 전극(120) 및 제2 게이트 전극(220)이 서로 다른 타입의 MOS 트랜지스터에 포함될 경우, 제1 에피택셜막(145)과 제2 에피택셜막(245)은 서로 다른 스트레스 물질을 포함할 수 있음은 물론이다. 예를 들면, 제1 게이트 전극(120)이 PMOS 트랜지스터에 포함되고, 제2 게이트 전극(240)은 NMOS 트랜지스터에 포함되는 경우, 제1 에피택셜막(145)은 압축 스트레스 물질을 포함하고 제2 에피택셜막(245)은 인장 스트레스 물질을 포함할 수 있다, 반면에, 제1 게이트 전극(120)이 NMOS 트랜지스터에 포함되고, 제2 게이트 전극(240)은 PMOS 트랜지스터에 포함되는 경우, 제1 에피택셜막(145)은 인장 스트레스 물질을 포함할 수 있고 제2 에피택셜막(245)은 압축 스트레스 물질을 포함할 수 있다.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5B를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 7은 도 2의 A - A를 따라서 절단한 단면도이다.
도 7을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 제2 라이너(171)를 더 포함할 수 있다.
제2 라이너(171)는 제3 트렌치(160t)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제2 라이너(171)는 절연 라인 패턴(160)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제2 라이너(171)는 필드 절연막의 제2 영역(107)과 직접 접촉할 수 있다.
제2 라이너(171)는 제3 트렌치(160t)의 바닥면을 따라서 연장되는 제1 부분과 제3 트렌치(160t)의 측벽을 따라서 연장되는 제2 부분을 포함할 수 있다.
제2 라이너(171)의 제1 부분은 절연 라인 패턴(160)과 필드 절연막의 제2 영역(107) 사이에, 필드 절연막의 제2 영역(107)의 상면을 따라서 연장될 수 있다. 제2 라이너(171)의 제2 부분은 절연 라인 패턴(160)의 측벽을 따라서 연장될 수 있다. 제2 라이너(171)의 제2 부분은 절연 라인 패턴(160)의 측벽 및 제1 라이너(170) 사이에 개재될 수 있다.
절연 라인 패턴(160)은 제2 라이너(171)가 형성된 제3 트렌치(160t)를 채우도록 형성될 수 있다.
절연 라인 패턴(160)의 측벽 상에는 제1 라이너(170)와 제2 라이너(171)가 형성될 수 있다. 하지만, 절연 라인 패턴(160)의 바닥면에는 제1 라이너(170)가 형성되지 않고, 제2 라이너(171)가 형성될 수 있다.
따라서, 절연 라인 패턴(160)의 측벽을 따라서 형성되는 라이너 (즉, 제1 및 제2 라이너들(170, 171))의 제1 두께(t1)와 절연 라인 패턴(160)의 바닥면을 따라서 형성되는 라이너(즉, 제2 라이너 (171))의 제2 두께(t2)는 서로 다를 수 있다. 예를 들면, 제1 두께(t1)는 제2 두께(t2)보다 두꺼울 수 있다.
다르게 말하면, 필드 절연막의 제2 영역(107)의 상면을 따라서 연장된 라이너(즉, 제2 라이너(171))의 제2 두께(t2)는 필드 절연막의 제2 영역(107)의 상면으로부터 위로 돌출되는 라이너((즉, 제1 및 제2 라이너들(170, 171))170, 171)의 제1 두께(t1)보다 얇을 수 있다.
제2 라이너(171)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 5B를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 8은 도 2의 A - A를 따라서 절단한 단면도이다.
도 8을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)는 제3 라이너(172)를 더 포함할 수 있다.
제3 라이너(172)는 제3 트렌치(160t)의 바닥면 상에만 형성될 수 있다. 즉, 제3 라이너(172)는 절연 라인 패턴(160)의 측벽과 제1 라이너(170) 사이에 형성되지 않을 수 있다.
제3 라이너(172)는 절연 라인 패턴(160)의 바닥면 및 필드 절연막의 제2 영역(107)의 상면 사이에 형성될 수 있다. 제3 라이너(172)는 절연 라인 패턴(160)과 접촉할 수 있다.
제3 라이너(172)와 접촉하는 절연 라인 패턴(160)의 바닥면은 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면보다 낮을 수 있다.
제3 라이너(172)는 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도 7에서 설명한 제2 라이너(171)은 제3 라이너(172) 상에 형성될 수 있다. 제2 라이너(171)는 제3 라이너(172)가 형성된 제3 트렌치(160t)의 바닥면 및 측벽을 따라서 형성될 수 있다
도 9는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 10은 도 9의 A - A를 따라서 절단한 단면도이다. 도 11은 도 9의 C - C를 따라서 절단한 단면도이다. 도 12는 도 9의 D - D를 따라서 절단한 단면도이다.
설명의 편의성을 위해, 도 1 내지 도 5B를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 9 내지 도 12를 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 제1 핀형 패턴(110), 제2 핀형 패턴(210), 제3 핀형 패턴(310), 제1 게이트 전극(120), 제2 게이트 전극(220), 필드 절연막(105), 및 라인 패턴(165)을 포함할 수 있다.
제3 핀형 패턴(310)은 제1 방향(X)으로 연장되어 형성될 수 있다. 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 제1 방향(X)으로 연장될 수 있다. 제1 핀형 패턴(110)과 제2 핀형 패턴(210)은 서로 이격되어 일 열로 제1 방향(X)으로 배열될 수 있다. 제1 내지 제3 핀형 패턴들(110, 201, 310)은 제2 방향(Y)으로 배열되어 있을 수 있다. 즉, 제1 핀형 패턴(110)의 장변(110a) 과 제3 핀형 패턴(310)의 장변(310a)은 서로 마주보고, 제2 핀형 패턴(210)의 장변(210a)과 제3 핀형 패턴(310)의 장변(310a)은 서로 마주볼 수 있다.
필드 절연막(105)은 제3 핀형 패턴(310)의 둘레에 형성될 수 있다. 필드 절연막(105)은 제3 핀형 패턴(310)의 일부를 감쌀 수 있다. 제3 핀형 패턴(310)은 필드 절연막(105)에 의해 정의될 수 있다.
제3 핀형 패턴(310)의 장변(310a)과 접하는 필드 절연막(105)의 상면은 제3 핀형 패턴(310)의 상면보다 낮을 수 있다.
제3 핀형 패턴(310)에 관한 설명은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 관한 설명과 실질적으로 동일하므로, 이하 생략한다.
라인 패턴(165)은 제2 방향(Y)으로 길게 연장되어 형성될 수 있다. 라인 패턴(165)은 제3 핀형 패턴(310) 및 필드 절연막(105) 상에 형성될 수 있다. 라인 패턴(165)은 제3 트렌치(160t) 내에 형성될 수 있다.
라인 패턴(165)은 제3 핀형 패턴(310)과 교차하도록 형성될 수 있다. 라인 패턴(165)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이를 가로질러 형성될 수 있다. 즉, 라인 패턴(165)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이를 가로지를 수 있다.
라인 패턴(165)은 측 방향으로 인접한 제3 게이트 전극(320)과, 절연 라인 패턴(160)을 포함할 수 있다. 제3 게이트 전극(320)은 제3 핀형 패턴(310)과 교차할 수 있다. 제3 게이트 전극(320)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이를 통과하지 않을 수 있다. 제3 게이트 전극(320)은 제1 핀형 패턴(110)의 단변(110b) 및 제2 핀형 패턴(210)의 단변(210b) 사이를 통과하지 않을 수 있다.
절연 라인 패턴(160)은 제3 핀형 패턴(310) 상에 형성되지 않을 수 있다. 절연 라인 패턴(160)은 제3 핀형 패턴(310)과 교차하지 않을 수 있다. 절연 라인 패턴(160)의 바닥면은 제3 핀형 패턴(310)의 상면보다 낮을 수 있다. 절연 라인 패턴(160)은 필드 절연막(105)의 상면과 접촉할 수 있다.
제3 게이트 전극(320)은 제2 방향(Y)으로 연장되어, 제3 핀형 패턴(310)과 교차하도록 형성될 수 있다. 제3 게이트 전극(320)은 제3 핀형 패턴(310) 및 필드 절연막(105) 상에 형성될 수 있다.
제3 게이트 전극(320)은 필드 절연막(105)의 상면보다 위로 돌출된 제3 핀형 패턴(310)의 일부, 즉, 제3 핀형 패턴의 상부(312)를 감쌀 수 있다.
제3 게이트 전극(320)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
도 9에서, 제1 게이트 전극(120) 및 제2 게이트 전극(220)은 각각 제3 핀형 패턴(310)과 교차하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
전술한 것과 같이, 라인 패턴(165), 즉, 제3 게이트 전극(320) 및 절연 라인 패턴(160)은 제3 트렌치(160t) 내에 형성될 수 있다. 제3 트렌치(160t)는 제1 부분(160t-1)과 제2 부분(160t-2)을 포함할 수 있다.
제3 트렌치의 제1 부분(160t-1)은 제1 핀형 패턴(110)의 단변 110b 및 제2 핀형 패턴(210)의 단변 210b 사이에 위치한 부분을 포함할 수 있다. 제3 트렌치의 제2 부분(160t-2)은 제3 핀형 패턴(310)과 교차하여, 제3 핀형 패턴(310)을 노출시킬 수 있다.
이 때, 절연 라인 패턴(160)은 제3 트렌치의 제1 부분(160t-1)을 채워 형성되고, 제3 게이트 전극(320)은 제3 트렌치의 제2 부분(160t-2)을 채워 형성될 수 있다.
제3 게이트 절연막(325)은 제3 핀형 패턴(310)과 제3 게이트 전극(320) 사이에 형성될 수 있다. 제3 게이트 절연막(325)은 필드 절연막(105)보다 위로 돌출된 제3 핀형 패턴(310)의 프로파일을 따라 형성될 수 있다.
또한, 제3 게이트 절연막(325)은 제3 게이트 전극(320)과 필드 절연막(105) 사이에 배치될 수 있다. 제3 게이트 절연막(325)은 제3 트렌치의 제2 부분(160t-2)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제3 게이트 절연막(325)은 제3 게이트 전극(320)과 제2 방향(Y)에서 마주하는 절연 라인 패턴(160)의 측벽을 따라 연장되는 부분을 포함할 수 있다. 즉, 제3 게이트 절연막(325)의 일부는 제3 게이트 전극(320) 및 절연 라인 패턴(160) 사이에 형성되며, 절연 라인 패턴(160) 및 제3 게이트 전극(320)과 직접 접촉할 수 있다.
또한, 제3 게이트 절연막(325)은 절연 라인 패턴(160)의 바닥면과 필드 절연막(105)의 상면 사이로 연장되지 않을 수 있다.
이에 따라, 제3 게이트 절연막(325)는 제3 게이트 전극(320)이 형성되는 제3 트렌치의 제2 부분(160t-2)을 정의할 수 있다.
제3 게이트 절연막(325)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 라이너(170)는 제3 게이트 전극(320)의 측벽 상으로 연장되어 형성될 수 있다.
제3 소오스/드레인(340)은 제3 게이트 전극(320)의 양측에 형성될 수 있다. 제3 소오스/드레인(340)은 제3 핀형 패턴(310) 내에 불순물을 도핑하여 형성될 수 있다.
도 13은 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 도 9 내지 도 12를 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 13은 도 9의 D - D를 따라서 절단한 단면도이다. 또한, 본 발명의 제6 실시예에 따른 반도체 장치에서, 도 9의 A - A를 따라서 절단한 단면도는 도시되지 않았으나, 도 7과 실질적으로 동일할 수 있다.
도 13을 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 제2 라이너(171)를 더 포함할 수 있다.
제2 라이너(171)는 제3 트렌치의 제1 부분(160t-1)의 측벽 및 바닥면을 따라서 형성될 수 있다. 제2 라이너(171)는 절연 라인 패턴(160)의 측벽 및 바닥면을 따라서 형성될 수 있다.
제2 라이너(171)는 절연 라인 패턴(160)과 제2 방향(Y)에서 마주하는 제3 게이트 전극(320)의 측벽을 따라 연장되는 부분을 포함할 수 있다. 제2 라이너(171)의 일부는 서로 마주 보는 제3 게이트 전극(320)의 측벽 및 절연 라인 패턴(160)의 측벽 사이에 형성될 수 있다. 제2 라이너(171)의 일부는 제3 게이트 절연막(325)과 제3 게이트 전극(320)과 마주하는 절연 라인 패턴(160)의 측벽 사이에 형성될 수 있다.
또한, 제2 라이너(171)는 절연 라인 패턴(160)의 바닥면과 필드 절연막(105)의 상면 사이에 연장되어 형성될 수 있다. 하지만, 제2 라이너(171)는 제3 게이트 전극(320)의 바닥면과 필드 절연막(105)의 상면 사이로 연장되지 않을 수 있다.
이에 따라, 제2 라이너(171)는 절연 라인 패턴(160)이 형성되는 제3 트렌치의 제1 부분(160t-1)을 정의할 수 있다.
도 4, 도 14 내지 도 23를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 14 및 도 15를 참고하면, 기판(100) 상에 제1 방향(X)으로 길게 연장되는 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성한다. 제1 방향(X)은 제1 및 재2 핀형 패턴들(110, 210)의 각각의 길이 방향과 평행할 수 있다, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 각각 제1 방향(X)을 따라서 형성된 장변(110a, 210a)과, 제2 방향(Y)을 따라서 형성된 단변(110b, 210b)을 포함할 수 있다. 제2 방향(Y)은 제1 방향(X)과 교차하는 방향일 수 있다. 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)은 제1 방향(X)으로 열을 지어 정렬되어 있을 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에는 제1 핀형 패턴(110)과 제2 핀형 패턴(210)을 분리시키는 분리 트렌치(T)가 형성될 수 있다.
제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면은 노출되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 핀형 패턴(110)의 상면 및 제2 핀형 패턴(210)의 상면 상에, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210)을 형성하는 과정에서 사용된 마스크 패턴이 남아있을 수 있다.
이 후의 설명은 도 14의 A - A를 따라 절단한 단면도를 기준으로 설명한다.
도 16을 참고하면, 제1 핀형 패턴(110)의 일부 및 제2 핀형 패턴(210)의 일부를 감싸는 필드 절연막(105)을 형성할 수 있다.
필드 절연막(105)은 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성된 분리 트렌치(T)의 일부를 채울 수 있다.
제1 핀형 패턴(110) 및 제2 핀형 패턴(210)에 문턱 전압 조절용 도핑이 수행될 수 있지만, 이에 제한되는 것은 아니다.
도 17을 참고하면, 제1 더미 게이트 전극(120p)과, 제2 더미 게이트 전극(220p)과, 제3 더미 게이트 전극(160p)이 기판(100) 상에 형성될 수 있다. 제1 마스크 패턴(2001)은 제1 내지 제3 더미 게이트 전극들(120p, 220p, 160p) 상에 형성될 수 있다.
제1 더미 게이트 전극(120p)은 제2 방향(Y)으로 연장되어, 제1 핀형 패턴(110) 상이 형성될 수 있다. 제1 더미 게이트 전극(120p)과 제1 핀형 패턴(110) 사이에 제1 더미 게이트 절연막(125p)이 형성될 수 있다.
제2 더미 게이트 전극(220p)은 제2 방향(Y)으로 연장되어, 제2 핀형 패턴(210) 상이 형성될 수 있다. 제2 더미 게이트 전극(220p)과 제2 핀형 패턴(210) 사이에 제2 더미 게이트 절연막(225p)이 형성될 수 있다.
제3 더미 게이트 전극(160p)은 제2 방향(Y)으로 연장되어, 제1 핀형 패턴(110) 및 제2 핀형 패턴(210) 사이에 형성될 수 있다. 제3 더미 게이트 전극(160p)은 제1 핀형 패턴(110)의 단변 및 제2 핀형 패턴(210)의 단변 사이에 형성된 필드 절연막(105) 상에 형성될 수 있다. 제3 더미 게이트 전극(160p)의 하부의 제1 방향(Y)에서의 폭은 제1 핀 형 패턴(110)과 제2 핀형 패턴(220) 사이의 필드 절연막(105)의 상부의 제1 방향(X)에서의 폭보다 좁을 수 있다.
제3 더미 게이트 전극(160p)과 필드 절연막(105) 사이에 제3 더미 게이트 절연막이 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제1 더미 게이트 절연막(125p) 및 제2 더미 게이트 절연막(225p)의 형성 방법에 따라서, 제3 더미 게이트 전극(160p)과 필드 절연막(105) 사이에 제3 더미 게이트 절연막이 형성될 수 있음은 물론이다.
제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)는 각각 예를 들어, 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있지만, 이에 제한되는 것은 아니다.
이어서, 제1 더미 게이트 전극(120p)의 측벽 상에 제1 스페이서(130)를 형성하고, 제2 더미 게이트 전극(220p)의 측벽 상에 제2 스페이서(230)를 형성하고, 제3 더미 게이트 전극(160p)의 측벽 상에 제1 라이너(170)를 형성할 수 있다.
도 18을 참고하면, 제1 더미 게이트 전극(120p)의 양측에, 제1 핀형 패턴(110) 내에 제1 소오스/드레인(140)을 형성할 수 있다.
제2 더미 게이트 전극(220p)의 양측에, 제2 핀형 패턴(210) 내에 제2 소오스/드레인(240)을 형성할 수 있다.
도 6에서 설명한 것과 같이, 제1 소오스/드레인(140) 및 제2 소오스/드레인(240)은 각각 에피택셜막을 포함할 수 있다.
이어서, 기판(100) 상에 필드 절연막(105), 제1 핀형 패턴(110) 및 제2 핀형 패턴(210), 및 제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)을 덮는 층간 절연막(190)을 형성할 수 있다.
제1 내지 제3 더미 게이트 전극(120p, 220p, 160p)의 상면이 노출될 때까지, 층간 절연막(190)은 평탄화될 수 있다. 이에 따라, 제1 마스크 패턴(2001)은 제거될 수 있다.
도 19를 참고하면, 제1 더미 게이트 전극(120p)의 상면 및 제2 더미 게이트 전극(220p)의 상면을 덮고, 제3 더미 게이트 전극(160p)의 상면을 노출시키는 제2 마스크 패턴(2002)를 형성할 수 있다.
제2 마스크 패턴(2002)에 의해, 제3 더미 게이트 전극(160p)의 상면 및 제1 라이너(170)의 상면이 노출될 수 있다.
도 20을 참고하면, 제2 마스크 패턴(2002)를 식각 마스크로 이용하여, 제3 더미 게이트 전극(160p)를 제거할 수 있다.
제3 더미 게이트 전극(160p)을 제거함으로써, 층간 절연막(190) 내에 제3 트렌치(160t)가 형성될 수 있다.
제3 더미 게이트 전극(160p)을 제거함으로써, 필드 절연막(105)의 상면이 노출될 수 있다. 제3 트렌치(160t)는 제1 라이너(170)에 의해 정의될 수 있다,
도 21을 참고하면, 기판(100) 상에, 제3 트렌치(160t)를 채우는 절연 라인 패턴(160)을 형성할 수 있다.
제3 트렌치(160t)를 채우면서, 제2 마스크 패턴(2002)의 상면을 덮는 절연 라인 막을 형성한 후, 제2 마스크 패턴(2002)가 노출될 때까지 평탄화 공정을 진행할 수 있다.
도 22를 참고하면, 제2 마스크 패턴(2002)를 제거하여, 층간 절연막(190)의 상면을 노출시킬 수 있다.
제2 마스크 패턴(2002)가 제거됨으로써, 제1 더미 게이트 전극(120p)의 상면 및 제2 더미 게이트 전극(220p)의 상면이 노출될 수 있다.
제2 마스크 패턴(2002)을 제거하면서, 절연 라인 패턴(160)의 상면을 층간 절연막(190)의 상면과 동일 평면에 놓이도록 할 수 있다.
도 23을 참고하면, 절연 라인 패턴(160)의 상면이 노출된 상태에서, 제1 더미 게이트 전극(120p) 및 제2 더미 게이트 전극(220p)을 제거할 수 있다.
덧붙여, 제1 더미 게이트 절연막(125p) 및 제2 더미 게이트 절연막(225p)을 제거할 수 있다.
제1 더미 게이트 전극(120p) 및 제1 더미 게이트 절연막(125p)을 제거함으로써, 제1 핀형 패턴(110)을 노출시키는 제1 트렌치(120t)가 층간 절연막(190) 내에 형성될 수 있다.
제2 더미 게이트 전극(220p) 및 제2 더미 게이트 절연막(225p)을 제거함으로써, 제2 핀형 패턴(210)을 노출시키는 제2 트렌치(220t)가 층간 절연막(190) 내에 형성될 수 있다.
도 4를 참고하면, 제1 핀형 패턴(110) 상에 제1 트렌치(120t)를 채우는 제1 게이트 전극(120)을 형성하고, 제2 핀형 패턴(210) 상에 제2 트렌치(220t)를 채우는 제2 게이트 전극(220)을 형성할 수 있다. 제1 및 제2 게이트 전극들(120, 220)은 제1 및 제2 핀형 패턴들(110, 210)을 각각 가로지르며, 제2 방향(Y)으로 연장될 수 있다,
도 24는 본 발명의 다른 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면이다.
참고적으로, 도 24는 도 20 이후에 진행되는 공정일 수 있다.
도 24를 참고하면, 제3 트렌치(160t)의 측벽 및 바닥면과 제2 마스크 패턴(2002)의 상면을 따라서, 라이너막(171p)을 형성할 수 있다.
라이너막(171p)을 형성한 후, 제3 트렌치(160t)를 채우는 절연 라인 패턴(160)을 형성할 수 있다.
제3 트렌치(160t)를 채우면서, 제2 마스크 패턴(2002)의 상면을 덮는 절연 라인 막을 형성한 후, 라이너막(171p)가 노출될 때까지 평탄화 공정을 진행할 수 있다.
이어서, 층간 절연막(190)의 상면 상에 형성된 제2 마스크 패턴(2002) 및 라이너막(171p)을 제거하여, 제1 더미 게이트 전극(120p)의 상면 및 제2 더미 게이트 전극(220p)의 상면을 노출시킬 수 있다.
이를 통해, 도 7에 도시된 것처럼 제3 트렌치(160t)의 측벽 및 바닥면을 따라 제2 라이너(171)가 형성될 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 25를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 26을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 27 내지 도 29는 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 27은 태블릿 PC(1200)을 도시한 도면이고, 도 28은 노트북(1300)을 도시한 도면이며, 도 29는 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110, 210, 310: 핀형 패턴 120, 220, 320: 게이트 전극
125, 225, 325: 게이트 절연막 160: 절연 라인 패턴
165: 라인 패턴 170, 171, 172: 라이너

Claims (20)

  1. 제1 방향으로 일 열로 배열된 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴과 상기 제2 핀형 패턴 사이에 형성된 트렌치;
    상기 트렌치의 일부를 채우는 필드 절연막; 및
    상기 필드 절연막 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 과 이격되어 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이에 배치된 절연 라인 패턴을 포함하고,
    상기 절연 라인 패턴은 상기 제1 방향과 교차하는 제2 방향으로 연장하고, 상기 제1 핀형 패턴의 상면 및 상기 제2 핀형 패턴의 상면보다 낮은 바닥면을 가지는 반도체 장치.
  2. 제1 항에 있어서,
    상기 절연 라인 패턴은 상기 필드 절연막과 직접 접촉하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 절연 라인 패턴의 측벽 상에 형성된 라이너를 더 포함하고,
    상기 라이너의 높이는 상기 절연 라인 패턴의 높이와 서로 동일한 반도체 장치.
  4. 제3 항에 있어서,
    상기 라이너는 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴과 비접촉하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 라이너는 상기 절연 라인 패턴에 대해 식각 선택비를 가지는 물질을 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 절연 라인 패턴과 상기 필드 절연막 사이에 배치되는 라이너를 더 포함하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 라이너는 상기 절연 라인 패턴의 바닥면을 따라 형성되는 제1 부분과, 상기 절연 라인 패턴의 측벽을 따라 형성되는 제2 부분을 포함하는 반도체 장치.
  8. 제7항에 있어서,
    상기 라이너의 제1 부분의 두께는 상기 라이너의 제2 부분의 두께보다 얇은 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 핀형 패턴 상에 형성되는 제1 게이트 전극과, 상기 제2 핀형 패턴 상에 형성되는 제2 게이트 전극을 더 포함하고,
    상기 제1 게이트 전극의 상면과, 상기 제2 게이트 전극의 상면과, 상기 절연 라인 패턴의 상면은 실질적으로 동일 평면 상에 위치하는 반도체 장치.
  10. 제9 항에 있어서, 상기 제1 및 제2 게이트 전극들의 측벽들과 상기 절연 라인 패턴의 측벽들을 감싸며 상기 제1 및 제2 핀 형 패턴들과 상기 필드 절연막 상에 배치된 층간 절연막을 더 포함하고, 상기 층간 절연막의 상면과 상기 절연 라인 패턴의 상면은 실질적으로 돌일 평면 상에 위치한 반도체 장치.
  11. 장변과 단변을 각각 포함하고, 서로 인접하는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴의 하부 및 상기 제2 핀형 패턴의 하부를 감싸고, 상기 제1 핀형 패턴의 상부 및 상기 제2 핀형 패턴의 상부를 노출시키는 필드 절연막;
    상기 제1 및 제2 핀형 패턴들의 상부들과, 상기 필드 절연막을 덮고, 상기 제1 핀형 패턴의 상기 단변과 상기 제2 핀형 패턴의 상기 단변 사이의 필드 절연막의 상면을 노출하고, 상기 제1 핀형 패턴의 단변과 상기 제2 핀형 패턴의 상기 단변들과 이격된 제1 트렌치를 포함하는 층간 절연막, 및
    상기 제1 트렌치 내에 배치된 절연 라인 패턴을 포함하고,
    상기 절연 라인 패턴의 높이는 상기 제1 핀형 패턴의 상부의 높이 및 상기 제2 핀형 패턴의 상부의 높이보다 높은 반도체 장치.
  12. 제11 항에 있어서,
    상기 절연 라인 패턴은 상기 필드 절연막과 직접 접촉하는 반도체 장치.
  13. 제11 항에 있어서,
    상기 제1 트렌치 내에 배치되고, 상기 제1 트렌치의 측벽 및 바닥면을 따라서 형성되는 라이너를 더 포함하고,
    상기 절연 라인 패턴의 측벽에서의 상기 라이너의 두께는 상기 절연 라인 패턴의 바닥면에서의 상기 라이너의 두께보다 두꺼운 반도체 장치.
  14. 제11 항에 있어서, 상기 층간 절연막은 상기 제1 핀형 패턴을 노출하는 제2 트렌치 및 상기 제2 핀형 패턴을 노출하는 제3 트렌치를 더 포함하고,
    상기 제2 트렌치 내에 배치되고, 상기 제1 핀형 패턴 상에 형성되는 제1 게이트 전극과, 상기 제2 트렌치 내에 배치되고 상기 제2 핀형 패턴 상에 형성되는 제2 게이트 전극을 더 포함하고,
    상기 제1 게이트 전극의 상면과, 상기 제2 게이트 전극의 상면과, 상기 절연 라인 패턴의 상면은 동일 평면 상에 위치하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 게이트 전극과 상기 절연 라인 패턴 사이에, 상기 제1 핀형 패턴의 상부 내에 형성되는 제1 소오스/드레인; 및
    상기 제2 게이트 전극과 상기 절연 라인 패턴 사이에, 상기 제2 핀형 패턴의 상부 내에 형성되는 제2 소오스/드레인을 더 포함하는 반도체 장치.
  16. 기판 상에 제1 방향으로 연장되는 제1 핀형 패턴;
    상기 기판 상에 상기 제1 핀형 패턴의 일부를 감싸는 필드 절연막; 및
    상기 필드 절연막과 상기 제1 핀형 패턴 상에, 상기 제1 방향과 다른 제2 방향으로 연장되는 라인 패턴을 포함하고,
    상기 라인 패턴은 측방향으로 인접한 게이트 전극과 절연 라인 패턴을 포함하고,
    상기 게이트 전극은 상기 제1 핀형 패턴과 교차하고,
    상기 절연 라인 패턴의 바닥면은 제1 핀형 패턴의 상면보다 낮은 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 방향으로 일 열로 배열된 제2 핀형 패턴 및 제3 핀형 패턴을 더 포함하고,
    상기 제1 내지 제3 핀형 패턴들은 상기 제2 방향으로 배열되고,
    상기 필드 절연막은 상기 제2 핀형 패턴 및 제3 핀형 패턴 각각의 일부를 감싸고,
    상기 절연 라인 패턴은 상기 제2 핀형 패턴 및 상기 제3 핀형 패턴 사이를 상기 제2 방향으로 가로지르는 반도체 장치.
  18. 제16 항에 있어서,
    상기 게이트 전극과 상기 제1 핀형 패턴 사이 및 상기 게이트 전극과 상기 필드 절연막 사이에 배치된 고유전율 절연막을 더 포함하고,
    상기 고유전율 절연막은 서로 마주보는 상기 절연 라인 패턴의 측벽 및 상기 게이트 전극의 측벽 사이로 연장되는 반도체 장치.
  19. 제18 항에 있어서,
    상기 고유전율 절연막과 상기 절연 라인 패턴의 측벽 사이에 형성되는 라이너를 더 포함하는 반도체 장치.
  20. 제16 항에 있어서,
    상기 필드 절연막의 상면과 상기 절연 라인 패턴의 바닥면 사이에 형성되는 라이너를 더 포함하고 상기 라이너는 서로 마주보는 상기 절연 라인 패턴의 측벽 및 상기 게이트 전극의 측벽 사이로 연장되는 반도체 장치.
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