KR20160112105A - STI(Shallow Trench Isolation) 라이너를 포함하는 반도체 장치 - Google Patents

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KR20160112105A
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임선미
임영달
조학주
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Abstract

반도체 장치이 제공된다. 상기 반도체 장치는, 기판 내에 형성되는 액티브 영역을 정의하는 STI 트렌치, 상기 STI 트렌치의 측벽 및 바닥면을 따라 컨포멀하게 형성되는 STI 라이너(liner), 상기 STI 라이너 상에 형성되고, 상기 STI 트렌치의 적어도 일부를 매립하는 소자분리막, 상기 액티브 영역 상에 배치되는 제1 게이트 구조체, 및 상기 제1 게이트 구조체와 이격된 제2 게이트 구조체를 포함하되, 상기 제2 게이트 구조체는, 상기 소자분리막과 접하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극과, 상기 게이트 전극의 양측에 배치되는 스페이서를 포함하며, 상기 스페이서의 하면은, 상기 STI 라이너의 상면과 접하도록 형성된다.

Description

STI(Shallow Trench Isolation) 라이너를 포함하는 반도체 장치{Semiconductor Device having Shallow Trench Isolation Liner}
본 발명은 STI 라이너를 포함하는 반도체 장치에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다.
이렇게 향상된 장치의 집적도는 반도체 장치 중의 하나인 전계 효과 트랜지스터(FET)에 숏 채널 효과(short channel effect) 등을 야기할 수 있다. 따라서, 이를 극복하기 위해 3차원의 공간 구조로 채널이 형성되는 핀 전계 효과 트랜지스터(Fin FET)에 대한 연구가 활발하게 진행되고 있다.
또한, 트랜지스터의 동작 특성 향상을 위해 트랜지스터의 채널에 인장 스트레스(tensile stress) 또는 압축 스트레스(compresive stress)를 인가하기 위해 소오스 또는 드레인을 형성할 때 에피텍셜 공정을 이용할 수 있다. 다만, 에피텍셜층 성장 전에 자연 산화믈(native oxcide)을 제거하는 과정에서, 소오스 또는 드레인과 인접한 소자분리막(STI; Shallow Trench Isolation; 이하 STI)의 일부가 함께 식각되어 결함(defect)이 발생할 수 있는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 장치의 에피텍셜 성장 공정에서 자연 산화물을 제거할 때, 소자분리막(STI)이 함께 식각되는 것을 방지하여 트랜지스터에 결함이 발생되는 것을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 내에 형성되는 액티브 영역을 정의하는 STI 트렌치, 상기 STI 트렌치의 측벽 및 바닥면을 따라 컨포멀하게 형성되는 STI 라이너(liner), 상기 STI 라이너 상에 형성되고, 상기 STI 트렌치의 적어도 일부를 매립하는 소자분리막, 상기 액티브 영역 상에 배치되는 제1 게이트 구조체, 및 상기 제1 게이트 구조체와 이격된 제2 게이트 구조체를 포함하되, 상기 제2 게이트 구조체는, 상기 소자분리막과 접하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극과, 상기 게이트 전극의 양측에 배치되는 스페이서를 포함하며, 상기 스페이서의 하면은, 상기 STI 라이너의 상면과 접하도록 형성된다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 구조체의 적어도 일측에 형성되는 소오스 또는 드레인을 더 포함하되, 상기 소오스 또는 드레인은, 상기 STI 라이너의 외측면과 접하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스 또는 드레인의 일부는, 상기 소자분리막의 상면보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스 또는 드레인의 다른 일부는, 상기 제1 게이트 구조체의 하면의 일부와 접하거나, 상기 제1 게이트 구조체와 오버랩되도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 소오스 또는 드레인은, 에피택셜 성장 방식으로 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서는, 상기 게이트 전극 일측에 형성되는 제1 스페이서 파트와, 상기 게이트 전극 타측에 형성되는 제2 스페이서 파트를 포함하고, 상기 제1 스페이서 파트는 상기 STI 라이너의 제1 상면에 접하고, 상기 제2 스페이서 파트는 상기 STI 라이너의 상기 제1 상면과 이격된 제2 상면과 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은, 상기 스페이서의 측벽 및 상기 소자분리막의 상면을 따라 컨포멀하게 형성되고, 상기 게이트 전극은, 상기 게이트 절연막의 상면을 따라 컨포멀하게 형성되는 금속층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 소자분리막의 상면은, 상기 기판의 상면과 동일 평면 상에 위치할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 구조체는, 상기 소자분리막과 접하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극과, 상기 게이트 전극의 양측에 배치되는 스페이서를 포함하며, 상기 스페이서의 하면은, 상기 소자분리막의 상면에만 접하도록 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 구조체와 이격된 제3 게이트 구조체를 더 포함하되, 상기 제3 게이트 구조체의 하면은 상기 소자분리막 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 STI 라이너는, 실리콘 산화막(SiO2)과 실리콘 나이트라이드(SiN)를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판 상에서 제1 방향으로 연장된 복수의 핀, 상기 복수의 핀과 교차하는 제2 방향으로 연장되고 서로 이격된 제1 게이트 구조체와 제2 게이트 구조체, 상기 복수의 핀 사이에 형성되는 STI 트렌치, 상기 STI 트렌치의 측벽의 일부 및 바닥면을 따라 컨포멀하게 형성되는 STI 라이너, 및 상기 STI 라이너 상에 형성되고, 상기 STI 트렌치의 적어도 일부를 매립하는 소자분리막을 포함하되, 상기 제2 게이트 구조체는, 게이트 절연막, 게이트 전극, 및 상기 게이트 전극의 양측에 위치하는 스페이서를 포함하되, 상기 제2 게이트 구조체의 상기 스페이서는, 상기 제2 게이트 구조체의 상기 게이트 전극 일측에 형성되는 제1 스페이서 파트와, 상기 게이트 전극의 타측에 형성되는 제2 스페이서 파트를 포함하고, 상기 제1 스페이서 파트는, 상기 복수의 핀들 중 어느 하나의 상면과 접하고, 상기 제2 스페이서 파트는 상기 소자분리막의 상면에 접한다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막은, 상기 스페이서의 측벽, 상기 소자분리막의 상면 또는 상기 복수의 핀의 상면을 따라 컨포멀하게 형성되고, 상기 게이트 전극은, 상기 게이트 절연막의 상면을 따라 컨포멀하게 형성되는 금속층을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 상기 제1 영역 또는 상기 제2 영역 상에서 제1 방향으로 연장된 복수의 핀, 상기 복수의 핀 사이에 형성되는 STI 트렌치, 상기 복수의 핀과 교차하고 상기 제1 방향과는 다른 제2 방향으로 연장되는 게이트 구조체, 상기 제1 영역 및 상기 제2 영역 사이에 형성되는 DTI 트렌치, 상기 DTI 트렌치의 측벽 및 바닥면을 따라 컨포멀하게 형성되는 DTI 라이너, 및 상기 DTI 라이너 상에 형성되고, 상기 DTI 트렌치의 적어도 일부를 매립하는 소자분리막을 포함하되, 상기 STI 트렌치의 하면은, 상기 DTI 트렌치의 하면보다 높게 형성된다.
본 발명의 몇몇 실시예에서, 상기 DTI 라이너의 상면은, 상기 STI 트렌치의 하면과 동일 평면 상에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 핀 사이에 형성되는 STI 트렌치와, 상기 STI 트렌치의 측벽 및 바닥면을 따라 컨포멀하게 형성되는 STI 라이너를 더 포함하되, 상기 소자분리막은 상기 STI 라이너 상에 형성되고, 상기 STI 트렌치의 적어도 일부를 매립할 수 있다.
본 발명의 몇몇 실시예에서, 상기 DTI 라이너의 상면은, 상기 STI 트렌치의 하면보다 높게 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 STI 라이너와 상기 DTI 라이너는 실리콘 산화막(SiO2)와 실리콘 나이트라이드(SiN)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체는, 상기 소자분리막 및 상기 복수의 핀과 접하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극과, 상기 게이트 전극의 양측에 위치하는 스페이서를 포함하되, 상기 게이트 절연막은, 상기 스페이서의 측벽, 상기 소자분리막의 상면 또는 상기 복수의 핀의 상면을 따라 컨포멀하게 형성되고, 상기 게이트 전극은, 상기 게이트 절연막의 상면을 따라 컨포멀하게 형성되는 금속층을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 게이트 구조체는, 제1 게이트 구조체와, 제2 게이트 구조체를 포함하되, 상기 제1 게이트 구조체는, 상기 복수의 핀과 오버랩되고, 상기 제2 게이트 구조체는, 상기 소자분리막과 오버랩되며, 상기 복수의 핀과는 비오버랩될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2 및 도 3은 도 1의 A-A선을 따라 절단한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 5는 도 4의 B-B선을 따라 절단한 단면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 도 6의 C-C선을 따라 절단한 단면도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 9는 도 8의 Y-Y선을 따라 절단한 단면도이다.
도 10은 도 8의 X-X선을 따라 절단한 단면도이다.
도 11 및 도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 및 도 14는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 15 및 도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 18은 도 17의 Y-Y선을 따라 절단한 단면도이다.
도 19는 도 17의 X-X선을 따라 절단한 단면도이다.
도 20 및 도 21은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 22 및 도 23은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 25는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 28 내지 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 31 내지 도 40은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 30을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치에 대해 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2 및 도 3은 도 1의 A-A선을 따라 절단한 단면도이다.
도 1을 참조하면, 반도체 장치(1)는 기판(100), 액티브 영역(110), 제1 게이트 구조체(G1), 제2 게이트 구조체(G2), 소자분리막(155)(STI)을 포함한다.
기판(100)은 예를 들어, 반도체(semiconductor) 기판일 수 있다. 이러한 기판(100)은 실리콘, 스트레인 실리콘(strained Si), 실리콘 합금, 실리콘 카바이드(SiC), 실리콘 게르마늄(SiGe), 실리콘 게르마늄 카바이드(SiGeC), 게르마늄, 게르마늄 합금, 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs) 및 III-V 반도체, II-VI 반도체 중 하나, 이들의 조합물, 이들의 적층물을 포함할 수 있다. 또한, 필요에 따라서는 반도체 기판이 아닌 유기(organic) 플라스틱 기판일 수도 있다. 이하에서는, 기판(100)이 실리콘으로 이루어져 있는 것으로 설명한다.
기판(100)은 P형일 수도 있고, N형일 수도 있다. 한편, 본 발명의 몇몇 실시예에서, 기판(100)으로는 절연 기판이 사용될 수 있다. 구체적으로, SOI(Silicon On Insulator) 기판이 사용될 수 있다. SOI 기판을 이용할 경우, 반도체 장치(1)의 동작 과정에서 지연 시간(delay time)을 줄일 수 있는 장점이 있다.
액티브 영역(110)은 기판(100) 내에 소자분리막(155; STI)과 같은 필드 절연막에 의해 정의될 수 있다. 액티브 영역(110)은 도 1에서 도시된 것과 같이, 제1 방향으로 길게 연장될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)는 상기 제1 방향과 교차하는 제2 방향으로 연장될 수 있다. 구체적으로, 제1 게이트 구조체(G1)는 액티브 영역(110)과 오버랩될 수 있고, 제2 게이트 구조체(G2)는 소자분리막(155)과 오버랩될 수 있다. 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)는 동일한 방향으로 연장되도록 형성될 수 있다.
소자분리막(155)은 기판(100) 내에 형성되어, 액티브 영역(110)을 정의할 수 있다. 소자분리막(155)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자분리막(155)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 2를 참조하면, 반도체 장치(1)는 기판(100)에 STI 트렌치(151)가 형성되고, STI 트렌치(151) 내에는 STI 라이너(153)와 소자분리막(155)이 배치될 수 있다.
구체적으로, STI 트렌치(151)는 기판(100) 내에 형성되는 액티브 영역(110)을 정의할 수 있다. STI 트렌치(151)는 일정한 깊이로 형성될 수 있으며, 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상으로 형성될 수 있다. 다만, 본 발명이 이러한 형상에 제한되는 것은 아니다.
STI 라이너(153)는 상기 STI 트렌치(151)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있다. STI 라이너(153)는 소자분리막(155)과 다른 물질을 포함할 수 있다. 예를 들어, 실리콘 나이트라이드(SiN)를 포함할 수 있으며, 소자분리막(155)과 다른 식각비를 가지는 물질을 포함할 수 있다. 또한, 도면에 명확하게 도시하지는 않았으나, STI 라이너(153)는 실리콘 산화막(SiO2)과 실리콘 나이트라이드(SiN)를 포함하는 이중막 구조를 포함할 수 있다. 구체적으로, 실리콘 산화막(SiO2)는 실리콘 나이트라이드(SiN) 상에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 그 반대도 가능하다.
이를 통해, STI 라이너(153)는 소오스 또는 드레인(161, 163, 165)을 에피텍셜 성장시키기 위한 공정에서, 소자분리막(155)이 함께 식각되는 것을 방지할 수 있다. 또한, STI 라이너(153)는 40Å 내지 150 Å 두께를 갖도록 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
소자분리막(155)은 STI 라이너(153) 상에 형성되고, STI 트렌치(151)의 적어도 일부를 매립할 수 있다. 소자분리막(155)은 STI 라이너(153)의 내측에 형성되며, STI 라이너(153)의 내측벽 및 바닥면과 접할 수 있다. 소자분리막(155)의 상면은 기판(100)의 상면과 동일 평면 상에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 게이트 구조체(G1, G2)는 게이트 절연막(133, 143), 게이트 전극(135, 145), 스페이서(131, 132. 141, 142)를 포함할 수 있다. 게이트 구조체(G1, G2)는 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)를 포함할 수 있다. 본 발명의 게이트 구조체(G1, G2)는 게이트 라스트(gate last) 제조 공정에 의해 형성될 수 있다.
제1 게이트 구조체(G1)는 액티브 영역(110) 상에 배치될 수 있으며, 제2 게이트 구조체(G2)는 소자분리막(155) 상에 배치될 수 있다. 제1 게이트 구조체(G1)는 제2 게이트 구조체(G2)와 실질적으로 동일한 방식으로 형성될 수 있다. 이후에서, 제1 게이트 구조체(G1)을 기준으로 자세히 살펴보도록 한다.
게이트 절연막(133)은 기판(100)과 게이트 전극(135) 사이에 배치될 수 있다. 게이트 절연막(133)은 고유전율(high-K)막을 포함할 수 있다. 게이트 절연막(133)이 고유전율막일 경우, 게이트 절연막(133)은 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율을 갖는 물질로는 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
비록 상세하게 도시하지는 않았으나, 게이트 절연막(133)과 기판(100) 사이에는, 게이트 절연막(133)과 기판(100) 사이의 불량 계면을 방지하는 역할을 하는 인터페이스막(미도시)이 추가로 더 배치될 수도 있다. 이러한, 인터페이스막(미도시)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(k는 약 4) 또는 실리콘 산질화막(산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(미도시)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
게이트 전극(135)은 도전성 물질을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 게이트 전극(135)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(135)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1)은 TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(135)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(135)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
스페이서(131, 132)는 게이트 전극(135)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(131, 132)는 도 2에 도시된 것과 같이 게이트 전극(135)의 양 측에 배치될 수 있다. 스페이서(131, 132)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 2에서는 스페이서(131, 132)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(131, 132)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(131, 132)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
소오스 또는 드레인(161, 163)은 인접하는 게이트 구조체(예를 들어, G1, G2) 사이의 액티브 영역(110) 내에 형성될 수 있다. 구체적으로, 소오스 또는 드레인(161, 163)은 제1 게이트 구조체(G1)의 적어도 일측에 형성될 수 있다. 소오스 또는 드레인(161, 163)은, 상기 STI 라이너(153)의 외측면과 접하도록 형성될 수 있다.
또한, 소오스 또는 드레인(161, 163)은, 상기 제1 게이트 구조체(G1)의 하면의 일부와 접하거나, 상기 제1 게이트 구조체(G1)와 오버랩되도록 형성될 수 있다. 즉, 스페이서(131, 132)의 하면과 소오스 또는 드레인(161, 163)의 상면은 일부 접할 수 있으고, 소오스 또는 드레인(161, 163)의 일부는 제1 게이트 구조체(G1)의 하부에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
소오스 또는 드레인(161, 163)은 에피텍셜 성장 방식으로 형성될 수 있다. 구체적으로, 소오스 또는 드레인(161, 163)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 소오스 또는 드레인(161, 163)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다. 도면으로 도시하지는 않았으나, 소오스 또는 드레인(161, 163)은 LDD 구조로 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
층간절연막(105)은 기판(100) 상에 형성될 수 있다. 층간절연막(105)은 게이트 구조체(G1, G2)를 덮도록 형성되거나, 게이트 구조체(G1, G2) 사이에 형성될 수 있다. 층간절연막(105)은 층간절연막(105)의 하부에 있는 반도체 소자들과 층간절연막(105)의 상부에 있는 반도체 소자의 전기적 절연을 담당할 수 있다. 층간절연막(105)은 BSG(borosilicate Glass), PSG(phosphoSilicate Glass), BPSG(boroPhosphoSilicate Glass), USG(Undoped Silicate Glass), TEOS(TetraEthylOrthoSilicate Glass), 또는 HDP-CVD(High Density Plasma-CVD) 등과 같은 실리콘 산화물을 이용하여 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 게이트 구조체(G2)는, 상기 소자분리막(155)과 접하는 게이트 절연막(143)과, 상기 게이트 절연막(143) 상에 위치하는 게이트 전극(145)과, 상기 게이트 전극(145)의 양측에 배치되는 스페이서(141, 142)를 포함할 수 있다.
제2 게이트 구조체(G2)의 하면은 소자분리막(155) 및 STI 라이너(153)의 상면과 접할 수 있다. 즉, 제2 게이트 구조체(G2)의 스페이서(141, 142)의 하면은, 상기 STI 라이너(153)의 상면과 접하도록 형성될 수 있다. 구체적으로, 상기 스페이서(141, 142)는, 상기 게이트 전극(145) 일측에 형성되는 제1 스페이서 파트(141)와, 상기 게이트 전극(145) 타측에 형성되는 제2 스페이서 파트(142)를 포함할 수 있다. 이때, 상기 제1 스페이서 파트(141)는 상기 STI 라이너(153)의 제1 상면에 접하고, 상기 제2 스페이서 파트(142)는 상기 STI 라이너(153)의 상기 제1 상면과 이격된 제2 상면과 접할 수 있다. 즉, STI 라이너(153) 전체는 제2 게이트 구조체(G2)의 하부에 위치하여 오버랩될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, STI 라이너(153)의 일부만이 제2 게이트 구조체(G2)의 하부에 위치하여 오버랩될 수 있다.
소오스 또는 드레인(161, 163, 165)을 형성하기 위한 에피텍셜 공정 중, 기판(100) 내에 형성된 자연 산화물(native oxcide)을 제거하는 과정을 포함할 수 있다. 상기 자연 산화물 제거 공정에서, 제2 게이트 구조체(G2)의 스페이서(141, 142)와 STI 라이너(153)는 서로 접함으로써, 소자분리막(155)이 상기 자연 산화물과 함께 식각되는 것을 방지할 수 있다. 이를 통해, 본 발명의 반도체 장치(1)에서 전류 누설(current leakage) 등의 결함이 발생하는 것을 방지할 수 있다.
또한, 소오스 또는 드레인(161, 163, 165)의 형태(facet)는 도 2와 같은 형상을 가질 수 있다. 다만, 도면에 명확하게 도시하지는 않았으나, 자연 산화물 식각 과정에서 STI 라이너(153)의 일부도 함께 식각될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 3을 참조하면, 소오스 또는 드레인(161, 163, 165)의 일부는, 상기 소자분리막(155)의 상면보다 높게 형성될 수 있다. 소오스 또는 드레인(161, 163, 165)은 에피텍셜 성장 과정에서 균일한 두께를 갖도록 성장할 수 있고, 이에 따라, 소오스 또는 드레인(161, 163, 165)의 제1 부분는 기판(100)의 상면보다 높게 형성되고, 제2 부분은 기판(100)의 상면보다 낮게 형성될 수 있다. 이때, 상기 제2 부분은 상기 제1 부분보다 STI 라이너(153)에 인접하게 배치될 수 있다. 이에 따라, 소오스 또는 드레인(161, 163, 165)의 형태(facet)는 도 3와 같은 형상을 가질 수 있다. 다만, 도 3은 본 발명의 일 실시예에 해당하며, 본 발명이 이에 한정되는 것은 아니다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 5는 도 4의 B-B선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 4 및 도 5를 참조하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)는 앞에서 설명한 본 발명의 제1 실시예에 따른 반도체 장치(1)와 실질적으로 유사하게 형성될 수 있다. 제1 게이트 구조체(G4)는 액티브 영역(110) 상에 배치되고, 제2 게이트 구조체(G5)는 소자분리막(255) 상에 배치될 수 있다.
다만, 제2 실시예에 따른 반도체 장치(2)의 제2 게이트 구조체(G5)는 STI 라이너(253)의 상면과 접하지 않고, 소자분리막(255)의 상면에만 접하도록 배치될 수 있다. 즉, 제2 게이트 구조체(G5)의 너비보다 소자분리막(255)의 너비가 더 크게 형성되고, 제2 게이트 구조체(G5) 전체가 소자분리막(255)과 오버랩되도록 배치될 수 있다. 다르게 표현하자면, 제2 게이트 구조체(G5)에 포함된 스페이서(241, 242)는 STI 라이너(253)와 접하지 않도록 배치될수 있다. 상기 스페이서(241, 242)의 하면은, 단일한 소자분리막(255)의 상면에만 접하도록 형성될 수 있다.
이러한 경우에도, 소오스 또는 드레인(261, 263, 265)을 형성하기 위한 에피텍셜 공정 중, 기판(100) 내에 형성된 자연 산화물을 제거하는 과정에서, STI 라이너(253) 내에 위치한 소자분리막(255)이 상기 자연 산화물과 함께 식각되는 것을 방지할 수 있다. 즉, 본 발명의 STI 라이너(253)는 본 발명의 반도체 장치(2)에서 전류가 누설되는 등의 결함이 발생하는 것을 방지할 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 7은 도 6의 C-C선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 6 및 도 7을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)는 앞에서 설명한 본 발명의 제2 실시예에 따른 반도체 장치(1)와 실질적으로 동일하게 형성될 수 있다. 다만, 제3 실시예에 따른 반도체 장치(3)는 제3 게이트 구조체(G9)를 더 포함할 수 있다.
이때, 제1 게이트 구조체(G7)는 액티브 영역(110) 상에 배치되고, 제2 게이트 구조체(G8) 및 제3 게이트 구조체(G9)는 소자분리막(355) 상에 배치될 수 있다. 제1 내지 제3 게이트 구조체(G7, G8, G9)는 실질적으로 동일하게 형성될 수 있다.
제3 게이트 구조체(G9)의 하면은, 소자분리막(355)의 상면과 접하도록 배치될 수 있다. 제2 게이트 구조체(G8)와 제3 게이트 구조체(G9)는, 동일한 소자분리막(355) 상에 배치될 수 있다. 제2 게이트 구조체(G8)와 제3 게이트 구조체(G9)는 서로 이격되도록 배치될 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치(3)에서도, STI 라이너(353)는 소오스 또는 드레인(361, 363, 365)을 형성하기 위한 에피텍셜 공정 중, 소자분리막(355)이 액티브 영역(110)과의 경계에서 식각되는 것을 방지할 수 있다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 9는 도 8의 Y-Y선을 따라 절단한 단면도이다. 도 10은 도 8의 X-X선을 따라 절단한 단면도이다.
도 8 내지 도 10을 참조하면, 반도체 장치(4)는 기판(100), 복수의 핀(F1, F2, F3), 게이트 구조체(G11, G12, G13), STI 라이너(453), 소자분리막(455)을 포함할 수 있다. 구체적으로, 반도체 장치(4)는 다중 게이트 구조(예를 들어, FinFET, GAA(Gate All around) 구조)를 포함할 수 있다.
구체적으로, 기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판(100)을 사용하여도 무방하다. 기판(100)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함할 수 있다. 제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 DTI(Deep Tranch Isolation) 트렌치(452)에 의해 정의될 수 있다.
복수의 핀(F1, F2, F3)은 제1 방향을 따라서 길게 연장될 수 있다. 복수의 핀(F1, F2, F3)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 상에 형성될 수 있다. 복수의 핀(F1, F2, F3)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자분리막(455)은 복수의 핀(F1, F2, F3)의 측면을 덮을 수 있다. 도면에 명확하게 도시하지는 않았으나, 액티브 영역(미도시)은 각각의 복수의 핀(F1, F2, F3)을 포함할 수 있다.
도면에서는 복수의 핀(F1, F2, F3)이 직육면체 형상으로 형성된 것으로 도시하였으나, 이에 한정되지 않는다. 즉, 복수의 핀(F1, F2, F3)은 모따기된 형상일 수 있다. 즉, 모서리 부분이 둥글게 된 형상일 수도 있다. 복수의 핀(F1, F2, F3)은 길이 방향을 따라서 길게 형성되어 있기 때문에, 장변과 단변을 포함할 수 있다. 핀(F1, F2, F3)의 모서리 부분이 둥글게 되어 있어도, 본 발명이 속하는 당업자가 장변 및 단변을 구분할 수 있음은 자명하다.
STI 트렌치(451)는 복수의 핀(F1, F2, F3) 사이에는 형성될 수 있다. STI 라이너(453)는 STI 트렌치(451)의 측벽의 일부 및 바닥면을 따라 컨포멀하게 형성될 수 있다. 또한, STI 라이너(453)는 각각의 복수의 핀(F1, F2, F3)의 양측에 배치될 수 있다. 즉, STI 라이너(453)는 복수의 핀(F1, F2, F3)의 측벽의 일부를 일정한 두께로 둘러싸고, 핀과 핀 사이(예를 들어, F1과 F2 사이)의 바닥면 상에도 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
STI 라이너(453)의 상면은 복수의 핀(F1, F2, F3)의 상면보다 낮게 형성될 수 있다. STI 라이너(453)의 상면은 소자분리막(455)의 상면과 동일 평면 상에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
소자분리막(455)은 STI 라이너(453) 상에 형성되고, STI 트렌치(451)의 적어도 일부를 매립할 수 있다. 또한, 소자분리막(455)은 기판(100)의 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 사이에 위치하는 DTI 트렌치(452)의 일부도 매립할 수 있다. 즉, 소자분리막(455)은 STI 트렌치(451) 및 DTI 트렌치(452)의 일부를 동시에 매립할 수 있다. 소자분리막(455)의 상면은 복수의 핀(F1, F2, F3)의 상면보다 낮게 형성될 수 있다. 상기 소자분리막(455)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
STI 라이너(453)는 소자분리막(455)과 다른 물질을 포함할 수 있다. 예를 들어, 실리콘 나이트라이드(SiN)를 포함할 수 있으며, 소자분리막(455)과 다른 식각비를 가지는 물질을 포함할 수 있다. 또한, 도면에 명확하게 도시하지는 않았으나, STI 라이너(453)는 실리콘 산화막(SiO2)과 실리콘 나이트라이드(SiN)를 포함하는 이중막 구조를 포함할 수 있다. 구체적으로, 실리콘 산화막(SiO2)는 실리콘 나이트라이드(SiN) 상에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 그 반대도 가능하다.
이를 통해, STI 라이너(453)는 소오스 또는 드레인(도 12의 461, 463, 465)을 에피텍셜 성장시키기 위한 공정에서, STI 라이너(453) 내측에 위치하는 소자분리막(455)이 함께 식각되는 것을 방지할 수 있다.
게이트 구조체(G11, G12, G13)는 복수의 핀(F1, F2, F3) 상에, 복수의 핀(F1, F2, F3)과 교차하도록 제1 방향과 다른 제2 방향으로 길게 형성될 수 있다. 게이트 구조체(G11, G12, G13)는 제1 게이트 구조체(G11), 제2 게이트 구조체(G12), 및 제3 게이트 구조체(G13)를 포함할 수 있다. 본 발명의 게이트 구조체(G11, G12, G13)는 게이트 라스트(gate last) 제조 공정에 의해 형성될 수 있다. 제1 게이트 구조체(G11)는 게이트 절연막(433), 게이트 전극(435), 스페이서(431, 432)를 포함할 수 있다. 이하에서는, 제1 게이트 구조체(G11)를 기준으로 자세히 설명하도록 한다.
게이트 절연막(433)은 소자분리막(455)의 상면 및 복수의 핀(F1, F2, F3)과 접할 수 있다. 게이트 절연막(433)은 복수의 핀(F1, F2, F3)의 상면과 측면의 상부에 형성될 수 있다. 게이트 절연막(433)은 게이트 전극(435)과 소자분리막(455) 사이에 배치될 수 있다. 구체적으로, 게이트 절연막(433)은, 상기 스페이서(431, 432)의 측벽, 상기 소자분리막(455)의 상면 또는 상기 복수의 핀(F1, F2, F3)의 상면을 따라 컨포멀하게 형성될 수 있다. 이러한 게이트 절연막(433)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(433)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
게이트 전극(435)은 게이트 절연막(433) 상에 위치할 수 있다. 게이트 전극(435)은 상기 게이트 절연막(433)의 상면을 따라 컨포멀하게 형성되는 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(435)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(435)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(435)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
스페이서(431, 432)는 게이트 전극(435)의 적어도 일 측에 배치될 수 있다. 구체적으로, 스페이서(431, 432)는 도 10에 도시된 것과 같이 게이트 전극(435)의 양 측에 배치될 수 있다. 이러한 스페이서(431, 432)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다. 도 10에서는 스페이서(431, 432)의 일 측면을 곡선으로 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 스페이서(431, 432)의 형상은 이와 다르게 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 스페이서(431, 432)의 형상은 도시된 것과 달리 I자형 또는 L자형 등으로 변형될 수 있다.
제1 게이트 구조체(G11)는 제1 영역(Ⅰ)의 중앙부와 오버랩될 수 있다. 제2 게이트 구조체(G12)는 제1 영역(Ⅰ)의 일측의 말단과 오버랩될 수 있다. 제3 게이트 구조체(G13)는 제2 영역(Ⅱ)의 일측의 말단과 오버랩될 수 있다. 제1 내지 제3 게이트 구조체(G11, G12, G13)는 동일한 방향으로 연장되도록 형성될 수 있다.
또한, 제2 게이트 구조체(G12)의 스페이서(441, 442)는, 게이트 전극(445) 일측에 형성되는 제1 스페이서 파트(441)와, 상기 게이트 전극(445) 타측에 형성되는 제2 스페이서 파트(442)를 포함할 수 있다. 이때, 상기 제1 스페이서 파트(441)는 제1 영역(Ⅰ)에 형성된 복수의 핀(F1, F2, F3)의 상면과 접하고, 상기 제2 스페이서 파트(442)는 DTI 트렌치(452)에만 오버랩될 수 있다.
이와 마찬가지로, 제3 게이트 구조체(G13)의 스페이서(471, 472)는, 게이트 전극(475) 일측에 형성되는 제1 스페이서 파트(471)와, 상기 게이트 전극(475) 타측에 형성되는 제2 스페이서 파트(472)를 포함할 수 있다. 이때, 상기 제2 스페이서 파트(472)는 제2 영역(Ⅱ)에 형성된 복수의 핀(F1, F2, F3)의 상면과 접하고, 상기 제1 스페이서 파트(471)는 DTI 트렌치(452)에만 오버랩될 수 있다.
도면에 명확하게 나타내지는 않았으나, 소오스 또는 드레인(미도시)은 인접하는 게이트 구조체(G11, G12, G13) 사이의 핀 내에 형성될 수 있다. 구체적으로, 소오스 또는 드레인(미도시)은 제1 게이트 구조체(G11)의 적어도 일측에 형성될 수 있다.
도 11 및 도 12는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 11 및 도 12를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)는 앞에서 설명한 본 발명의 제4 실시예에 따른 반도체 장치(4)와 실질적으로 유사하게 형성될 수 있다. 다만, 게이트 구조체(G11, G12, G13)의 적어도 일측에는 상승된 소오스 또는 드레인(461, 463, 465)(elevated source or drain)가 형성될 수 있다.
상승된 소오스 또는 드레인(461, 463, 465)은 게이트 전극(G11, G12, G13)의 양측에, 복수의 핀(F1, F2, F3) 상에 형성될 수 있다. 상승된 소오스 또는 드레인(461, 463, 465)은 스페이서(예를 들어, 431, 432) 및 복수의 핀(F1, F2, F3)의 측면 상에 접할 수 있다.
상승된 소오스 또는 드레인(461, 463, 465)은 에피텍셜 성장 방식으로 형성될 수 있다. 구체적으로, 상승된 소오스 또는 드레인(461, 463, 465)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 소오스 또는 드레인(461, 463, 465)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
한편, 상승된 소오스 또는 드레인(461, 463, 465)은 다양한 형상일 수 있다. 예를 들어, 상승된 소오스 또는 드레인(461, 463, 465)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다.
본 발명의 실시예에 따른 반도체 장치(5)가 PMOS 트랜지스터인 경우, 상승된 소오스 또는 드레인(461, 463, 465)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 복수의 핀(F1, F2, F3)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 반도체 장치(5)가 NMOS 트랜지스터인 경우, 상승된 소오스 또는 드레인(461, 463, 465)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 상승된 소오스 또는 드레인(461, 463, 465)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
또한, 상승된 소오스 또는 드레인(461, 463, 465)은, 상기 복수의 핀(F1, F2, F3)의 상면과 접하고, 상기 STI 라이너(453)의 상면과는 비접촉하도록 배치될 수 있다. 즉, 식각된 복수의 핀(F1, F2, F3)의 상면에서만 에피텍셜 성장이 일어날 뿐이고, STI 라이너(453)의 상면에서는 에피텍셜 성장이 일어나지 않으므로, 상승된 소오스 또는 드레인(461, 463, 465)은 복수의 핀(F1, F2, F3)의 상면에만 접할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
상승된 소오스 또는 드레인(461, 463, 465)은, 인접한 게이트 구조체(G11, G12, G13) 사이에 배치될 수 있고, 게이트 구조체(G11, G12, G13)의 스페이서(예를 들어, 431, 432)의 외측면과 접할 수 있다. 상승된 소오스 또는 드레인(461, 463, 465)의 상면은, 복수의 핀(F1, F2, F3)의 상면보다 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 13 및 도 14는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 13 및 도 14를 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)는 앞에서 설명한 본 발명의 제4 실시예에 따른 반도체 장치(4)와 실질적으로 유사하게 형성될 수 있다. 다만, 제6 실시예에 따른 반도체 장치(6)는 STI 라이너(도 9의 453)를 미포함하고, DTI 라이너(456)만을 포함할 수 있다.
구체적으로, 기판(100)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함한다. DTI 트렌치(452)는 상기 제1 영역(Ⅰ) 및 상기 제2 영역(Ⅱ) 사이에 형성될 수 있다. DTI 라이너(456)는 상기 DTI 트렌치(452)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있다. 소자분리막(455)은 상기 DTI 라이너(456) 상에 형성되고, 상기 DTI 트렌치(452)의 적어도 일부를 매립할 수 있다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 형성된 복수의 핀(F1, F2, F3) 사이에는 STI 트렌치(451)가 형성될 수 있다. 이때, 상기 STI 트렌치(451)의 하면(STB)은, 상기 DTI 트렌치(452)의 하면(DTB)보다 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, DTI 라이너(456)의 상면은 STI 트렌치(451)의 하면(STB)과 동일평면 상에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
DTI 라이너(456)는 소자분리막(455)과 다른 물질을 포함할 수 있다. 예를 들어, 실리콘 나이트라이드(SiN)를 포함할 수 있으며, 소자분리막(455)과 다른 식각비를 가지는 물질을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 도면에 명확하게 도시하지는 않았으나, DTI 라이너(456)는 실리콘 산화막(SiO2)과 실리콘 나이트라이드(SiN)를 포함하는 이중막 구조를 포함할 수 있다.
도 15 및 도 16은 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 15 및 도 16을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)는 앞에서 설명한 본 발명의 제4 실시예에 따른 반도체 장치(7)와 실질적으로 유사하게 형성될 수 있다. 다만, 제6 실시예에 따른 반도체 장치(7)는 STI 라이너(453)와 DTI 라이너(456)를 모두 포함할 수 있다.
STI 라이너(453)는 STI 트렌치(451)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있고, DTI 라이너(456)는 DTI 트렌치(452)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있다. STI 라이너(453)와 DTI 라이너(456)는 일체로 형성될 수 있다. STI 라이너(453)와 DTI 라이너(456)는 일정한 두께로 형성될 수 있다.
STI 라이너(453)와 DTI 라이너(456)는 소자분리막(455)과 다른 물질을 포함할 수 있다. 예를 들어, 실리콘 나이트라이드(SiN)를 포함할 수 있으며, 소자분리막(455)과 다른 식각비를 가지는 물질을 포함할 수 있다. 또한, 도면에 명확하게 도시하지는 않았으나, STI 라이너(453)와 DTI 라이너(456)는 실리콘 산화막(SiO2)과 실리콘 나이트라이드(SiN)를 포함하는 이중막 구조를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
STI 라이너(453) 또는 DTI 라이너(456)는 소오스 또는 드레인(461, 463, 465)을 에피텍셜 성장시키기 위한 공정에서, STI 라이너(453) 또는 DTI 라이너(456)의 내측에 위치하는 소자분리막(455)이 함께 식각되는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 17은 본 발명의 제8 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 18은 도 17의 Y-Y선을 따라 절단한 단면도이다. 도 19는 도 17의 X-X선을 따라 절단한 단면도이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 17 내지 도 19를 참조하면, 반도체 장치(8)는 기판(100), 복수의 핀(F1, F2, F3), 게이트 구조체(G14, G15), STI 라이너(553), 소자분리막(555)을 포함할 수 있다. 본 발명의 제8 실시예에 따른 반도체 장치(8)는 앞에서 설명한 본 발명의 제4 실시예에 따른 반도체 장치(4)와 실질적으로 동일하게 형성될 수 있다.
복수의 핀(F1, F2, F3)은 제1 방향을 따라서 길게 연장될 수 있다. 복수의 핀(F1, F2, F3)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 상에 형성될 수 있다. 복수의 핀(F1, F2, F3)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자분리막(555)은 복수의 핀(F1, F2, F3)의 측면을 덮을 수 있다.
STI 트렌치(551)는 복수의 핀(F1, F2, F3) 사이에는 형성될 수 있다. STI 라이너(553)는 STI 트렌치(551)의 측벽의 일부 및 바닥면을 따라 컨포멀하게 형성될 수 있다. 또한, STI 라이너(553)는 각각의 복수의 핀(F1, F2, F3)의 양측에 배치될 수 있다.
소자분리막(555)은 상기 STI 라이너(553) 상에 형성되고, 상기 STI 트렌치(551)의 적어도 일부를 매립할 수 있다. 또한, 소자분리막(555)은 기판(100)의 제1 영역(Ⅰ)과 제2 영역(Ⅱ) 사이에 위치하는 DTI 트렌치(552)의 일부도 매립할 수 있다.
게이트 구조체(G14, G15)는 복수의 핀(F1, F2, F3) 상에, 복수의 핀(F1, F2, F3)과 교차하도록 제1 방향과 다른 제2 방향으로 길게 형성될 수 있다. 게이트 구조체(G14, G15)는 제1 게이트 구조체(G14), 제2 게이트 구조체(G15)를 포함할 수 있다. 제1 게이트 구조체(G14)는 게이트 절연막(533), 게이트 전극(535), 스페이서(531, 532)를 포함할 수 있다.
이때, 제1 게이트 구조체(G14)는 제1 영역(Ⅰ)과 오버랩될 수 있고, 제2 게이트 구조체(G15)는 제1 영역(Ⅰ)과 비오버랩될 수 있다. 다르게 표현하면, 제1 게이트 구조체(G14)는 복수의 핀(F1, F2, F3)과 오버랩될 수 있다. 제2 게이트 구조체(G15)는 소자분리막(555)과 오버랩되며, 상기 복수의 핀(F1, F2, F3)과는 비오버랩될 수 있다.
도 20 및 도 21은 본 발명의 제9 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 20 및 도 21를 참조하면, 본 발명의 제9 실시예에 따른 반도체 장치(9)는 앞에서 설명한 본 발명의 제8 실시예에 따른 반도체 장치(8)와 실질적으로 동일하게 형성될 수 있다. 다만, 제9 실시예에 따른 반도체 장치(9)는 STI 라이너(553)를 미포함하고, DTI 라이너(556)만을 포함할 수 있다.
구체적으로, 기판(100)은 제1 영역(Ⅰ)과 제2 영역(Ⅱ)을 포함한다. DTI 트렌치(552)는 상기 제1 영역(Ⅰ) 및 상기 제2 영역(Ⅱ) 사이에 형성될 수 있다. DTI 라이너(556)는 상기 DTI 트렌치(552)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있다. 소자분리막(555)은 상기 DTI 라이너(556) 상에 형성되고, 상기 DTI 트렌치(552)의 적어도 일부를 매립할 수 있다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)에 형성된 복수의 핀(F1, F2, F3) 사이에는 STI 트렌치(551)가 형성될 수 있다. 이때, 상기 STI 트렌치(551)의 하면(STB)은, 상기 DTI 트렌치(552)의 하면(DTB)보다 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 또한, DTI 라이너(556)의 상면은 STI 트렌치(551)의 하면(STB)과 동일평면 상에 배치될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
DTI 라이너(556)는 소자분리막(555)과 다른 물질을 포함할 수 있다. 예를 들어, 실리콘 나이트라이드(SiN)를 포함할 수 있다. 또한, 도면에 명확하게 도시하지는 않았으나, DTI 라이너(556)는 실리콘 산화막(SiO2)과 실리콘 나이트라이드(SiN)를 포함하는 이중막 구조를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 22 및 도 23은 본 발명의 제10 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의를 위하여, 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 차이점을 중심으로 설명하도록 한다.
도 22 및 도 23을 참조하면, 본 발명의 제10 실시예에 따른 반도체 장치(10)는 앞에서 설명한 본 발명의 제8 실시예에 따른 반도체 장치(8)와 실질적으로 유사하게 형성될 수 있다. 다만, 제10 실시예에 따른 반도체 장치(10)는 STI 라이너(553)와 DTI 라이너(556)를 모두 포함할 수 있다.
STI 라이너(553)는 STI 트렌치(551)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있고, DTI 라이너(556)는 DTI 트렌치(552)의 측벽 및 바닥면을 따라 컨포멀하게 형성될 수 있다. STI 라이너(553)와 DTI 라이너(556)는 일체로 형성될 수 있다. STI 라이너(553)와 DTI 라이너(556)는 일정한 두께로 형성될 수 있다.
STI 라이너(553)와 DTI 라이너(556)는 소자분리막(555)과 다른 물질을 포함할 수 있다. 예를 들어, 실리콘 나이트라이드(SiN)를 포함할 수 있으며, 소자분리막(555)과 다른 식각비를 가지는 물질을 포함할 수 있다. 또한, 도면에 명확하게 도시하지는 않았으나, STI 라이너(553)와 DTI 라이너(556)는 실리콘 산화막(SiO2)과 실리콘 나이트라이드(SiN)를 포함하는 이중막 구조를 포함할 수 있다.
STI 라이너(553) 또는 DTI 라이너(556)는 소오스 또는 드레인(미도시)을 에피텍셜 성장시키기 위한 공정에서, STI 라이너(553) 또는 DTI 라이너(556)의 내측에 위치하는 소자분리막(555)이 함께 식각되는 것을 방지할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
도 24는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 25는 본 발명의 다른 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
먼저, 도 24를 참조하면, 반도체 장치(11)는 로직 영역(610)과 SRAM 형성 영역(620)을 포함할 수 있다. 로직 영역(610)에는 제11 트랜지스터(611)가 배치되고, SRAM 형성 영역(620)에는 제12 트랜지스터(621)가 배치될 수 있다.
본 발명의 몇몇 실시예에서, 제11 트랜지스터(611)와 제12 트랜지스터(621)의 도전형은 서로 다를 수 있다. 또한 본 발명의 다른 몇몇 실시예에서, 제11 트랜지스터(611)와 제12 트랜지스터(621)의 도전형은 동일할 수 있다. 이에 따라, 예를 들어, 제11 트랜지스터(611) 또는 제12 트랜지스터(621) 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~10) 중 어느 하나를 채용할 수 있다.
다음, 도 25을 참조하면, 반도체 장치(12)는 로직 영역(610)을 포함하되, 로직 영역(610) 내에는 서로 다른 제13 및 제14 트랜지스터(612, 622)가 배치될 수 있다. 한편, 별도로 도시하지 않았으나, SRAM 영역 내에서도 서로 다른 제13 및 제14 트랜지스터(612, 622)가 배치될 수도 있다. 이에 따라, 예를 들어, 제11 트랜지스터(611) 또는 제12 트랜지스터(621) 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~10) 중 어느 하나를 채용할 수 있다.
한편, 도 25에서는, 예시적으로 로직 영역(610)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(610)과, 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 26을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~12) 중 어느 하나를 채용할 수 있다.
도 27은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(1~10)가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치(1~10)는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 28 내지 도 30은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 28은 태블릿 PC(1200)을 도시한 도면이고, 도 29은 노트북(1300)을 도시한 도면이며, 도 30은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~12) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이하에서, 도 31 내지 도 48를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 대해 설명하도록 한다.
도 31 내지 도 40은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
먼저 도 31를 참조하면, 기판(100) 상에 STI 트렌치(151)를 형성한다. STI 트렌치(151)는 기판(100) 내에 형성되는 액티브 영역(도 1의 110)을 정의할 수 있다. STI 트렌치(151)는 일정한 깊이로 형성될 수 있으며, 상부에서부터 하부로 갈수록 그 폭이 넓어지는 테이퍼진(tapered) 형상으로 형성될 수 있다. 다만, 본 발명이 이러한 형상에 제한되는 것은 아니다
이어서, 도 32를 참조하면, 상기 기판(100) 상에, STI 라이너(153L)과 소자분리막(155L)을 형성할 수 있다. STI 라이너(153L)는 상기 STI 트렌치(151)의 측벽 및 바닥면과 기판(100)의 상면을 따라 컨포멀하게 형성될 수 있다. STI 라이너(153L)는 소자분리막(155L)과 다른 물질을 포함할 수 있다. 예를 들어, 실리콘 나이트라이드(SiN)를 포함할 수 있다. 또한, 도면에 명확하게 도시하지는 않았으나, STI 라이너(153L)는 실리콘 산화막(SiO2)과 실리콘 나이트라이드(SiN)를 포함하는 이중막 구조를 포함할 수 있다. 구체적으로, 실리콘 산화막(SiO2)는 실리콘 나이트라이드(SiN) 상에 위치할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니고, 그 반대도 가능하다.
소자분리막(155L)은 STI 라이너(153L)의 상면을 따라 컨포멀하게 형성될 수 있다. 소자분리막(155L)은 STI 라이너(153L)와 다른 식각비를 가지는 물질을 포함할 수 있다.
이어서, 도 33을 참조하면, 기판(100)의 상면이 노출되도록, 평탄화 공정(예를 들어, CMP 공정)을 수행한다. 이를 통해, STI 라이너(153)의 상면과 소자분리막(155)의 상면은 동일 평면 상에 위치하게 된다.
이어서, 도 34를 참조하면, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)를 형성한다. 제1 게이트 구조체(G1)는 액티브 영역(110) 상에 배치될 수 있으며, 제2 게이트 구조체(G2)는 소자분리막(155) 상에 배치될 수 있다. 제1 게이트 구조체(G1)는 제2 게이트 구조체(G2)와 실질적으로 동일한 방식으로 형성될 수 있다.
상기 제1 및 제2 게이트 구조체(G1, G2)는 더미 게이트 패턴(114), 마스크 패턴(115), 스페이서(131, 132)를 포함할 수 있다. 더미 게이트 패턴(114)은 더미 게이트 절연막(111), 더미 게이트 전극(113)을 포함한다. 더미 게이트 전극(113)은 더미 게이트 절연막(111) 상에 형성될 수 있다. 마스크 패턴(115)은 더미 게이트 전극(113) 상에 위치할 수 있다. 마스크 패턴(115)은 더미 게이트 전극(113)과 더미 게이트 절연막(111)을 형성하는데 이용된다. 더미 게이트 절연막(111)은 예를 들어, 실리콘 산화막일 수 있고, 더미 게이트 전극(113)은 폴리 실리콘(poly-Si)일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
스페이서(131, 132)는 더미 게이트 전극(113)의 적어도 일 측에 형성될 수 있다. 구체적으로, 스페이서(131, 132)는 더미 게이트 패턴(114)이 형성된 결과물 상에 절연막(미도시)을 형성한 후 에치백 공정을 진행하여, 스페이서(131, 132)를 형성할 수 있다. 스페이서(131, 132)는 마스크 패턴(115)의 상면, 더미 게이트 전극(113)과 오버랩되지 않는 액티브 영역(110)의 상면을 노출할 수 있다. 스페이서(131, 132)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 도 35를 참조하면, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)의 양측을 1차 식각하여 제1 트렌치(T1)를 형성한다. 이때 이용되는 식각 물질은, 스페이서(131, 132) 또는 STI 라이너(153)를 식각하지 않도록, 선택 식각비를 가지는 물질을 포함할 수 있다. 이때, 습식 식각(wet etch) 또는 건식 식각(dry etch)을 이용할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 36을 참조하면, 제1 게이트 구조체(G1)와 제2 게이트 구조체(G2)의 양측을 2차 식각하여 제2 트렌치(T2)를 형성한다. 마찬가지로, 식각과정에서, 스페이서(131, 132) 또는 STI 라이너(153)를 식각하지 않도록, 선택 식각비를 가지는 물질을 이용하기에, STI 라이너(153) 내측에 위치하는 소자분리막(155)에는 식각이 일어나지 않는다. 즉, STI 라이너(153)는 상기 1차 또는 2차 식각 과정에서 소자분리막(155)에 식각이 일어나 트랜지스터에 전류 누설이 생기는 것을 방지할 수 있다.
이어서, 도 37을 참조하면, 제2 트렌치(T2) 상에 에피텍셜 공정을 이용하여 소오스 또는 드레인(161, 163, 165)을 형성한다. 소오스 또는 드레인(161, 163, 165)은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 소오스 또는 드레인(161, 163, 165)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
도면에 명확하게 도시하지는 않았으나, 앞에서 설명한 도 3과 같이 소오스 또는 드레인(161, 163, 165)의 일부는, 상기 소자분리막(155)의 상면보다 높게 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 게이트 구조체(G1, G2) 및 소오스 또는 드레인(161, 163, 165) 상에 층간절연막(105)이 형성될 수 있다. 층간절연막(105)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이어서, 도 38을 참조하면, 더미 게이트 패턴(114)의 상면이 노출되도록, 평탄화 공정(예를 들어, CMP 공정)을 수행한다. 이를 통해, 더미 게이트 전극(113)의 상면과 스페이서(131, 132)의 상면, 및 층간절연막(105)의 상면은 동일 평면 상에 위치하게 된다.
이어서, 도 39를 참조하면, 더미 게이트 패턴(114) 즉, 더미 게이트 절연막(111) 및 더미 게이트 전극(113)을 제거한다. 본 발명의 몇몇 실시에에서, 노출된 더미 게이트 패턴(114)를 식각하는 데에는 제1 식각과 제2 식각이 이용될 수 있다. 구체적으로, 먼저, 건식 식각(dry etch)을 이용하여 노출된 더미 게이트 패턴(114)를 제1 식각한다. 그리고 이어서, 습식 식각(wet etch)을 이용하여 잔류된 더미 게이트 패턴(114)를 제2 식각한다. 이에 따라 더미 게이트 패턴(114)이 모두 제거되고, 스페이서(131, 132) 사이에 트렌치(119)가 형성되어, 소자분리막(155)과 액티브 영역(110)의 상면이 노출될 수 있다.
이어서, 도 40을 참조하면, 노출된 액티브 영역(110) 및 소자분리막(155)을 완전히 덮도록 게이트 절연막(133)을 형성한다. 이 때, 게이트 절연막(133)은 도시된 것과 같이 스페이서(131, 132)의 측벽을 따라 상부로 연장된 형상으로 형성될 수 있다. 또한, 게이트 절연막(133)은 노출된 소자분리막(155) 또는 노출된 액티브 영역(110) 상에도 형성될 수 있다.
이어서, 게이트 절연막(133) 상에, 게이트 전극(135)을 형성한다. 게이트 전극(135)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(135)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다.
이어서, 도 2를 참조하면, 스페이서(131, 132) 및 층간절연막(105)의 상면이 노출되도록, 평탄화 공정(예를 들어, CMP 공정)을 수행한다. 이후, 명확히 도시하지 않았으나, 게이트 구조체(G1, G2) 및 층간절연막(105) 상에 또 다른 층간절연막(미도시)을 형성할 수 있다.
이를 통해, 본 발명의 제1 실시예에 따른 반도체 장치(1)를 제조할 수 있다. 도면에 명확하게 나타내지는 않았으나, 본 발명의 제2 내지 제10 실시예에 따른 반도체 장치(2~10)도 실질적으로 동일한 공정을 이용하여 제조될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 액티브 영역
131, 132: 스페이서 133: 게이트 절연막
135: 게이트 전극 153: STI 라이너
155: 소자분리막 161, 163, 165: 소오스 또는 드레인

Claims (10)

  1. 기판 내에 형성되는 액티브 영역을 정의하는 STI 트렌치;
    상기 STI 트렌치의 측벽 및 바닥면을 따라 컨포멀하게 형성되는 STI 라이너(liner);
    상기 STI 라이너 상에 형성되고, 상기 STI 트렌치의 적어도 일부를 매립하는 소자분리막;
    상기 액티브 영역 상에 배치되는 제1 게이트 구조체; 및
    상기 제1 게이트 구조체와 이격된 제2 게이트 구조체를 포함하되,
    상기 제2 게이트 구조체는, 상기 소자분리막과 접하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극과, 상기 게이트 전극의 양측에 배치되는 스페이서를 포함하며,
    상기 스페이서의 하면은, 상기 STI 라이너의 상면과 접하도록 형성되는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 게이트 구조체의 적어도 일측에 형성되는 소오스 또는 드레인을 더 포함하되,
    상기 소오스 또는 드레인은, 상기 STI 라이너의 외측면과 접하도록 형성되는 반도체 장치.
  3. 제 1항에 있어서,
    상기 스페이서는, 상기 게이트 전극 일측에 형성되는 제1 스페이서 파트와, 상기 게이트 전극 타측에 형성되는 제2 스페이서 파트를 포함하고,
    상기 제1 스페이서 파트는 상기 STI 라이너의 제1 상면에 접하고, 상기 제2 스페이서 파트는 상기 STI 라이너의 상기 제1 상면과 이격된 제2 상면과 접하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 게이트 절연막은, 상기 스페이서의 측벽 및 상기 소자분리막의 상면을 따라 컨포멀하게 형성되고,
    상기 게이트 전극은, 상기 게이트 절연막의 상면을 따라 컨포멀하게 형성되는 금속층을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 게이트 구조체는, 상기 소자분리막과 접하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극과, 상기 게이트 전극의 양측에 배치되는 스페이서를 포함하며,
    상기 스페이서의 하면은, 상기 소자분리막의 상면에만 접하도록 형성되는 반도체 장치.
  6. 제 1항에 있어서,
    상기 STI 라이너는, 실리콘 산화막(SiO2)과 실리콘 나이트라이드(SiN)를 포함하는 이중막 구조인 반도체 장치.
  7. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역 또는 상기 제2 영역 상에서 제1 방향으로 연장된 복수의 핀;
    상기 복수의 핀 사이에 형성되는 STI 트렌치;
    상기 복수의 핀과 교차하고 상기 제1 방향과는 다른 제2 방향으로 연장되는 게이트 구조체;
    상기 제1 영역 및 상기 제2 영역 사이에 형성되는 DTI 트렌치;
    상기 DTI 트렌치의 측벽 및 바닥면을 따라 컨포멀하게 형성되는 DTI 라이너; 및
    상기 DTI 라이너 상에 형성되고, 상기 DTI 트렌치의 적어도 일부를 매립하는 소자분리막을 포함하되,
    상기 STI 트렌치의 하면은, 상기 DTI 트렌치의 하면보다 높게 형성되는 반도체 장치.
  8. 제 7항에 있어서,
    상기 DTI 라이너의 상면은, 상기 STI 트렌치의 하면과 동일 평면 상에 배치되는 반도체 장치.
  9. 제 7항에 있어서,
    상기 복수의 핀 사이에 형성되는 STI 트렌치와,
    상기 STI 트렌치의 측벽 및 바닥면을 따라 컨포멀하게 형성되는 STI 라이너를 더 포함하되,
    상기 소자분리막은 상기 STI 라이너 상에 형성되고, 상기 STI 트렌치의 적어도 일부를 매립하는 반도체 장치.
  10. 제 7항에 있어서,
    상기 게이트 구조체는, 상기 소자분리막 및 상기 복수의 핀과 접하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극과, 상기 게이트 전극의 양측에 위치하는 스페이서를 포함하되,
    상기 게이트 절연막은, 상기 스페이서의 측벽, 상기 소자분리막의 상면 또는 상기 복수의 핀의 상면을 따라 컨포멀하게 형성되고,
    상기 게이트 전극은, 상기 게이트 절연막의 상면을 따라 컨포멀하게 형성되는 금속층을 포함하는 반도체 장치.
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