CN106711213B - 半导体元件及其制作方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其制作方法。其中，该半导体元件包含多个鳍状结构，一沟槽，一侧壁层以及一虚置栅极结构。该些鳍状结构是设置于一基底上。该沟槽是设置于该些鳍状结构之间。该侧壁层，设置在该沟槽的侧壁上，其中，该侧壁层具有一顶面，该顶面低于该鳍状结构的一顶表面。该虚置栅极结构是设置在该鳍状结构上且横跨该沟槽。

Description

半导体元件及其制作方法
技术领域
本发明涉及一种半导体元件及其形成方法，尤其是涉及一种包含虚置栅极结构的半导体元件及其形成方法。
背景技术
近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin field effecttransistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(drain induced barrierlowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。
然而，在现行的鳍状场效晶体管元件制作工艺中，鳍状结构的设计仍存在许多瓶颈，进而影响整个元件的漏电流及整体电性表现。因此如何改良现有鳍状场效晶体管制作工艺即为现今一重要课题。
发明内容
本发明的一目的在于提供一种半导体元件及其形成方法，其具有覆盖在鳍状结构边缘的虚置栅极结构，有利于形成具有更佳可靠度的半导体元件。
为达上述目的，本发明的一实施例提供一种半导体元件，其包含多个鳍状结构，一沟槽，一侧壁层以及一虚置栅极结构。该些鳍状结构是设置于一基底上。该沟槽是设置于该些鳍状结构之间。该侧壁层，设置在该沟槽的侧壁上，其中，该侧壁层具有一顶面，该顶面低于该鳍状结构的一顶表面。该虚置栅极结构是设置在该鳍状结构上且横跨该沟槽。
为达上述目的，本发明的一实施例提供一种形成半导体元件的方法，其包含以下步骤。首先，在一基底上提供多个轴心体。接着，移除该些轴心体的一部分以及该基底的一部分，以形成穿越该些轴心体的一沟槽。然后，在该些轴心体以及该沟槽的侧壁分别形成多个间隙壁。并且，利用该些间隙壁为掩模，以在基底上形成多个鳍状结构以及多个环绕该些鳍状结构的浅沟槽。最后，移除该间隙壁的一部分，以在该沟槽的侧壁上形成一侧壁层，其中，该侧壁层具有一顶面，该顶面低于该鳍状结构的一顶表面。
本发明的半导体元件及其形成方法，主要是先形成贯穿轴心体且深入基底的沟槽，再进行间隙壁的制作工艺，使得一部分的间隙壁可覆盖在该沟槽的侧壁上，避免该沟槽的开口在后续形成浅沟隔离或介质层的制作工艺，例如是流动式化学气相沉积制作工艺或热氧化制作工艺，与制作工艺中提供的氧过度反应而发生该沟槽的开口扩增的情况。据此，可使单一个虚置栅极结构横跨该沟槽并同时覆盖在该沟槽两侧的鳍状结构上，而提高元件集成度。
附图说明
图1至图9为本发明第一实施例中形成半导体元件的方法的步骤剖面示意图；
图10至图13为本发明第二实施例中形成半导体元件的方法的步骤剖面示意图。
主要元件符号说明
100 基底
101 鳍状结构
102 顶表面
103、107 衬垫层
103a、107a 肩部
110 掩模层
111 氧化硅层
112 氮化硅层
113 氧化硅层
150、170 绝缘层
200、210 沟槽
201、211 侧壁
202、212 底面
300 轴心体
310、311、312 间隙壁
313、314、315、316 侧壁层
313a、314a 顶面
317、318 侧壁层
317a、318a 顶面
330、350 虚置栅极结构
331、351 栅极介电层
332、352 栅极
333、353 间隙壁
370 栅极结构
371 栅极介电层
372 栅极
373 间隙壁
400 浅沟槽
E1 部分基底
E2 部分基底
E3 部分基底
P 间距
W 宽度
d1、d2、d3 深度
具体实施方式
为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
请参照图1至图9，所绘示者为本发明第一实施例中形成半导体元件的方法的步骤示意图，其中，图1、图3及图8为半导体元件形成阶段的上视图；图9则是沿着切线A-A’获得的剖面示意图。首先，如图1所示，提供一基底100。基底100例如是一硅基底、一含硅基底或一硅覆绝缘(silicon-on-insulator,SOI)基底等半导体基底。并且，基底100的一平面上形成有多个图案化的轴心体(mandrel)300。
在本实施例中，轴心体300的制作工艺例如可整合一般现有的半导体制作工艺，例如可进行一标准栅极制作工艺，以在基底100上形成多个栅极图案作为该些轴心体300。由此，轴心体300的材质可包含多晶硅(polysilicon)，或是其他与下方基底100或掩模层等具蚀刻选择比的合适材料，如氧化硅、氮化硅等。然而，本领域的通常知识者应了解，轴心体300的材质及其形成方式并不限于前述，也可能包含其他本领域者所熟知的步骤或材质，于此不再赘述。具体来说，各轴心体300之间优选是相互分隔，使任两相邻的轴心体300之间具有至少大于轴心体300宽度W的一间距P，但不以此为限。此外，在一实施例中，在形成轴心体300之前，还可先在基底100上选择性地形成具有单层结构或多层结构的一掩模层110，如图1所示。掩模层110例如是包含一氧化硅(silicon oxide)111层、一氮化硅(siliconnitride)层112及一氧化硅(silicon oxynitride)层113等，但不以此为限。在另一实施例中，也可选择省略该掩模层，使轴心体(未绘示)可直接形成在基底100上。
接着，进行一蚀刻制作工艺，移除一部分的轴心体300以及其下方的掩模层110与一部分的基底100，形成穿越轴心体300的一沟槽200，如图2所示。在一实施例中，沟槽200例如是具有1000微米至1500微米的深度d，但不以此为限。
然后，分别形成环绕各轴心体300的一间隙壁310，如图3及图4所示。具体来说，间隙壁310的形成方式例如是先全面性地在基底100上形成一侧壁材料层(未绘示)，覆盖轴心体300，并且进行一回蚀刻制作工艺，完全移除位于掩模层110以及轴心体300顶表面上的该侧壁材料层，以形成紧邻且环绕各轴心体300的间隙壁310，如图3及图4所示。在一实施例中，间隙壁310可具有一单层结构或多层结构，且其优选是包含与轴心体300与掩模层110具蚀刻选择比的材料，例如是氮化硅或氮氧化硅(silicon oxynitride)等，但不以此为限。在其它不具有掩模层110的实施例中，间隙壁310也可选择包含与轴心体300与基底100具蚀刻选择比的材料。
值得特别说明的是，当形成该侧壁材料层时，该侧壁材料层也会同时填入沟槽200内，至少覆盖沟槽200的侧壁201及底面202。而后，在进行该回蚀刻制作工艺，位于沟槽200底面202的该侧壁材料层会被部分移除，而仅保留位于沟槽200侧壁201的该侧壁材料层，形成自各轴心体300的侧壁延伸至沟槽200底面202的间隙壁311，以及位于沟槽200侧壁的间隙壁312，如图4所示。也就是说，因本实施例是先形成有沟槽200，再进行间隙壁310的制作工艺，因此，一部分的间隙壁310，即间隙壁311、312，会深入至沟槽200内，并覆盖在沟槽200的侧壁201上。
后续，则可选择完全移除轴心体300，并以各间隙壁310、311、312作为蚀刻掩模来进行一图案转移制作工艺，进而在基底100中形成至少一鳍状结构101。具体来说，在移除轴心体300后，例如可进行一干蚀刻、湿蚀刻或依序进行干蚀刻及湿蚀刻制作工艺，将间隙壁310的图案先转移至下方的掩模层110，形成图案化的掩模层110，随后则完全移除位于掩模层110上的间隙壁310。需说明的是，间隙壁311、312是填入沟槽200内且相对于仅位于掩模层110上的间隙壁310具有较大的高度，因此，若完全利用干蚀刻或其他各向异性蚀刻来移除间隙壁310、311、312时，位于掩模层110上的间隙壁310会被完全移除，而间隙壁311、312仅会部分被移除。具体来说，仅有位于掩模层110的水平延伸面上的间隙壁311以及间隙壁312是被完全移除，而位于掩模层110的水平延伸面下的间隙壁311以及间隙壁312的下半部则仍有一部分会被保留在沟槽200的侧壁201上，进而形成侧壁层313、314，如图5所示。也就是说，本实施例的间隙壁311、312具有大于间隙壁310的厚度，因而无法在移除间隙壁310时一并被完全移除，而会残留下不完全移除的间隙壁311、312，即侧壁层313、314，其具有低于基底100顶表面102的一顶面313a、314a，如图5所示。
后续，则可再利用图案化后的掩模层110为蚀刻掩模来蚀刻基底100，以在基底100形成至少一浅沟槽400，同时使未被蚀刻的基底100形成鳍状结构101，如图6所示。需特别说明的是，在进行基底100的蚀刻制作工艺时，可选择移除不同分量的基底100，而形成具不同深度的浅沟槽400。举例来说，图5所示的标注箭号代表基底100被预计蚀刻的部分，若选择移除E1部分的基底100，则可获得深度高于顶面314a的一浅沟槽(未绘示)；若选择移除E2部分的基底100，则可获得深度低于顶面314a的一浅沟槽，即如图6所示的浅沟槽400；而若选择移除E3部分的基底100，则可获得深度低于沟槽200底面202的一浅沟槽(未绘示)。另需说明的是，在进行基底100的蚀刻制作工艺时，沟槽200内被暴露出的基底100会一并被对应蚀刻，而使沟槽200的深度可自原先的深度d1增加至深度d2，如图6所示。在本实施例中，沟槽200是被重复蚀刻，而使浅沟槽400优选具有小于沟槽200的一深度d3，但不以此为限。
然而，鳍状结构101及浅沟槽400的形成方式并不以前述制作步骤为限，也可能以其他方式形成。例如，在另一实施例中，选择形成与沟槽200具相同深度的一浅沟槽(未绘示)，例如是先形成仅覆盖沟槽200的一掩模(未绘示)，再进行蚀刻制作工艺以形成该浅沟槽。或者，在其他省略掩模层110的实施例中，也可选择间隙壁310的图案直接转移至下方的基底100中，形成与间隙壁310具有相同布局图案的鳍状结构，而后再移除位于掩模层110上的间隙壁310。其中，本领域者应可轻易理解在此实施例中间隙壁311、312的移除状况会如同前述，而形成衬垫层313、314，故不再赘述。此外，在一实施例中，还可另进行一鳍状结构切割(fin-cut)制作工艺，去除一部分的鳍状结构101，形成后续制作工艺中所需的鳍状结构布局，例如是形成多条彼此独立且相互平行的条状鳍状结构101，如图7所示，但不以此为限。
接着，依序在基底100及鳍状结构101形成一介质层，作为衬垫层(liner)103，及形成完全填入沟槽200或浅沟槽400的一绝缘层150、170。其中，衬垫层103例如是单层或多层结构，优选是包含氧化硅或适用的高介电常数材料等介电材质；绝缘层150、170则例如是包含氧化硅等绝缘材质。衬垫层103及绝缘层150、170的形成方式例如包含利用原子层沉积(atomic layer deposition,ALD)制作工艺，先形成均匀覆盖鳍状结构101、浅沟槽400及沟槽200的一衬垫材料层(未绘示)，且利用一流动式化学气相沉积(flowable chemicalvapor deposition,FCVD)制作工艺，在该衬垫材料层上形成一绝缘材料层(未绘示)，之后再搭配化学机械研磨(chemical mechanical polishing,CMP)与回蚀刻制作工艺，移除一部分的该衬垫材料层及一部分的该绝缘材料层，形成衬垫层103，且在沟槽200及浅沟槽400内分别形成绝缘层150、170，如图7所示。然而，衬垫层103及绝缘层150、170的形成方式并不以前述制作工艺为限。例如，在其他实施态样中，也可选择利用一临场蒸气产生技术(insitu steam generation,ISSG)或一高温氧化制作工艺来形成一衬垫层(未绘示)，该衬垫层仅会被均匀地形成在被暴露的基底100表面上。
由此，一部分的鳍状结构101会突出于绝缘层170，而使得位于浅沟槽400内的绝缘层170可作为浅沟隔离(shallow trench isolation,STI)。需注意的是，本实施例中，在进行化学机械研磨与回蚀刻制作工艺时，可因应后续形成三栅极晶体管元件的结构特性，而选择性去除图案化的掩模层110，如图7所示，但不以此为限。在其他实施态样中，也可选择保留或部分移除图案化的掩模层110，以符合后续形成双栅极晶体管元件的结构特性。此外，另需特别说明的是，一部分的该衬垫材料层是形成在沟槽200内的侧壁层313、314上，且会直接接触沟槽200侧壁201的上半部、底面202及/或鳍状结构该侧壁的上半部，因而可在侧壁层313的顶面313a及/或侧壁层314的顶面314a分别形成有一肩部103a，如图7所示。
后续，则形成横跨鳍状结构101的虚置栅极结构330、350及栅极结构370，如图8及图9所示。在本实施例中，形成虚置栅极结构330、350的制作工艺可与普遍应用的栅极制作工艺整合。例如可进行一栅极制作工艺，依序在鳍状结构101形成一栅极介电材料层(未绘示)，例如是包含氧化硅等绝缘材质，以及一栅极层(未绘示)，再图案化该栅极层及该栅极介电材料层，而在鳍状结构101上形成栅极结构370，包含栅极介电层371及栅极372，以及虚置栅极结构330、350，分别包含栅极介电层331、351及栅极332、352。因此，在一实施态样中，虚置栅极结构330、350的栅极332、352例如为多晶硅栅极，但其材质非限于此，可视实际所需而定。后续，可继续形成环绕虚置栅极结构330、350及栅极结构370的间隙壁333、353、373，其中，间隙壁333、353、373例如是包含是氮化硅、氮氧化硅或氮碳化硅(siliconcarbonitride)等材质。
值得说明的是，虚置栅极结构330是横跨在沟槽200上，并且覆盖在沟槽200两侧的鳍状结构101上，因此，虚置栅极结构330的一部分是形成在沟槽200内，且位于沟槽200内的绝缘层150之上，如图9所示。由此，可使鳍状结构101的两侧被虚置栅极结构330与其间隙壁333覆盖住，避免鳍状结构101受到后续制作工艺影响，例如是选择性外延成长制作工艺(selective epitaxial growth,SEG)，而导致结构变形、漏电流或破坏整体电性表现。
由此即完成本发明第一实施例的半导体元件。具体来说，该半导体元件包含鳍状结构101，环绕鳍状结构101的浅沟槽400，贯穿鳍状结构101并形成于其间的沟槽200，设置在沟槽200的侧壁201上且仅接触侧壁201的侧壁层313、314，以及设置在鳍状结构101上且横跨沟槽200的虚置栅极结构330。其中，侧壁层313、314分别具有低于该鳍状结构的顶面102的顶面313a、314a。该半导体元件的沟槽200及浅沟槽400内分别形成有绝缘层150、170，其中，位于浅沟槽400内的绝缘层170可作为浅沟隔离。在一实施例中，侧壁层313、314仅接触沟槽200的侧壁201，并且位于绝缘层150及鳍状结构101之间。在另一实施例中，该半导体元件还包含衬垫层103，是形成在基底100及鳍状结构101上，其中一部分的衬垫层103是位于沟槽200内，且介于绝缘层150及侧壁层313、314之间，因而使衬垫层103可在侧壁层313、314的顶面313a、314a上分别具有位于沟槽200内的一肩部103a。而另一部分的衬垫层103是位于浅沟槽400的侧壁上，且介于绝缘层170及鳍状结构101之间。
后续，还可再搭配一源极/漏极制作工艺、选择性外延成长制作工艺、金属硅化物制作工艺、接触洞停止蚀刻层(contact etch stop layer,CESL)制作工艺或是金属栅极置换(replacement metal gate,RMG)等制作工艺，上述相关步骤与现有制作晶体管的步骤类似，在此不多加赘述。本发明的形成方法主要是先形成贯穿轴心体且深入基底的沟槽，再进行间隙壁(侧壁层)的制作工艺，使得一部分的间隙壁可覆盖在该沟槽的侧壁上，形成侧壁层。利用该侧壁层可避免该沟槽的开口在后续形成浅沟隔离或介质层的制作工艺，例如是流动式化学气相沉积制作工艺或热氧化制作工艺，与制作工艺中提供的氧过度反应而发生该沟槽的开口扩增的情况。据此，本发明可使单一个虚置栅极结构横跨该沟槽并同时覆盖在该沟槽两侧的鳍状结构上，而提高元件的集成度。
此外，本领域者应可轻易了解，本发明的半导体元件也可能以其他方式形成，并不限于前述的制作步骤。因此，下文将进一步针对本发明半导体元件及其形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。
请参照图10至图13，所绘示者为本发明第二实施例中形成半导体元件的方法的步骤示意图。本实施例的半导体元件的形成方法大体上和前述第一实施例相同，形成基底100及位于基底100上的轴心体300。本实施例与前述第一实施例的差异之处在于穿越轴心体300的沟槽210具有一倾斜侧壁211，而使沟槽210具有“上大下小”的形状，如图10所示。在此情况下，在形成环绕轴心体300的间隙壁310时，填入沟槽210的该侧壁材料层会在沟槽210底部212沉积较厚的膜层(未绘示)，且该膜层无法在后续的回蚀刻制作工艺中被完全移除，因而在沟槽210内形成同时覆盖侧壁211及底部212的间隙壁315、316，如图10所示。
后续，则同样是完全移除轴心体300，并以各间隙壁310、315、316作为蚀刻掩模来进行一图案转移制作工艺，以在基底100形成至少一鳍状结构101。另需注意的是，形成图案化的掩模层110后(即间隙壁310的图案已被转移至下方的掩模层110)，随即移除位于掩模层110上的间隙壁310时。此时，覆盖在沟槽210侧壁211及底部212的间隙壁315、316因具有相对较大的厚度而不会被完全移除，而是会被部分保留在沟槽210的侧壁211及底部212上，进而形成侧壁层317、318，如图11所示。而后，则可再利用图案化后的掩模层110为蚀刻掩模来蚀刻基底100，以在基底100形成至少一浅沟槽400，同时使未被蚀刻的基底100形成鳍状结构101，如图12所示。另需特别说明的是，在进行基底100的蚀刻制作工艺时，同样可选择移除不同分量的基底100，使浅沟槽400可选择性地相对于沟槽200具有较高、较低或相同的深度。另外，因沟槽210的底部212仍具有部分的侧壁层317、318，在蚀刻基底100时不会重复蚀刻沟槽210，而可使沟槽210的深度维持在深度d1，如图12所示。
除前述差异外，本实施例各元件的详细组成及形成方法都可比照前述第一实施例，由此，即形成如图13所示的半导体元件。其中，本实施例的侧壁层317因是同时覆盖在沟槽210的侧壁211及底部212，后续形成的衬垫层107会覆盖在侧壁层317上，仅接触侧壁211的上半部而不会直接接触沟槽210的底部212，如图13所示。并且，衬垫层107同样具有一肩部107a。
由此即完成本发明第二实施例的半导体元件。该半导体元件包含鳍状结构101、环绕鳍状结构101的浅沟槽400贯穿鳍状结构101并形成于其间的沟槽210，设置在沟槽210的侧壁211上的侧壁层317、318，以及设置在鳍状结构101上且横跨沟槽210的虚置栅极结构330。其中，侧壁层318、318同样是分别具有低于该鳍状结构101的顶表面102的顶面317a、318a。此外，本实施例的沟槽210具有倾斜的侧壁211，由此，一部分的侧壁层317、318会形成在沟槽210的一底面212上。除前述差异外，本实施例各元件的详细组成及形成方法都可比照前述第一实施例，于此不在赘述。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (19)

1.一种半导体元件，其特征在于，包含：
多个鳍状结构，该鳍状结构是设置于一基底上；
沟槽，是设置于该些鳍状结构之间；
侧壁层，是设置在该沟槽的侧壁上，其中，该侧壁层具有一顶面，该顶面低于该鳍状结构的一顶表面，该侧壁层包括氮化硅或氮氧化硅；以及
虚置栅极结构，设置在该鳍状结构上且横跨该沟槽，其中一部分的该虚置栅极结构位于该沟槽内。
2.如权利要求1所述的半导体元件，其特征在于，还包含：
绝缘层，该绝缘层是完全填入该沟槽内。
3.如权利要求2所述的半导体元件，其特征在于，该侧壁层是设置在该绝缘层及该些鳍状结构之间。
4.如权利要求2所述的半导体元件，其特征在于，还包含：
衬垫层，设置在该绝缘层与该侧壁层之间。
5.如权利要求4所述的半导体元件，其特征在于，还包含：
浅沟槽，设置在该基底，该浅沟槽环绕该些鳍状结构，其中，该衬垫层是设置在该浅沟槽的侧壁上。
6.如权利要求5所述的半导体元件，其特征在于，该绝缘层是填入该浅沟槽内，且该衬垫层是设置在该鳍状结构及该绝缘层之间。
7.如权利要求1所述的半导体元件，其特征在于，该沟槽包含一倾斜侧壁。
8.如权利要求7所述的半导体元件，其特征在于，该侧壁层另设置在该沟槽的一底面上。
9.如权利要求1所述的半导体元件，其特征在于，该侧壁层仅接触该沟槽的该侧壁。
10.如权利要求1所述的半导体元件，其特征在于，还包含：
衬垫层，设置在该侧壁层上。
11.如权利要求10所述的半导体元件，其特征在于，该衬垫层直接接触该沟槽的该侧壁的一上半部。
12.如权利要求10所述的半导体元件，其特征在于，该衬垫层的顶面高于该侧壁层的顶面且低于该鳍状结构的顶表面，该衬垫层具有位于该沟槽内的一肩部。
13.一种形成半导体元件的方法，其特征在于，包含以下步骤：
在一基底上提供多个轴心体；
移除该些轴心体的一部分以及该基底的一部分，以形成穿越该些轴心体的一沟槽；
在该些轴心体以及该沟槽的侧壁分别形成多个间隙壁；
利用该些间隙壁为掩模，以在基底上形成多个鳍状结构以及多个环绕该些鳍状结构的浅沟槽；以及
移除该间隙壁的一部分，以在该沟槽的侧壁上形成一侧壁层，其中，该侧壁层具有一顶面，该顶面低于该鳍状结构的一顶表面。
14.如权利要求13所述的形成半导体元件的方法，其特征在于，还包含：
在该沟槽内形成一绝缘层，其中该绝缘层覆盖在该侧壁层上。
15.如权利要求14所述的形成半导体元件的方法，其特征在于，还包含：
在该沟槽及该浅沟槽的表面上形成一衬垫层。
16.如权利要求15所述的形成半导体元件的方法，其特征在于，该衬垫层是设置在该沟槽内，且位于该绝缘层与该基底之间。
17.如权利要求15所述的形成半导体元件的方法，其特征在于，该衬垫层的顶面高于该侧壁层的顶面且低于该鳍状结构的顶表面，该衬垫层具有位于该沟槽内的一肩部。
18.如权利要求13所述的形成半导体元件的方法，其特征在于，该沟槽包含一倾斜侧壁，且该侧壁层另形成在该沟槽的一底面上。
19.如权利要求13所述的形成半导体元件的方法，其特征在于，还包含：
形成横跨该沟槽的一虚置栅极结构，其中，一部分的虚置栅极结构是形成在该沟槽内。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106803484B (zh) * 2015-11-26 2021-08-10 联华电子股份有限公司 半导体元件及其制作方法
CN107768308B (zh) * 2016-08-23 2020-10-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10164074B2 (en) * 2016-11-25 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with gate electrode embedded in substrate
US10134748B2 (en) * 2016-11-29 2018-11-20 Taiwan Semiconductor Manufacturing Co., Ltd. Cell boundary structure for embedded memory
US10163900B2 (en) * 2017-02-08 2018-12-25 Globalfoundries Inc. Integration of vertical field-effect transistors and saddle fin-type field effect transistors
KR102291559B1 (ko) * 2017-06-09 2021-08-18 삼성전자주식회사 반도체 장치
US10658490B2 (en) 2017-07-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of isolation feature of semiconductor device structure
US10439026B2 (en) * 2017-10-17 2019-10-08 Globalfoundries Inc. Fins with single diffusion break facet improvement using epitaxial insulator
US10777466B2 (en) * 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
US11114549B2 (en) * 2017-11-29 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure cutting process and structures formed thereby
CN110197870B (zh) * 2018-02-27 2022-11-08 联华电子股份有限公司 隔离结构及其制造方法
KR102453022B1 (ko) * 2018-09-04 2022-10-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102492304B1 (ko) * 2018-10-01 2023-01-27 삼성전자주식회사 반도체 소자
KR20200134404A (ko) * 2019-05-22 2020-12-02 삼성전자주식회사 반도체 장치
US11127834B2 (en) * 2019-10-11 2021-09-21 Globalfoundries U.S. Inc Gate structures
US11239077B2 (en) * 2019-11-13 2022-02-01 International Business Machines Corporation Litho-etch-litho-etch with self-aligned blocks
CN111584638B (zh) * 2020-06-01 2022-05-06 福建省晋华集成电路有限公司 半导体结构
US11742347B2 (en) * 2020-07-31 2023-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fin end isolation structure for semiconductor devices
US20230197780A1 (en) * 2021-12-21 2023-06-22 Intel Corporation Semiconductor structure for nanoribbon architectures

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1277300C (zh) * 2000-12-09 2006-09-27 三星电子株式会社 集成电路及其形成方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
KR100672826B1 (ko) * 2004-12-03 2007-01-22 삼성전자주식회사 핀 전계 효과 트랜지스터 및 그 제조방법
US7745319B2 (en) * 2006-08-22 2010-06-29 Micron Technology, Inc. System and method for fabricating a fin field effect transistor
US7399664B1 (en) * 2007-02-28 2008-07-15 International Business Machines Corporation Formation of spacers for FinFETs (Field Effect Transistors)
US7781292B2 (en) * 2007-04-30 2010-08-24 International Business Machines Corporation High power device isolation and integration
JP2009105195A (ja) * 2007-10-23 2009-05-14 Elpida Memory Inc 半導体装置の構造および製造方法
US20090184402A1 (en) * 2008-01-22 2009-07-23 United Microelectronics Corp. Method of fabricating a shallow trench isolation structure including forming a second liner covering the corner of the trench and first liner.
US8546876B2 (en) * 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7994020B2 (en) 2008-07-21 2011-08-09 Advanced Micro Devices, Inc. Method of forming finned semiconductor devices with trench isolation
US8610240B2 (en) * 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US9673328B2 (en) * 2010-05-28 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for providing line end extensions for fin-type active regions
US8470714B1 (en) * 2012-05-22 2013-06-25 United Microelectronics Corp. Method of forming fin structures in integrated circuits
US8809131B2 (en) * 2012-07-17 2014-08-19 International Business Machines Corporation Replacement gate fin first wire last gate all around devices
US8815668B2 (en) * 2012-12-07 2014-08-26 International Business Machines Corporation Preventing FIN erosion and limiting Epi overburden in FinFET structures by composite hardmask
US9564353B2 (en) * 2013-02-08 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with reduced parasitic capacitance and methods of forming the same
US8951918B2 (en) 2013-03-27 2015-02-10 United Microelectronics Corp. Method for fabricating patterned structure of semiconductor device
CN104124170A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
KR20140142423A (ko) * 2013-06-03 2014-12-12 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9293586B2 (en) * 2013-07-17 2016-03-22 Globalfoundries Inc. Epitaxial block layer for a fin field effect transistor device
KR102083493B1 (ko) * 2013-08-02 2020-03-02 삼성전자 주식회사 반도체 소자의 제조방법
US20150050792A1 (en) 2013-08-13 2015-02-19 Globalfoundries Inc. Extra narrow diffusion break for 3d finfet technologies
US9204538B2 (en) 2013-08-16 2015-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fine line space resolution lithography for integrated circuit features using double patterning technology
US9379106B2 (en) * 2013-08-22 2016-06-28 Samsung Electronics Co., Ltd. Semiconductor devices having 3D channels, and methods of fabricating semiconductor devices having 3D channels
CN104681557B (zh) * 2013-11-28 2018-02-06 中国科学院微电子研究所 半导体装置及其制造方法
CN104733307A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9362176B2 (en) * 2014-06-30 2016-06-07 Globalfoundries Inc. Uniform exposed raised structures for non-planar semiconductor devices
US20160049401A1 (en) * 2014-08-13 2016-02-18 Globalfoundries Inc. Hybrid contacts for commonly fabricated semiconductor devices using same metal
US9431513B2 (en) * 2014-09-29 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy gate structure and methods thereof
US9449971B2 (en) * 2014-12-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming FinFETs
TWI642185B (zh) * 2015-03-18 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
KR20160112105A (ko) * 2015-03-18 2016-09-28 삼성전자주식회사 STI(Shallow Trench Isolation) 라이너를 포함하는 반도체 장치
CN106158628B (zh) * 2015-03-23 2020-10-16 联华电子股份有限公司 半导体结构及其制作工艺
KR102426666B1 (ko) * 2015-03-25 2022-07-28 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US10593801B2 (en) * 2015-04-10 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR102376503B1 (ko) * 2015-04-23 2022-03-18 삼성전자주식회사 집적회로 장치 및 이의 제조 방법
US10020383B2 (en) * 2015-05-20 2018-07-10 Globalfoundries Inc. Preserving the seed layer on STI edge and improving the epitaxial growth
KR102460718B1 (ko) * 2015-05-28 2022-10-31 삼성전자주식회사 집적회로 소자
KR102399027B1 (ko) * 2015-06-24 2022-05-16 삼성전자주식회사 반도체 장치
TWI692871B (zh) * 2016-08-03 2020-05-01 聯華電子股份有限公司 半導體結構及其製作方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1277300C (zh) * 2000-12-09 2006-09-27 三星电子株式会社 集成电路及其形成方法

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US9837540B2 (en) 2017-12-05
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