TWI692871B - 半導體結構及其製作方法 - Google Patents

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Abstract

本發明提供一種半導體結構，包含鰭狀結構，位於基底上。隔離結構，位於該鰭狀結構中。該隔離結構包含溝渠，以及第一介電層，位於該溝渠中。該第一介電層包含底部的主體部、頂部的凸出部，具有一頂面，以及連接該主體部以及該凸出部的肩部，其中，該凸出部的寬度小於該主體部的寬度。第二介電層，覆蓋該溝渠的頂角，並且被夾在該凸出部、該肩部以及該溝渠的上側壁之間。

Description

半導體結構及其製作方法
本發明是關於一種半導體結構及其製作方法，特別是一種半導體結構的隔離結構及其製作方法。
先進半導體技術中，鰭狀場效電晶體(fin field effect transistor，Fin FET)已取代平面式(planar)場效電晶體，成為主流發展趨勢。一般而言，製作鰭狀場效電晶體的第一步，是利用例如顯影暨蝕刻製程(photolithograph-etching process,PEP)等圖案化製程，根據布局圖案，在半導體基底上形成溝渠以定義出鰭狀結構(fin structure)。接著，再於溝渠中填入絕緣材料，完成各鰭狀結構之間的絕緣。後續，形成跨越鰭狀結構的閘極，被閘極覆蓋的鰭狀結構區域，即為元件的通道區。為了增加元件效能，會於閘極兩側的鰭狀結構中形成應變矽(strained silicon)，作為元件的源/汲極區。隨著元件尺寸的微縮，鰭狀結構的尺寸和彼此的間隙(pitch)也越來小。為了得到更好的顯影解析度並減少蝕刻負載效應而導致的變形，多重圖案化(multiple patterning)技術，例如顯影-蝕刻-顯影-蝕刻(photolithography-etch-photolithography-etch,2P2E)、顯影-顯影-蝕刻(photolithography-photolithography-etch,2P1E)或側壁子自對準雙圖案法(spacer self-aligned double-patterning,SADP)等，已被提出並且被廣泛利用。例如，如第1圖所示，先利用第一次圖案化，在基底1中定義出鰭狀結構陣列10，其中包含複數條往同一方向延伸並且緊密排列的鰭狀結構，彼此之間由 溝渠20隔離。然後進行第二次圖案化，例如移除部分虛置鰭狀結構10a和10b，形成較大尺寸的溝渠21。再利用第三次圖案化，例如形成溝渠22、24、26，以將連續的鰭狀結構區分成不連續的區段(或區塊)。經過上述過程將鰭狀結構陣列10區分成所需的區段(或區塊)後，再將介電材料填入溝渠20、21、22、24、26中並進行平坦化，形成隔離結構。藉由上述多重圖案化方法形成的鰭狀結構，具有較均勻的尺寸以及平整的剖面形狀，因此較不易受光學鄰近效應(optical proximity effect,OPE)而產生變窄或退縮的端點，或者圖案密度不同時仍可具有相近的剖面輪廓。
然而，為了實現較緊密的布局，溝渠的寬度可能越來越小。對於用來切斷連續鰭狀結構的溝渠24，越小的寬度使得相對的端點，例如10c和10d，更加靠近，導製後續成長於端點的磊晶容易橋接在一起，造成位於溝渠24兩側的元件發生短路。另外，同樣為了實現較緊密的布局，源/汲極接觸插塞(S/D contact)的位置可能更靠近鰭狀結構的端點，但端點的磊晶常存在晶面缺陷(facet defect)，導致與源/汲極接觸插塞之間的不良接觸。
因此，本領域仍需要一種改良的的隔離結構，用於將連續的鰭狀結構區分成數個區段，不僅具有較小的寬度以實現較緊密的布局，還可避免鰭狀結構端點的磊晶橋接以及改善位於端點的接觸插塞的良率。
本發明一方面提供一種半導體結構，包含一鰭狀結構，位於一基底上，以及一隔離結構，位於該鰭狀結構中。該隔離結構包含一溝渠，以及一第一介電層，位於該溝渠中。該第一介電層包含底部的一主體部、頂部的一凸出部，具有一頂面，以及連接該主體部以及該凸出部的肩部。該凸出部的寬度小 於該主體部的寬度。一第二介電層，覆蓋該溝渠的一頂角，並且被夾在該凸出部、該肩部以及該溝渠的一上側壁之間。
根據本發明另一實施例，該第一介電層包含一接縫，位於中央並沿著該溝渠的深度方向延伸。
根據本發明又另一實施例，該凸出部的該頂面低於該鰭狀結構10至100埃(Å)。
根據本發明再另一實施例，該半導體結構另包含一閘極結構，位於該鰭狀結構上，完全覆蓋該溝渠並填入該溝渠的一上部，該第二介電層被夾在該閘極結構、該凸出部、該肩部以及該上側壁之間。
本發明另一方面提供一種半導體結構的製作方法，步驟包含提供一鰭狀結構，位於一基底上。然後，於該鰭狀結構中形成溝渠，並形成一第一介電層，填充於該溝渠中。該第一介電層包含位於底部的一主體部、頂部的一凸出部，以及連接該主體部以及該凸出部的肩部。接著，形成一第二介電層，覆蓋該溝渠的一頂角，並且被夾在該凸出部、該肩部以及該溝渠的一上側壁之間。
根據本發明另一實施例，該第一介電層是利用原子層沉積法(ALD)形成。
根據本發明又另一實施例，該第一介電層是氮化矽。
1:基底
10:鰭狀結構陣列
10a、10b:虛置鰭狀結構
10c、10d:端點
20、21、22、24、26:溝渠
100:基底
102、104、106:鰭狀結構
110:鰭間溝渠
112:鰭間隔離結構
140:介電層
120:溝渠
120a:上部
120b:下部
120c:間隙
122:溝渠側壁
124:頂角
126:上側壁
128:下側壁
132:氧化矽墊層
142:襯層
144:第一介電材料層
146:第一介電層
147:接縫
146a:主體部
146b:凸出部
146c:肩部
146d:頂面
150:離子植入製程
152:井區
154:退火製程
156:熱氧化
160:閘極介電層
170、180:閘極結構
172、182:閘極體
174、184:側壁子
176、186:閘極溝渠
178、188:金屬閘極結構
190:磊晶層
192:源/汲極區
210:接觸蝕刻停止層
220:層間介電層
310:介面層
320:高介電常數介電層
330:金屬閘極體
230:層間介電層
410、420:接觸插塞
w1、w2:寬度
d1、d2:深度
P1:間距
所附圖式提供對於此實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理。
第1為頂視圖，說明利用多重圖案化(multiple patterning)技術，製作鰭狀結構的區塊或區段。
第2圖至第11圖為根據本發明一實施例製作半導體結構的步驟示意圖，其中：第2圖為該半導體結構，於形成鰭狀結構及溝渠後的視意圖，其中，第2(a)圖為頂視圖，第2(b)圖為沿著第2(a)圖中A-A’切線的剖面示意圖，第2(c)圖為沿著第2(a)圖中B-B’切線的剖面示意圖；第3圖為該半導體結構於形成第一介電材料層的剖面示意圖；第4圖為該半導體結構於移除部分第一介電材料層以及墊層後的剖面示意圖；第5圖為該半導體結構於形成井區以及閘極介電層後的剖面示意圖；第6圖為該半導體結構於形成閘極結構後的示意圖，其中，第6(a)圖為頂視圖，第6(b)圖為沿著第6(a)圖中A-A’切線的剖面示意圖；第7圖為該半導體結構於形成源/汲極區後的剖面示意圖；第8圖為該半導體結構於形成接觸蝕刻停止層以及層間介電層後的剖面示意圖；第9圖為該半導體結構於形成閘極溝渠並移除部分閘極介電層後的剖面示意圖；第10圖為該半導體結構於形成介面層、高介電常數介電層以及金屬閘極體後的剖面示意圖；以及 第11圖為該半導體結構於形成接觸插塞之後的剖面示意圖。
在下面的描述中，已提供許多具體細節以便徹底理解本發明。然而，很明顯，對本領域技術人員而言，本發明還是可以在沒有這些具體細節的情況下實施。此外，一些公知的系統配置和製程步驟沒有被鉅細靡遺的披露出來，因為這些應是本領域技術人員所熟知的。在不悖離本發明的範圍內，可做結構、邏輯和電性上的修改應用在其他實施例上。
實施例的圖式為示意圖，並未照實際比例繪製，為了清楚呈現而放大一些尺寸。在此公開和描述的多個實施例中若具有共通或類似的某些特徵時，為了方便圖示及描述，類似的特徵通常會以相同的標號表示。
請參考第2圖，其中，第2(a)圖為頂視圖，第2(b)圖為沿著第2(a)圖中A-A’切線的剖面示意圖，第2(c)圖為沿著第2(a)圖中B-B’切線的剖面示意圖。雖然A-A’切線為沿著鰭狀結構104延伸方向的剖面示意圖，但本領域技術人員應可理解，此一溝渠120係可同時延伸至鰭狀結構102、106，因此接下來的說明與附圖，同樣可用來說明鰭狀結構102、106沿其延伸方向的剖面結構。
首先，提供一基底100，例如矽基底、含矽基底，或矽覆絕緣(silicon-on-insulator,SOI)基底，其中包含複數條互相平形的鰭狀結構102、104、106、鰭間隔離結構112以及溝渠120。如第2(a)圖和第2(c)圖所示，鰭間隔離結構112包含鰭間溝渠110以及介電層140，例如氧化矽，並沿著鰭狀結構102、104、106的延伸方向包圍該鰭狀結，構鰭狀結構104與相鄰的鰭狀結構102、106是由 鰭間隔離結構112隔離開。如第2(a)圖和第2(b)圖所示，溝渠120位於鰭狀結構102、104、106以及鰭間隔離結構112中，並與鰭狀結構102、104、106的延伸方向垂直，分別將鰭狀結構102、104、106區分成至少兩個區段。
可直接使用顯影暨蝕刻製程(PEP)等圖案化製程，於基底100上形成氧化矽墊層132後，形成一包含氮化矽或氧化矽的硬遮罩層(圖未示)，作為蝕刻硬遮罩，蝕刻基底100形成鰭間溝渠110來定義出鰭狀結構102、104、106，或者，可進一步採用多重圖案化(multiple patterning)技術，包含間距微縮技術、側壁圖案轉移(sidewall image transfer，SIT)技術等，以完成更緊密排列的鰭狀結構圖案。為了簡化說明，上述圖案化過程在此並不贅述。
於基底100上定義出鰭狀結構102、104、106後，接著，可先選擇性地於鰭間溝渠110側壁形成一包含氧化矽或氮化矽的襯層(liner)，再全面性地形成第一介電材料層140，例如利用流動式化學氣相沈積(flowable chemical vapor deposition，FCVD)製程形成的氧化矽，覆蓋鰭狀結構102、104、106並填滿鰭間溝渠110。後續，進行一退火製程(圖未示)，使第一介電材料層140固化與致密化，再利用化學機械研磨製程，移除鰭間溝渠110外多餘的介電層140，完成平坦化並形成鰭間隔離結構112。
根據所述實施例，形成鰭間隔離結構112後，移除基底100上的硬遮罩層，留下氧化矽墊層132，可作為緩衝層，再進行一鰭狀切割(fin cut)製程，例如單擴散隔離(single diffusion break,SDB)製程，於鰭狀結構102、104、106和鰭間隔離結構112中形成溝渠120，分別將各鰭狀結構102、104、106隔離成至少兩個區段。根據本發明一實施例，溝渠120的深度d2與鰭間溝渠110的深度d1相同。 根據本發明一實施例，溝渠120的寬度w2可小於或等於鰭間溝渠110的寬度w1。
第3圖至第5圖同樣為沿著第2(a)圖中A-A’切線的剖面示意圖，用來說明鰭狀結構104於後續各製作階段中，沿其延伸方向的剖面結構。
請參考第3圖。可利用例如熱氧化的方式，於溝渠120表面形成襯層142後，全面性地於基底100上形成第一介電材料層144，例如氧化矽或氮化矽，共形地覆蓋鰭狀結構104並填滿溝渠120。根據本發明一較佳實施例，可利用原子層沉積(atomic layer deposition,ALD)法形成第一介電材料層144，具有較好的溝渠填充(gap filling)能力。根據所述實施例，第一介電材料層144是自溝渠120的底面及兩邊的側壁，以原子層堆疊的方式均勻地往溝渠120中央堆疊增厚，直到填滿溝渠120或預留一預定寬度的間隙。因此，填充在溝渠120中的第一介電材料層144，其中央會具有一接縫147或間隙(seam)，其與溝渠120兩邊側壁的距離相等，並沿著溝渠120的深度方向延伸。根據本發明一實施例，接縫147或間隙的寬度可大於或等於0埃(Å)。
請參考第4圖。接著，進行回蝕刻製程，移除溝渠120外多餘的第一介電材料層144，留在溝渠120中的成為第一介電層146。根據本發明一較佳實施例，第一介電材料層144為氮化矽，因此回蝕刻時，可利用基底100上的氧化矽墊層132作為有效控制蝕刻終點(end-point)的蝕刻停止層，避免過蝕刻造成第一介電層146與鰭狀結構104之間過大的階梯高度(step height)，或蝕刻不完全而於鰭狀結構104上殘留第一介電材料層144。
請參考第5圖。後續，進行離子植入製程150，將預定劑量及種類的摻雜植入鰭狀結構104中形成井區152，再進行一退火製程154。接著，進行一蝕刻製程，移除氧化矽墊層132以及部分鰭間隔離結構112的介電層140，暴露出鰭 狀結構104的表面和暴露於鰭間溝渠110的上部側壁(圖未示)後，進行一熱氧化製程156，例如原位蒸氣產生(in situ steam generation,ISSG)氧化製程，於暴露的鰭狀結構104表面形成閘極介電層160。如第5圖所示，溝渠120的深度d2可大於或等於井區152的深度。根據本發明一較佳實施例，當第一介電層146為氮化矽時，可避免其於移除氧化矽墊層132以及部分鰭間隔離結構112的介電層140的步驟同時被蝕刻而造成其與鰭狀結構104之間過大的階梯高度。
值得注意的是，退火製程154及熱氧化製程156的溫度會造成第一介電層146回縮，使得上述製程後，如第5圖所示，第一介電層146的頂面會低於鰭狀結構104並且具有一特殊的形狀，例如酒瓶型(bottle shape)，包含位於底部的主體部146a，填充溝渠120的下部120b、位於頂部的凸出部146b，以及連接主體部146a以及凸出部146b的肩部146c，其中，凸出部146b的寬度會小於主體部146a的寬度。溝渠120的上部120a並未被第一介電層146填充。
另外，由於移除氧化矽墊層132之前，退火製程154已經造成第一介電層146部分回縮，而暴露出溝渠120的頂角124，並且在第一介電層146和溝渠120的上側壁126的襯層142之間形成一間隙，使得移除氧化矽墊層132時，上側壁126的襯層142也會自該間隙一併被移除。因此，後續進行熱氧化製程156時，也會沿著溝渠120的頂角124和上側壁126形成閘極介電層160。如第5圖所示，閘極介電層160覆蓋溝渠120的頂角124與上側壁126，夾在凸出部146b與上側壁126之間並往下延伸直至肩部146c。襯層142僅位於主體部146a與下部120b的下側壁128之間，其一端與肩部146c齊平，並與閘極介電層160直接接觸。根據本發明一實施例，閘極介電層160的厚度會大於或等於襯層142的厚度，並且凸出部146b不與襯層142直接接觸。根據本發明一實施例，凸出部146b的頂面146d會低於鰭狀結構104的上表面10至100埃(Å)。雖然溝渠120的上側壁126和下側壁128分別是被閘極介電層160和襯層142覆蓋，但仍共同構成一平滑的溝渠側壁122。
請參考第6(a)圖和第6(b)圖。第6(a)圖為頂視圖，第6(b)圖為沿著第6(a)圖中A-A’切線的剖面示意圖。
在形成閘極介電層160後，接著，形成閘極結構170和180，跨越鰭狀結構102、104、106並與鰭狀結構102、104、106的長度延伸方向垂直，其中，閘極結構170包含閘極體172及側壁子174，位於溝渠120上並完全覆蓋溝渠120。 閘極結構180包含閘極體182及側壁子184，各分別位於溝渠120兩側的鰭狀結構104上。根據本發明一實施例，形成閘極結構170、180的步驟包含沉積一閘極體材料層，例如多晶矽(poly silicon)或非晶相矽(amorphous silicon)，全面性地覆蓋鰭狀結構102、104、106，然後進行平坦化及圖案化步驟形成閘極體172、182，再於閘極體172、182的相對側壁上形成側壁子174、184，例如氧化矽或氮化矽側壁子。如第6(b)圖所示，閘極體172對準並完全覆蓋溝渠120並填入溝渠120上部120a。閘極介電層160被夾在閘極體172、第一介電層146的凸出部146b和肩部146c以及上側壁126之間。
第7圖至第11圖同樣為沿著第6(a)圖中A-A’切線的剖面示意圖，用來說明鰭狀結構104於後續各製作階段中，沿其延伸方向的剖面結構。
請參考第7圖。接著，在閘極結構170和180兩側的鰭狀結構104中形成磊晶層190，後續作為元件的源/汲極區192。可利用閘極結構170和180作為自對準結構，於其兩側的鰭狀結構104中蝕刻出凹槽，然後利用磊晶成長製程於凹槽中形成磊晶層190。可在磊晶成長時就加入摻雜(doping)，或磊晶成長後再植入摻雜，使得磊晶層190具有適當的摻雜種類及濃度，作為元件的源/汲極區192。 根據本發明一實施例，源/汲極區192鄰近溝渠120的上側壁126，並且具有低於肩部146c的底面。如第7圖所示，形成磊晶層前，藉由形成閘極介電層160覆蓋溝渠120的頂角和上側壁，以及形成閘極體172完全覆蓋溝渠120並填滿溝渠120的上部120a，可有效避免磊晶成長時，溝渠120兩側的磊晶層190發生橋接。另外，也藉由以閘極結構170作為自對準結構於鰭狀結構104中形成凹槽，使得凹槽可與溝渠120的側壁保持一定距離。換句話說，溝渠120任一部份的側壁122都不會自凹槽暴露出來而對磊晶成長造成影響，產生晶面缺陷。值得注意的是，本發明以單一閘極結構170完全覆蓋溝渠120，可使其兩側的閘極結構180之間具有較緊密的間距P1，實現較小的佈局面積。
請參考第8圖。接著，依序於基底100上形成接觸蝕刻停止層210以及層間介電層220，全面性地覆蓋源/汲極區192以及閘極結構170、180，然後進行平坦化步驟，移除部分的接觸蝕刻停止層210與層間介電層220，曝露出閘極結構170、180的頂面。
第9圖至第10圖說明後續進行一取代金屬閘極製程(replacement metal gate,RMG)，製作金屬閘極結構。
請參考第9圖。自閘極結構170、180的頂面移除閘極體172、182形成閘極溝渠176、186後，再自閘極溝渠176、186移除暴露的閘極介電層160，暴露出鰭狀結構104上表面，並形成一位於凸出部146b、肩部146c以及溝渠120上側壁126之間的間隙120c。
請參考第10圖。接著，可利用熱氧化製程，於鰭狀結構104上表面、 溝渠120的頂角124和上側壁126形成一介面層310，例如氧化矽。然後，再形成一高介電常數介電層320，共形地覆蓋介面層310、凸出部146b的頂面146d和閘極溝渠176、186的側壁。後續，再形成一金屬閘極體330，填充閘極溝渠176、186以及溝渠120的上部120a，完成金屬閘極結構178、188。填充於閘極溝渠176以及溝渠120上部120a的金屬閘極體330，具有一低於鰭狀結構104上表面10至100埃(Å)的底面。在本發明一實施例中，金屬閘極結構178可以是不與外部電連接的虛置閘極(dummy gate)，或是連接到其他鰭式場效電晶體的閘極，又或是與外部電連接的區域內連線(local inter-connect)結構。金屬閘極結構178與鰭狀結構104中的第一介電層146、介面層310以及高介電常數介電層320形成一單擴散隔離結構(single diffusion break isolation)。
如第10圖所示，介面層310和高介電常數介電層320會沿著間隙120c形成，並共同填滿間隙120c。介面層310和高介電常數介電層320覆蓋溝渠120的頂角124和上側壁126，並且被夾在上側壁126和第一介電層146的凸出部146b和肩部146c之間。其中，高介電常數介電層320還會覆蓋凸出部146b的頂面146d，與被夾在上側壁126和第一介電層146的凸出部146b之間的部分構成一H型。高介電常數介電層320會延伸至金屬閘極體330與側壁子174之間。
請參考第11圖。後續，再形成另一層間介電層230，覆蓋於層間介電層220以及金屬閘極結構178、188，並形成複數個接觸插塞410、420，分別與源/汲極區192和金屬閘極結構188電連接。
本發明提供的隔離結構及其製作方法，可將連續的鰭狀結構區分成數個區段，後續再根據布局設計，分別製作成不同的鰭狀場效電晶體。該隔離 結構不僅具有較小的寬度，可實現較緊密的布局，還可避免鰭狀結構端點的磊晶橋接缺陷，同時也可避免磊晶的晶面缺陷，改善接觸插塞的良率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:基底
104:鰭狀結構
122:溝渠側壁
124:頂角
126:上側壁
142:襯層
146:第一介電層
147:接縫
146a:主體部
146b:凸出部
146c:肩部
146d:頂面
152:井區
174、184:側壁子
178、188:金屬閘極結構
190:磊晶層
192:源/汲極區
210:接觸蝕刻停止層
220:層間介電層
310:介面層
320:高介電常數介電層
330:金屬閘極體

Claims (18)

  1. 一種半導體結構，包含：一鰭狀結構，位於一基底上；以及一隔離結構，位於該鰭狀結構中，該隔離結構包含：一溝渠；一第一介電層，位於該溝渠中，包含底部的一主體部、頂部的一凸出部，具有一頂面，以及連接該主體部及該凸出部的肩部，其中該凸出部的寬度小於該主體部的寬度；一襯層，位於該主體部與該溝渠的一下側壁之間，其中該凸出部不與該襯層直接接觸；以及一第二介電層，覆蓋該溝渠的一頂角，並且被夾在該凸出部、該肩部以及該溝渠的一上側壁之間。
  2. 如申請專利範圍第1項所述的半導體結構，另包含一鰭間隔離結構，沿著該鰭狀結構的延伸方向包圍該鰭狀結構，其中該鰭間隔離結構包含一鰭間溝渠及一介電層。
  3. 如申請專利範圍第2項所述的半導體結構，其中該溝渠與該鰭間溝渠具有相同的深度。
  4. 如申請專利範圍第1項所述的半導體結構，其中該第一介電層的中央包含一接縫，沿著該溝渠的深度方向延伸。
  5. 如申請專利範圍第4項所述的半導體結構，其中該第一介電層為氮化 矽。
  6. 如申請專利範圍第1項所述的半導體結構，其中該第二介電層的厚度大於該襯層的厚度。
  7. 如申請專利範圍第1項所述的半導體結構，其中該凸出部的該頂面低於該鰭狀結構10至100埃(Å)。
  8. 如申請專利範圍第1項所述的半導體結構，另包含一閘極結構，包含：一閘極體，位於該鰭狀結構上，對準並完全覆蓋該溝渠；一側壁子，位於該閘極體的相對兩側壁上；以及一閘極介電層，位於該側壁子與該鰭狀結構之間。
  9. 如申請專利範圍第8項所述的半導體結構，其中該閘極體填入該溝渠的一上部，該第二介電層被夾在該閘極體、該凸出部、該肩部以及該上側壁之間。
  10. 如申請專利範圍第9項所述的半導體結構，其中該閘極體包含金屬，該第二介電層包含一介面層以及一高介電常數介電層。
  11. 如申請專利範圍第10項所述的半導體結構，其中該介面層覆蓋該溝渠的該頂角和上側壁，該高介電常數介電層覆蓋該介面層和該凸出部的該頂面。
  12. 如申請專利範圍第8項所述的半導體結構，另包含一源/汲極區，位 於該閘極結構兩側的該鰭狀結構中並鄰近該溝渠，其中該源/汲極區的一底面低於該第一介電層的該肩部。
  13. 一種製作半導體結構的方法，包含：提供一鰭狀結構，位於一基底上；於該鰭狀結構中形成一溝渠；形成一襯層覆蓋該溝渠表面；於該襯層上形成一第一介電層並填充該溝渠，其中該第一介電層包含底部的一主體部、頂部的一凸出部，以及連接該主體部以及該凸出部的肩部，其中該凸出部不與該襯層直接接觸；以及形成一第二介電層，覆蓋該溝渠的一頂角，並且被夾在該凸出部、該肩部以及該溝渠的一上側壁之間。
  14. 如申請專利範圍第13項所述的製作半導體結構的方法，另包含形成一鰭間隔離結構，沿著該鰭狀結構的延伸方向包圍該鰭狀結構。
  15. 如申請專利範圍第13項所述的製作半導體結構的方法，其中該第一介電層是利用原子層沉積法(ALD)形成。
  16. 如申請專利範圍第15項所述的製作半導體結構的方法，其中該第一介電層為氮化矽。
  17. 如申請專利範圍第13項所述的製作半導體結構的方法，另包含形成 一閘極結構，包含一閘極體，對準並完全覆蓋該溝渠，並填入該溝渠的一上部，其中該第二介電層被夾在該閘極體、該凸出部、該肩部以及該上側壁之間。
  18. 申請專利範圍第17項所述的製作半導體結構的方法，另包含於該閘極結構兩側的該鰭狀結構中形成一源/汲極區。
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