JP2004228421A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【課題】優れた電気的特性を有する不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体装置は、２つの溝２ａ、２ｂを有する半導体基板１と、溝２ａ、２ｂの内部に形成された分離酸化膜５ａ、５ｂと、フローティングゲート電極７ａ〜７ｃと、ＯＮＯ膜８と、コントロールゲート電極９とを備える。分離酸化膜５ａ、５ｂの上部表面の領域３３は、下側に凸の曲面状となっている。フローティングゲート電極７ｂは、２つの溝の間に位置する半導体基板１の主表面上から、２つの分離酸化膜５ａ、５ｂ上にまで延在し、平坦な上部表面を有する。ＯＮＯ膜８は、フローティングゲート電極の上部表面上から、フローティングゲート電極７ａ〜７ｃの側面上にまで延在する。コントロールゲート電極９は、フローティングゲート電極７ａ〜７ｃの上部表面上からフローティングゲート電極７ａ〜７ｃの側面上にまで延在するように、ＯＮＯ膜８上に形成されている。
【選択図】 図１
【解決手段】半導体装置は、２つの溝２ａ、２ｂを有する半導体基板１と、溝２ａ、２ｂの内部に形成された分離酸化膜５ａ、５ｂと、フローティングゲート電極７ａ〜７ｃと、ＯＮＯ膜８と、コントロールゲート電極９とを備える。分離酸化膜５ａ、５ｂの上部表面の領域３３は、下側に凸の曲面状となっている。フローティングゲート電極７ｂは、２つの溝の間に位置する半導体基板１の主表面上から、２つの分離酸化膜５ａ、５ｂ上にまで延在し、平坦な上部表面を有する。ＯＮＯ膜８は、フローティングゲート電極の上部表面上から、フローティングゲート電極７ａ〜７ｃの側面上にまで延在する。コントロールゲート電極９は、フローティングゲート電極７ａ〜７ｃの上部表面上からフローティングゲート電極７ａ〜７ｃの側面上にまで延在するように、ＯＮＯ膜８上に形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、電気的特性を向上させることが可能な不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の一例として不揮発性半導体記憶装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１の図３に開示された不揮発性半導体記憶装置では、半導体基板の主表面に、所定の間隔を隔てて形成された素子分離用トレンチの内部に、ＣＶＤ酸化膜からなる分離酸化膜が形成されている。この分離酸化膜の間には、半導体基板の主表面上にトンネル酸化膜を介して浮遊ゲート電極が形成されている。浮遊ゲート電極上には、ＯＮＯ膜を介して制御ゲート電極が形成されている。
【０００４】
【特許文献１】
特開平８−６４７００号公報（第３図〜第６図）
【０００５】
【発明が解決しようとする課題】
しかし、上述した従来の不揮発性半導体記憶装置では、浮遊ゲート電極の上部表面に、浮遊ゲート電極の下地の構造を反映した凹凸部が存在している。そのため、浮遊ゲート電極の凸部（たとえば浮遊ゲート電極の端部など）において、ＯＮＯ膜の膜厚や膜質が他の部分と異なる、あるいは浮遊ゲート電極の凸部において電界集中が発生することがある。このような場合、不揮発性半導体記憶装置の電気的特性が劣化することになっていた。
【０００６】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、優れた電気的特性を有する不揮発性半導体記憶装置およびその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
この発明に従った不揮発性半導体記憶装置は、半導体基板と、分離絶縁体と、浮遊電極と、絶縁膜と、制御電極とを備える。半導体基板は、主表面において間隔を隔てて配置された２つの溝を有する。分離絶縁体は、溝の内部を充填するように形成されている。分離絶縁体における上部表面の端部の形状は、半導体基板側（下側）に凸となっている曲面状である。浮遊電極は、２つの溝の間に位置する半導体基板の主表面上から、２つの分離絶縁体上にまで延在する。浮遊電極は平坦な上部表面を有する。絶縁膜は、浮遊電極の上部表面上から、分離絶縁体上に位置する浮遊電極の側面上にまで延在するように形成されている。制御電極は、浮遊電極の上部表面上から浮遊電極の側面上にまで延在するように、絶縁膜上に形成されている。
【０００８】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【０００９】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、本発明による半導体装置の実施の形態１を説明する。
【００１０】
図１に示すように、本発明による半導体装置は半導体記憶装置であって、半導体基板１の主表面において、分離酸化膜により囲まれた素子形成領域を有する。半導体装置は、この素子形成領域において、間隔を隔てて形成された導電性不純物拡散領域（図示せず）と、この導電性不純物拡散領域の間に位置する領域において、半導体基板１の主表面上に形成されたトンネル絶縁膜６ａ〜６ｃと、トンネル絶縁膜上に形成されたフローティングゲート電極７ａ〜７ｃと、フローティングゲート電極７ａ〜７ｃ上に形成されたＯＮＯ膜８と、ＯＮＯ膜８上に形成されたコントロールゲート電極９とを備える。図１に示した半導体装置は、いわゆるフラッシュメモリである。
【００１１】
より具体的には、図１に示すように、半導体基板１の主表面には、素子形成領域を囲むように溝２ａ、２ｂが形成されている。溝２ａ、２ｂの内壁面上には酸化膜３が形成されている。酸化膜３上には、溝２ａ、２ｂの内部を充填するように、ＨＤＰ−ＣＶＤ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ − ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化膜４が形成されている。酸化膜３とＨＤＰ−ＣＶＤ酸化膜４とから分離酸化膜５ａ、５ｂが構成される。分離酸化膜５ａ、５ｂの上部表面の端部３３の形状は、下に凸（半導体基板１側に凸）の曲面状となっている。
【００１２】
半導体基板１の主表面における素子形成領域では、半導体基板１の主表面上にトンネル絶縁膜６ａ〜６ｃが形成されている。トンネル絶縁膜６ａ〜６ｃ上から、分離酸化膜５ａ、５ｂの端部上にまで延在するように導電体からなるフローティングゲート電極７ａ〜７ｃが形成されている。フローティングゲート電極７ａ〜７ｃ上には絶縁膜であるＯＮＯ膜８が形成されている。ＯＮＯ膜８は、フローティングゲート電極７ａ〜７ｃ側から酸化膜、窒化膜、酸化膜という３層の絶縁膜からなる積層膜である。ＯＮＯ膜８は、フローティングゲート電極７ａ〜７ｃの上部表面上から側面上にまで延在する。また、ＯＮＯ膜８は、フローティングゲート電極７ａ〜７ｃの側面上から分離酸化膜５ａ、５ｂの上部表面の一部分上にまで延在するように形成されている。
【００１３】
フローティングゲート電極７ａ〜７ｃの上部表面は、半導体基板１の主表面とほぼ平行な方向に延びるように平坦化されている。フローティングゲート電極７ａ〜７ｃの上部表面の端部に位置する角部３１は、その頂角がほぼ９０°となっている。そして、ＯＮＯ膜８上には、コントロールゲート電極９が形成されている。コントロールゲート電極９は、フローティングゲート電極７ａ〜７ｃの上部表面上から、フローティングゲート電極７ａ〜７ｃの側面上に位置する部分にまで延在するように形成されている。なお、分離酸化膜５ａ、５ｂの幅Ｌ１はたとえば２００ｎｍとしてもよく、この分離酸化膜５ａ、５ｂの間に位置する素子形成領域の幅Ｌ２はたとえば１００ｎｍとしてもよい。
【００１４】
上述した本発明に従った半導体装置の一例の特徴的な構成を要約すれば、図１に示した半導体装置は、不揮発性半導体記憶装置であって、半導体基板１と、分離絶縁体としての分離酸化膜５ａ、５ｂと、浮遊電極としてのフローティングゲート電極７ａ〜７ｃと、絶縁膜としてのＯＮＯ膜８と、制御電極としてのコントロールゲート電極９とを備える。半導体基板１は、主表面において間隔を隔てて配置された２つの溝２ａ、２ｂを有する。分離絶縁膜５ａ、５ｂは、溝２ａ、２ｂの内部を充填するように形成されている。分離絶縁膜５ａ、５ｂの上部表面の端部の領域３３の形状は、半導体基板１側（下側）に凸となっている曲面状である。フローティングゲート電極７ｂは、２つの溝２ａ、２ｂの間に位置する半導体基板１の主表面上から、２つの分離酸化膜５ａ、５ｂ上にまで延在する。フローティングゲート電極７ａ〜７ｃは平坦な上部表面を有する。ＯＮＯ膜８は、フローティングゲート電極７ａ〜７ｃの上部表面上から、分離酸化膜５ａ、５ｂ上に位置するフローティングゲート電極７ａ〜７ｃの側面上にまで延在するように形成されている。コントロールゲート電極９は、フローティングゲート電極７ａ〜７ｃの上部表面上からフローティングゲート電極７ａ〜７ｃの側面上にまで延在するように、ＯＮＯ膜８上に形成されている。
【００１５】
このようにすれば、フローティングゲート電極７ａ〜７ｃの平坦な上部表面上にＯＮＯ膜８を形成できるので、フローティングゲート電極７ａ〜７ｃの上部表面に凹凸があることに起因して絶縁膜としてのＯＮＯ膜８の厚みや特性が局所的に変化することを抑制できる。このため、例えば図１に示す領域３０に対応する部分で従来問題となっていた、コントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間で、ＯＮＯ膜８の厚みなどの変化に起因して局所的な電界集中が起きることを抑制できる。そのため、上述した電界集中に起因して半導体装置の電気的特性が劣化することを抑制できる。この結果、高い信頼性を有し、長寿命な半導体装置を実現できる。
【００１６】
また、分離酸化膜５ａ、５ｂ上にまでフローティングゲート電極７ａ〜７ｃが延在するように形成されているので、コントロールゲート電極９と対向するフローティングゲート電極７ａ〜７ｃの表面積を大きくできる。さらにフローティングゲート電極７ａ〜７ｃの上部表面上から側面上にまでＯＮＯ膜８を介してコントロールゲート電極制御電極が配置されているので、コントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間の容量（Ｃ１）の値を大きくすることができる。このため、コントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間の容量（Ｃ１）に比例するカップリング比（α）を大きくすることができる。
【００１７】
ここで、カップリング比（α）は、フローティングゲート電極７ａ〜７ｃと半導体基板１との間の容量（Ｃ２）と上述したコントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間の容量（Ｃ１）とを用いて、α＝Ｃ１／（Ｃ１＋Ｃ２）と表される。このカップリング比（α）を大きくすれば、コントロールゲート電極９に印加する信号の電圧を低減することができる。したがって、本発明による半導体装置では、コントロールゲート電極９に印加する信号の電圧を低減できる。
【００１８】
また、図１に示した半導体装置において、溝２ａ、２ｂの側壁面と、半導体基板１においてフローティングゲート電極７ａ〜７ｃの下に位置する半導体基板１の主表面との間の接続部３２では、半導体基板１の表面が曲面状となっていてもよい。このような接続部３２の効果を、図４７および図４８を参照しながら説明する。図４７および図４８は、図１に示した半導体装置の効果を説明するための参考図である。
【００１９】
図４７に示すように、半導体基板１においてフローティングゲート電極７ｂの下に位置する半導体基板１の主表面と溝２ａの側壁面との間の接続部４０に角部４１が存在する場合（接続部４０が曲面状でない場合）、この接続部４０においてフローティングゲート電極７ｂと半導体基板１との間の絶縁性が低下する。これは、角部４１において電界集中が発生するためである。しかし、図４８に示すように、接続部３２において半導体基板１の表面が曲面状となっていれば（つまり、図１に示した半導体装置のようになっていれば）、この接続部３２において電界集中が発生する危険性を低減できる。つまり、フローティングゲート電極７ｂと半導体基板１との間の絶縁性を向上させることができる。
【００２０】
また、図４９に示すように、本発明による半導体装置では、分離酸化膜５ａの上部表面の端部の領域３３の形状が、半導体基板１側（下側）に凸となった曲面状である。ここで、図４９は、図１に示した半導体装置の効果を説明するための参考図であって、図１の部分拡大模式図である。
【００２１】
図４９に示すように、本発明による半導体装置では、分離酸化膜５ａの上部表面の端部の領域３３が下に凸の曲面状となっているので、分離酸化膜５ａを構成するＨＤＰ−ＣＶＤ酸化膜４の上部表面とトンネル絶縁膜６ｂの上部表面との成す角度α２が、図４８に示した半導体装置におけるＨＤＰ−ＣＶＤ酸化膜４の上部表面とトンネル絶縁膜６ｂの上部表面との成す角度α１より大きくなっている。なお、図４８に示した半導体装置では、ＨＤＰ−ＣＶＤ酸化膜４の上部表面の端部の領域３３の断面形状がほぼ直線状になっている。つまり、図４９に示すように、分離酸化膜５ａの上部表面の領域３３が下に凸の曲面状となることにより、ＨＤＰ−ＣＶＤ酸化膜４の上部表面とトンネル絶縁膜６ｂの上部表面との成す角度α２を大きくできる。このため、接続部３２近傍に位置するフローティングゲート電極７ｂの下部における突出部３４の頂角（角度α２）を鈍角とすることができる。この結果、フローティングゲート電極７ａ〜７ｃの下部表面において、上記接続部３２近傍に位置する部分の突出部３４の頂角が鋭角となることを防止できる。そのため、この頂角が鋭角となった突出部３４において電界集中が発生することを抑制できる（つまり、トンネル絶縁膜６ｂの絶縁性を向上させることができる）。したがって、この電界集中に起因する半導体装置の信頼性の低下や短寿命化を抑制できる。
【００２２】
次に、図１に示した半導体装置（不揮発性半導体記憶装置）の製造方法を、図２〜図８を参照して説明する。図２〜図８は、図１に示した半導体装置の製造方法を説明するための断面模式図である。
【００２３】
まず、半導体基板１の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜およびシリコン酸化膜上に写真製版加工プロセスを利用してパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして、エッチングによりシリコン窒化膜およびシリコン酸化膜を部分的に除去する。その後レジストパターンを除去する。このようにして、半導体基板１の主表面上に、パターンを有するシリコン酸化膜１０（図２参照）およびシリコン窒化膜１１（図２参照）を形成する。このシリコン酸化膜１０およびシリコン窒化膜１１をマスクとして用いて、ドライエッチングにより半導体基板１を部分的に除去する。なお、ここではドライエッチング以外の他の異方性エッチングを用いてもよい。このようにして、半導体基板１の主表面に間隔を隔てて２つの溝２ａ、２ｂを形成する工程を実施する。この結果、図２に示すように、半導体基板１の主表面に溝２ａ、２ｂ（図２参照）を形成することができる。
【００２４】
次に、半導体基板１の主表面における溝２ａ、２ｂの内壁面を熱酸化することにより酸化膜３（図３参照）を形成する。このようにして、図３に示すような構造を得る。なお、この酸化膜３は、半導体基板１におけるエッチングストレスの緩和を目的として形成される。
【００２５】
次に、図４に示すように、酸化膜３上において溝２ａ、２ｂの内部を充填するようにＨＤＰ−ＣＶＤ酸化膜４を形成する。このＨＤＰ−ＣＶＤ酸化膜４は、溝２ａ、２ｂの内部を充填するとともにシリコン窒化膜１１の上部表面上にまで延在するように形成される。
【００２６】
次に、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、シリコン窒化膜１１の上部表面上に位置するＨＤＰ−ＣＶＤ酸化膜４の部分を除去するとともに、ＨＤＰ−ＣＶＤ酸化膜４の上部表面１２（図５参照）を平坦化する。なお、ＣＭＰ法に代えて、他の平坦化プロセスを用いてもよい。この結果、ＨＤＰ−ＣＶＤ酸化膜４および酸化膜３からなる分離酸化膜５ａ、５ｂ（図５参照）を得ることができる。このように、溝２ａ、２ｂの内部に、半導体基板１の主表面より上方に突出した突出部分を有する分離絶縁体としての分離酸化膜５ａ、５ｂを形成する工程を実施することにより、図５に示すような構造を得る。
【００２７】
次に、ウエットエッチングによりシリコン窒化膜１１（図５参照）を除去する。ここで、ウエットエッチングのエッチャント（エッチング液）としては熱リン酸などを用いることができる。その後、エッチャントとしてフッ酸などを用いた等方性エッチングにより、図６に示すようにＨＤＰ−ＣＶＤ酸化膜４の上部および半導体基板１の主表面上に形成されていた酸化膜３（図５参照）を除去する。この結果、図６の点線で示したように、分離酸化膜５ａ、５ｂの上部が部分的に除去される。この等方性エッチングにより、分離酸化膜５ａ、５ｂの上部の中央部が半導体基板１の主表面上に突出した状態となる。また、この等方性エッチングにより、半導体基板１の素子形成領域における主表面は露出した状態となる。このようにして、分離酸化膜５ａ、５ｂの上部である突出部分を等方性エッチングにより部分的に除去することにより、突出部分の幅を溝２ａ、２ｂの幅より小さくする工程を実施する。
【００２８】
次に、半導体基板１の素子形成領域における主表面上にトンネル絶縁膜６ａ〜６ｃ（図７参照）を形成する。そして、トンネル絶縁膜６ａ〜６ｃ上から分離酸化膜５ａ、５ｂ上にまで延在するように、導電体膜であるポリシリコン膜１４（図７参照）を形成する。このようにして、分離酸化膜５ａ、５ｂの突出部分の幅を溝２ａ、２ｂの幅より小さくする工程の後、半導体基板１の主表面において２つの分離酸化膜５ａ、５ｂの間に位置する領域上から、分離酸化膜５ａ、５ｂ上にまで延在するように導電体膜であるポリシリコン膜１４を形成する工程を実施する。
【００２９】
そして、このポリシリコン膜１４の上部表面層をＣＭＰ法などの平坦化プロセスにより部分的に除去する。この結果、図７に示すように、分離酸化膜５ａ、５ｂの上部表面が露出するまでポリシリコン膜１４の上部表面１６が矢印１５で示すように後退する。これにより、分離酸化膜５ａ、５ｂに分離されたフローティングゲート電極７ａ〜７ｃを得ることができる。このようにして、導電体膜としてのポリシリコン膜１４の上部表面層を、分離酸化膜５ａ、５ｂの上部が露出するまで除去することにより、ポリシリコン膜１４からなり、平坦な上部表面を有するとともに、分離酸化膜５ａ、５ｂの間に位置するフローティングゲート電極７ｂを形成する工程を実施する。なお、ポリシリコン膜１４に代えてアモルファスシリコン膜を形成してもよい。
【００３０】
そして、フローティングゲート電極７ａ〜７ｃの間に位置する分離酸化膜５ａ、５ｂの上部を等方性エッチングにより除去する。この等方性エッチングにおいて用いるエッチャントとしてはたとえばフッ酸などを用いることができる。この結果、図８に示すように、フローティングゲート電極７ａ〜７ｃの側面を露出させることができる。このようにして、フローティングゲート電極７ａ〜７ｃに隣接する分離酸化膜５ａ、５ｂの上部をエッチングにより除去することにより、フローティングゲート電極７ａ〜７ｃの側面を露出させる工程を実施する。
【００３１】
この後、フローティングゲート電極７ａ〜７ｃの上部表面および側面上から分離酸化膜５ａ、５ｂの上部表面上にまで延在するＯＮＯ膜８（図１参照）を形成する。さらに、このＯＮＯ膜８上にコントロールゲート電極９（図１参照）を形成する。この結果、図１に示すような構造の半導体装置としてのフラッシュメモリを得ることができる。
【００３２】
図２〜図８に示した半導体装置の製造方法によれば、写真製版加工を用いずに、分離酸化膜５ａ、５ｂの間にフローティングゲート電極７ａ〜７ｃを自己整合的に形成できる。したがって、写真製版加工におけるマスクアライメントずれなどに起因して、フローティングゲート電極７ａ〜７ｃを設計位置に正確に形成できないといった問題の発生を抑制できる。また、平坦な上部表面を有するフローティングゲート電極７ａ〜７ｃを容易に形成できる。
【００３３】
また、分離酸化膜５ａ、５ｂの突出部分の幅を溝２ａ、２ｂの幅より小さくすることにより、分離酸化膜５ａ、５ｂの間に位置するフローティングゲート電極７ａ〜７ｃの端部を分離酸化膜５ａ、５ｂ上に乗り上げた状態にすることができる。このため、フローティングゲート電極７ａ〜７ｃの幅を溝２ａ、２ｂの間の幅より容易に広げることができる。さらに、図８に示すように分離酸化膜５ａ、５ｂの上部を除去することによりフローティングゲート電極７ａ〜７ｃの側面を露出させている。このため、フローティングゲート電極７ａ〜７ｃの上部表面上から側面上にまで延在するようにＯＮＯ膜８を介してコントロールゲート電極９を配置できる。したがって、コントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間の容量（Ｃ１）の値を大きくできる。この結果、カップリング比（α）を大きくすることができるので、フラッシュメモリの動作特性を向上させることができる。
【００３４】
（実施の形態２）
図９は、本発明による半導体装置の実施の形態２を示す断面模式図である。図９は図１に対応する。図１０は、図９に示した半導体装置の部分拡大断面模式図である。図９および図１０を参照して、本発明による半導体装置の実施の形態２を説明する。
【００３５】
図９および図１０に示した半導体装置は、基本的には図１に示した半導体装置と同様の構造を備えるが、分離酸化膜５ａ、５ｂと半導体基板１の素子形成領域との境界部の形状、すなわち溝２ａ、２ｂの上部（エッジ部１７）の形状が異なる。このエッジ部１７の形状を、図１０を用いてより詳しく説明する。
【００３６】
図１０に示すように、分離酸化膜５ａの端部であるエッジ部１７は、半導体基板１の主表面を構成する平坦部１８と、溝２ａの側面を構成する直線状部２０との間を曲面状につなぐ曲面部１９により構成されている。なお、直線状部２０は、半導体基板１の主表面に対してほぼ垂直な方向における溝２ａの断面において、溝２ａの側壁のうち断面の形状がほぼ直線状となっている部分である。曲面部１９の幅Ｌは、５ｎｍ以上４０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下である。
【００３７】
図９および図１０に示した本発明に従った半導体装置の一例の特徴的な構成を要約すれば、半導体装置は不揮発性半導体記憶装置であって、図１に示した半導体装置の特徴的な構成に加え、溝２ａ、２ｂの側壁面と、半導体基板１においてフローティングゲート電極７ａ〜７ｃの下に位置する半導体基板１の主表面との間の接続部３２において、半導体基板１の表面がより曲率の大きな曲面状となっているという特徴を有する。
【００３８】
このようにすれば、図１に示した半導体装置によって得られる効果に加え、フローティングゲート電極７ａ〜７ｃの下部表面において、上記接続部３２上に位置する部分の突出部３４の頂角βが鋭角となることをより確実に防止できるので、この突出部３４において電界集中が発生することを抑制できる。したがって、電界集中に起因する半導体装置の信頼性の低下や短寿命化をより確実に抑制できる。
【００３９】
また、図９および図１０に示した半導体装置において、すでに述べたように曲面状となっている半導体基板１の表面の部分である曲面部１９は、半導体基板１の主表面の延びる方向に沿った方向における幅Ｌが５ｎｍ以上４０ｎｍ以下である。
【００４０】
このように、曲面部１９の幅Ｌの値を上述のような数値範囲の値とすれば、溝２ａ、２ｂに隣接する部分において半導体基板１の平坦な主表面を得る事ができるとともに、溝２ａ、２ｂの側壁面と半導体基板１の主表面との接続部３４を十分滑らかな曲面とすることができる。
【００４１】
図１１〜図１７は、図９および図１０に示した半導体装置（不揮発性半導体記憶装置）の製造方法を説明するための断面模式図である。図１１〜図１７を参照して、図９および図１０に示した半導体装置の製造方法を説明する。
【００４２】
まず、半導体基板１（図１１参照）の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にポリシリコン膜（図示せず）を形成する。ポリシリコン膜の厚みとしては、たとえば４０ｎｍ以下とすることができる。また、ポリシリコン膜の厚みは、好ましくは１０ｎｍ以上３０ｎｍ以下、より好ましくは１５ｎｍ以上２５ｎｍ以下である。このポリシリコン膜上にシリコン窒化膜（図示せず）を形成する。なお、上述したポリシリコン膜に代えて、アモルファスシリコン膜を形成してもよい。
【００４３】
このシリコン窒化膜上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜を部分的に除去する。その後レジスト膜を除去する。この結果、半導体基板１の主表面上に開口パターンを有するシリコン酸化膜１０、ポリシリコン膜２１およびシリコン窒化膜１１からなるマスク層としての積層膜（図１１参照）が形成される。このようにして、半導体基板１の主表面上に、バッファ導電体膜層としてのポリシリコン膜２１を含む積層膜からなり、２つの溝２ａ、２ｂが形成されるべき領域上に位置する開口パターンを有するマスク層を形成する工程が実施される。マスク層としての積層膜においては、バッファ導電体膜層としてのポリシリコン膜２１の一部が開口パターンに面する側面に露出している。
【００４４】
この積層膜をマスクとして用いて、異方性エッチングにより半導体基板１の主表面を部分的に除去する。この結果、半導体基板１の主表面に２つの溝としての溝２ａ、２ｂ（図１１参照）が形成される。このようにして、図１１に示した構造を得る。
【００４５】
次に、図３に示した工程と同様に、溝２ａ、２ｂの内壁面を熱酸化することにより第１の酸化膜としての酸化膜３（図１２参照）を形成する。また、第１の酸化膜を形成する工程としての熱酸化工程においては、溝２ａ、２ｂに面するポリシリコン膜２１（図１１参照）の端部も同様に酸化される。この結果、図１２に示すように、溝２ａ、２ｂの上部に位置するエッジ部１７においては、半導体基板１とシリコン窒化膜１１との界面領域に、溝２ａ、２ｂに面する端部から内側へシリコン酸化膜が延びて、いわゆるバーズビークが形成される。このバーズビークの形成に起因して、酸化膜３と接する半導体基板１の表面には、その形状が曲面状となった部分であるエッジ部１７が形成される。
【００４６】
次に、図４に示した工程と同様に、溝２ａ、２ｂの内部を充填するように、酸化膜３上に第２の酸化膜としてのＨＤＰ−ＣＶＤ酸化膜４（図１３参照）を形成する。ＨＤＰ−ＣＶＤ酸化膜４は、溝２ａ、２ｂの内部を充填するとともにシリコン窒化膜１１の上部表面上にまで延在するように形成される。この結果、図１３に示すような構造を得る。
【００４７】
次に、図５に示した工程と同様に、ＣＭＰ法などを用いて、ＨＤＰ−ＣＶＤ酸化膜４（図１３参照）の上部表面層を除去する。この結果、シリコン窒化膜１１の上部表面上に位置するＨＤＰ−ＣＶＤ酸化膜４の部分が除去されるとともに、ＨＤＰ−ＣＶＤ酸化膜４の上部表面１２（図１４参照）が平坦化される。このようにして、図１４に示した構造を得る。
【００４８】
次に、ウエットエッチングによりシリコン窒化膜１１（図１４参照）および残存するポリシリコン膜２１（図１１参照）を除去する。そして、フッ酸などのエッチャントを用いて、分離酸化膜５ａ、５ｂの上部を等方的にエッチングにより除去する。この結果、図１５に示すように、分離酸化膜５ａ、５ｂはエッチング前の点線で示した形状から、矢印で示すように表面層が除去される。そして、分離酸化膜５ａ、５ｂは、エッチング後には実線で示したような形状となる。また、半導体基板１の主表面上に形成されていたシリコン酸化膜１０（図１１参照）もエッチングにより除去される。このようにして、分離酸化膜５ａ、５ｂの上部である突出部分の幅を溝２ａ、２ｂの幅より小さくする工程を実施するとともに、マスク層としての積層膜（半導体基板１の主表面上に形成されていたシリコン酸化膜１０を含む積層膜）を除去する工程を実施する。この結果、図１５に示したような構造を得る。
【００４９】
このとき、溝２ａ、２ｂの上部のエッジ部１７においては、図１２に示した工程において示したように、半導体基板１の表面形状が、バーズビークに起因する曲面状の形状となっている。このため、後述するように半導体装置におけるエッジ部１７での電荷集中が抑制される。また、図１５に示した等方性エッチングにおいて、エッチング後のエッジ部１７の形状が安定する。具体的には、図１５で示した等方性エッチングの際、エッチングにより除去される分離酸化膜５ａ、５ｂの表面層の厚みがエッチング条件などにより変動しても、エッジ部１７が曲面状となっているので、半導体基板１の深さ方向における分離酸化膜５ａ、５ｂの端部の位置（エッジ部１７での半導体基板１の主表面と分離酸化膜５ａ、５ｂの上部表面との接触部の位置）の変動量を比較的小さくできる。
【００５０】
次に、図７に示した工程と同様に、半導体基板１の主表面の活性領域において半導体基板１の主表面上にシリコン酸化膜からなるトンネル絶縁膜６ａ〜６ｃ（図１６参照）を形成する。そして、トンネル絶縁膜６ａ〜６ｃ上に、分離酸化膜５ａ、５ｂを埋込むように、導電体であるポリシリコン膜１４（図１６参照）を形成する。このポリシリコン膜１４の上部表面層をＣＭＰ法などを用いて除去する。この結果、図１６の矢印に示したように、ポリシリコン膜１４の上部表面１６が実線で示した位置まで後退する。
【００５１】
また、このとき、分離酸化膜５ａ、５ｂの上部表面は露出した状態となっている。このため、ポリシリコン膜１４は分離酸化膜５ａ、５ｂによって分離される。この結果、ポリシリコン膜１４からフローティングゲート電極７ａ〜７ｃが形成される。このようにして、図１６に示すような構造を得る。
【００５２】
次に、図８に示した工程と同様に、ウエットエッチングなどの等方性エッチングによって分離酸化膜５ａ、５ｂの上部を除去する。この結果、フローティングゲート電極７ａ〜７ｃの側面が露出する。このようにして、図１７に示すような構造を得る。
【００５３】
この後、ＯＮＯ膜８（図９参照）およびコントロールゲート電極９（図９参照）を形成することにより、図９および図１０に示した半導体装置を得ることができる。
【００５４】
（実施の形態３）
図１８は、本発明による半導体装置の実施の形態３を示す断面模式図である。図１８を参照して、本発明による半導体装置の実施の形態３を説明する。
【００５５】
図１８に示すように、半導体装置は不揮発性半導体記憶装置であって、フローティングゲート電極７ａ〜７ｃおよびコントロールゲート電極９などが形成されたメモリセル領域と、ゲート電極２３ａ、２３ｂ、ゲート絶縁膜２２ａ、２２ｂおよびソース／ドレイン領域（図示せず）からなる電界効果トランジスタが形成された周辺回路領域とを備える。メモリセル領域の構造は、図１に示した本発明による半導体装置の実施の形態１と同様である。
【００５６】
周辺回路領域では、半導体基板１の主表面に溝２ｃ、２ｄが形成されている。この溝２ｃ、２ｄの内壁面上には酸化膜３が形成されている。酸化膜３上には、溝２ｃ、２ｄの内部を充填するとともに、半導体基板１の主表面上にまで延在するようにＨＤＰ−ＣＶＤ酸化膜４が形成されている。酸化膜３とＨＤＰ−ＣＶＤ酸化膜４とから分離酸化膜５ｃ、５ｄが構成される。分離酸化膜５ｃ、５ｄにより分離された素子形成領域においては、半導体基板１の主表面上にゲート絶縁膜２２ａ、２２ｂが形成されている。なお、このゲート絶縁膜２２ａ、２２ｂ下のチャネル領域を介して、図１８の紙面に垂直な方向において対向するように間隔を隔ててソース／ドレイン領域（図示せず）が形成されている。ゲート絶縁膜２２ａ、２２ｂ上にはゲート電極２３ａ、２３ｂが形成されている。
【００５７】
図１８からもわかるように、周辺回路領域における分離酸化膜５ｃ、５ｄの厚みＴ２は、メモリセル領域における分離酸化膜５ａ、５ｂの厚みＴ１よりも厚くなっている。
【００５８】
図１８に示した本発明に従った半導体装置の一例の特徴的な構成を要約すれば、半導体装置は、不揮発性半導体記憶装置であって、図１に示した半導体装置の特徴的な構成に加え、半導体基板１がメモリセル領域と周辺回路領域とを含むという特徴を有する。図１８に示した半導体装置において、メモリセル領域では、フローティングゲート電極７ａ〜７ｃ、絶縁膜としてのＯＮＯ膜８およびコントロールゲート電極９を含むフラッシュメモリのメモリセルが形成されている。周辺回路領域は、メモリセル領域以外の領域である。周辺回路領域では、半導体基板１の主表面に他の溝としての溝２ｃ、２ｄが形成されている。上記半導体装置は、溝２ｃ、２ｄの内部に形成された他の分離絶縁体としての分離酸化膜５ｃ、５ｄをさらに備えている。半導体基板１の主表面に対してほぼ垂直な方向において、周辺回路領域に配置された分離酸化膜５ｃ、５ｄの厚みＴ２は、メモリセル領域に配置された分離絶縁体としての分離酸化膜５ａ、５ｂの厚みＴ１より厚い。
【００５９】
このようにすれば、図１に示した半導体装置により得られる効果に加えて、周辺回路領域における分離酸化膜５ｃ、５ｄの接合耐圧である分離耐圧を高くすることができる。これは、分離酸化膜５ｃの厚みＴ２が厚いことにより、ゲート電極２３ａ、２３ｂ形成後の不純物注入があっても、分離酸化膜５ｃに接する半導体基板１に不純物が注入されにくくなることによる。この結果、半導体装置の信頼性を向上させることができる。
【００６０】
図１９〜図２８は、図１８に示した半導体装置の製造方法を説明するための断面模式図である。図１９〜図２８を参照して、図１８に示した半導体装置の製造方法を説明する。
【００６１】
まず、半導体基板１（図１９参照）のメモリセル領域および周辺回路領域において、半導体基板１の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜上にパターンを有するレジスト（図示せず）を形成する。このレジスト膜をマスクとしてシリコン窒化膜およびシリコン酸化膜をドライエッチングなどの異方性エッチングにより部分的に除去する。その後レジスト膜を除去する。
【００６２】
この結果、半導体基板１の主表面上に開口パターンを有するシリコン酸化膜１０（図１９参照）およびシリコン窒化膜１１（図１９参照）が形成される。このシリコン窒化膜１１およびシリコン酸化膜１０をマスクとして用いて、異方性エッチングにより半導体基板１の主表面を部分的に除去する。この結果、図１９に示すように、半導体基板１の主表面に溝２ａ〜２ｄを形成できる。このようにして、半導体基板１の主表面に２つの溝２ａ、２ｂを形成する工程と同時に、周辺回路領域において、半導体基板１の主表面に他の溝としての溝２ｃ、２ｄを形成する工程が実施される。
【００６３】
次に、図３に示した工程と同様に、溝２ａ〜２ｄの内壁面を熱酸化することにより酸化膜３（図２０参照）を形成する。このようにして、図２０に示すような構造を得る。
【００６４】
次に、図２１に示すように、酸化膜３上において溝２ａ〜２ｄの内部を充填するようにＨＤＰ−ＣＶＤ酸化膜４を形成する。ＨＤＰ−ＣＶＤ酸化膜４は、溝２ａ〜２ｄの内部からシリコン窒化膜１１の上部表面上にまで延在するように形成されている。
【００６５】
次に、ＣＭＰ法を用いて、ＨＤＰ−ＣＶＤ酸化膜４の上部表面層を除去する。このＣＭＰ工程により、図２２に示すように、シリコン窒化膜１１の上部表面が露出するとともに、ＨＤＰ−ＣＶＤ酸化膜４の上部表面１２が平坦化される。この結果、溝２ａ〜２ｄの内部にそれぞれ酸化膜３とＨＤＰ−ＣＶＤ酸化膜４とからなる分離酸化膜５ａ〜５ｄが形成される。このようにして、分離絶縁体としての分離酸化膜５ａ、５ｂを形成する工程と、溝２ｃ、２ｄの内部に、半導体基板１の主表面より上方に突出した突出部分を有する他の分離絶縁体としての分離酸化膜５ｃ、５ｄを形成する工程とが実施される。
【００６６】
次に、ウエットエッチングによりシリコン窒化膜１１（図２２参照）を除去する。そして、周辺回路領域において、シリコン酸化膜１０および分離酸化膜５ｃ、５ｄ上に保護膜としてのレジスト膜２４（図２３参照）を形成する。この状態で、図６に示した工程と同様に、メモリセル領域において分離酸化膜５ａ、５ｂの上部をウエットエッチングなどの等方性エッチングにより部分的に除去する。この結果、図２３の点線で示したような形状に分離酸化膜５ａ、５ｂの上部がエッチングされる。また、このとき素子形成領域においては、半導体基板１の主表面上に位置していたシリコン酸化膜１０が除去される。
【００６７】
このようにすれば、保護膜としてのレジスト膜２４を形成しておくことで、周辺回路領域における分離酸化膜５ｃ、５ｄがエッチングされることを防止できる。したがって、半導体基板１の主表面に対してほぼ垂直な方向において、分離酸化膜５ｃ、５ｄの厚みＴ２をメモリセル領域の分離酸化膜５ａ、５ｂの厚みＴ１より厚くすることができる。
【００６８】
次に、周辺回路領域において、レジスト膜２４（図２３参照）および半導体基板１の主表面上に位置していたシリコン酸化膜１０（図２３参照）を除去する。そして、メモリセル領域および周辺回路領域において、半導体基板１の露出した主表面上にトンネル絶縁膜６ａ〜６ｅ（図２４参照）を形成する。トンネル絶縁膜６ａ〜６ｅ上に、分離酸化膜５ａ〜５ｄを埋込むようにポリシリコン膜１４（図２４参照）を形成する。
【００６９】
その後、ＣＭＰ法を用いて、ポリシリコン膜１４の上部表面層を除去する。このため、図２４の実線で示すように、分離酸化膜５ａ〜５ｄの上部表面が露出するとともに、ポリシリコン膜１４の上部表面１６が実線で示す位置にまで後退する。この結果、分離酸化膜５ａ〜５ｄによって分離されたフローティングゲート電極７ａ〜７ｃおよび導電体層２５が形成される。フローティングゲート電極７ａ〜７ｃおよび導電体層２５の上部表面１６は上述したＣＭＰ法により平坦化された状態となっている。このようにして、図２４に示したような構造を得る。
【００７０】
次に、周辺回路領域において、分離酸化膜５ｃ、５ｄおよび導電体層２５上にレジスト膜２４（図２５参照）を形成する。この状態でウエットエッチングを用い、メモリセル領域に位置する分離酸化膜５ａ、５ｂの上部を部分的に除去する。この結果、図２５に示すように、メモリセル領域においてフローティングゲート電極７ａ〜７ｃの側面が露出する。
【００７１】
次に、周辺回路領域に形成されたレジスト膜２４（図２５参照）を除去する。そして、フローティングゲート電極７ａ〜７ｃの上部表面上および側面上、分離酸化膜５ａ、５ｂの上部表面上、周辺回路領域の分離酸化膜５ｃ、５ｄおよび導電体層２５の上部表面上にＯＮＯ膜８（図２６参照）を形成する。この結果、図２６に示すような構造を得る。
【００７２】
次に、周辺回路領域において、ＯＮＯ膜８（図２６参照）、導電体層２５（図２６参照）およびトンネル絶縁膜６ｄ、６ｅ（図２６参照）をエッチングにより除去する。このとき、メモリセル領域はレジスト膜などによって保護しておくことが好ましい。このようにして、図２７に示すように周辺回路領域において素子形成領域に位置する基板表面２６を露出させる。
【００７３】
次に、周辺回路領域において、基板表面２６（図２７参照）上にゲート絶縁膜２２ａ、２２ｂ（図２８参照）を形成する。そして、メモリセル領域および周辺回路領域の全体において、ＯＮＯ膜８（図２８参照）およびゲート絶縁膜２２ａ、２２ｂと分離酸化膜５ｃ、５ｄとの上にコントロールゲート電極９を形成する。そして、周辺回路領域において、コントロールゲート電極９上にレジストパターンを形成し、このレジストパターンをマスクとしてコントロールゲート電極９を部分的に除去することにより、図１８に示したようなゲート電極２３ａ、２３ｂを形成する。その後レジスト膜を除去する。
【００７４】
このようにして、図１８に示す半導体装置を得ることができる。
（実施の形態４）
図２９は、本発明による半導体装置の実施の形態４を示す断面模式図である。図２９を参照して、本発明による半導体装置の実施の形態４を説明する。
【００７５】
図２９に示すように、半導体装置は基本的には図１８に示した半導体装置と同様の構造を備える。ただし、図２９に示した半導体装置においては、分離酸化膜５ａ〜５ｄの両端に位置するエッジ部１７が、図９および図１０に示した半導体装置のエッジ部１７と同様に曲面状の形状を有している。
【００７６】
図２９に示した本発明に従った半導体装置の一例は、図９および図１０に示した半導体装置の特徴的な構成および図１８に示した半導体装置の特徴的な構成を有する。したがって、図２９に示した半導体装置は、図９および図１０に示した半導体装置および図２９に示した半導体装置の特徴的な構成により得られる効果と同様の効果を得ることができる。
【００７７】
図３０および図３１は、図２９に示した半導体装置の製造方法を説明するための断面模式図である。図３０および図３１を参照して、図２９に示した半導体装置の製造方法を説明する。
【００７８】
まず、半導体基板１（図３０参照）の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にポリシリコン膜（図示せず）を形成する。このポリシリコン膜上にシリコン窒化膜（図示せず）を形成する。シリコン窒化膜上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜からなる積層膜を異方性エッチングにより部分的に除去する。その後レジスト膜を除去する。この結果、半導体基板１の主表面上に、開口パターンを有するシリコン窒化膜１１（図３０参照）、ポリシリコン膜２１（図３０参照）およびシリコン酸化膜１０（図３０参照）からなる積層膜を形成できる。この積層膜をマスクとして用いて、異方性エッチングにより半導体基板１の主表面を部分的に除去する。この結果、図３０に示すように、半導体基板１の主表面に溝２ａ〜２ｄを形成することができる。このようにして、図３０に示すような構造を得る。
【００７９】
次に、半導体基板１におけるエッチングストレスの緩和を目的として、溝２ａ〜２ｄの内壁面を熱酸化することにより、酸化膜３（図３１参照）を形成する。このとき、ポリシリコン膜２１が形成されているため、溝２ａ〜２ｄの上端部に位置するエッジ部１７においては、図１２に示した工程と同様に、バーズビークが延びることによって、半導体基板１の表面の形状が曲面状となる。このようにして、図３１に示すような構造を得る。
【００８０】
そして、この後は本発明による半導体装置の実施の形態３の製造方法における図２１〜図２８に示した工程と同様の工程を実施することにより、図２９に示した半導体装置を得ることができる。
【００８１】
（実施の形態５）
図３２は、本発明による半導体装置の実施の形態５を示す断面模式図である。図３２を参照して、本発明による半導体装置の実施の形態５を説明する。
【００８２】
図３２に示すように、半導体装置は基本的には図９および図１０に示した半導体装置と同様な構造を備えるが、分離酸化膜５ａ、５ｂが形成された溝２ａ、２ｂの幅Ｗが、図９および図１０に示した半導体装置における溝２ａ、２ｂ（図９参照）の幅よりも狭くなっている点が異なる。図３２に示した半導体装置では、溝２ａ、２ｂの幅Ｗは、図３２に示した半導体装置を形成する際に用いる写真製版加工工程での最小加工寸法よりも小さくなっている。また、別の見方をすれば、図３２に示した半導体装置では、活性領域の幅Ｗａ（溝２ａ、２ｂの間の距離）に比べ、分離幅である溝２ａ、２ｂの幅Ｗが狭いため、メモリセル領域での活性領域を有効に利用できることになる。
【００８３】
また、図３２に示した半導体装置においては、エッジ部１７における曲面状部の幅Ｌが１０ｎｍ以上１００ｎｍ以下であることが好ましく、より好ましくは５０ｎｍ以上６０ｎｍ以下である。
【００８４】
図３２に示した本発明に従った半導体装置は、図９および図１０に示した半導体装置の特徴的な構成と同様の構成を備えるとともに、以下のような特徴的な構成を備える。すなわち、図３２に示した半導体装置において、フローティングゲート電極７ａ〜７ｃが延在する方向における溝２ａ、２ｂの幅Ｗは、溝２ａ、２ｂを形成するために用いられる写真製版加工工程での最小加工寸法より小さい。つまり、フローティングゲート電極７ａ〜７ｃが延在する方向における溝２ａ、２ｂの幅Ｗは、溝２ａ、２ｂの間の距離である活性領域の幅Ｗａより小さい。また、上記半導体装置における、溝２ａ、２ｂの側壁面と、半導体基板１においてフローティングゲート電極７ａ〜７ｃの下に位置する半導体基板１の主表面との間の接続部であるエッジ部１７では、半導体基板１の表面が曲面状となっている。曲面状となっている半導体基板１の表面の部分は、半導体基板１の主表面の延びる方向に沿った方向における幅Ｌが１０ｎｍ以上１００ｎｍ以下である。
【００８５】
この場合、図９および図１０に示した半導体装置により得られる効果に加えて、半導体基板１の主表面における溝２ａ、２ｂの占有面積を小さくできるので、半導体基板１の主表面の単位面積当りに形成できるフローティングゲート電極７ａ〜７ｃ、ＯＮＯ膜８およびコントロールゲート電極９を含むメモリセルの数を増やすことができる。したがって、半導体装置の集積度を向上させることができる。
【００８６】
また、溝２ａ、２ｂの幅Ｗを上述のように小さくした上で、溝２ａ、２ｂの上部に位置する上記接続部の幅（曲面状となっている半導体基板の表面の部分のである曲面状部の幅Ｌ）を上述した数値範囲としているので、溝２ａ、２ｂに隣接する部分において半導体基板１の平坦な主表面を得る事ができるとともに、溝２ａ、２ｂの側壁面と半導体基板１の主表面との接続部を十分滑らかな曲面とすることができる。
【００８７】
図３３〜図４２は、図３２に示した半導体装置の製造方法を説明するための断面模式図である。図３３〜図４２を参照して、図３２に示した半導体装置の製造方法を説明する。
【００８８】
まず、半導体基板１（図３３参照）の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にシリコン窒化膜（図示せず）を形成する。シリコン窒化膜上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン窒化膜およびシリコン酸化膜を異方性エッチングによって部分的に除去する。なお、この異方性エッチングでは、半導体基板１の主表面もある程度オーバーエッチングによって除去される。その後、レジストパターンを除去する。このようにして、開口パターンを有するシリコン窒化膜１１およびシリコン酸化膜１０からなるマスク層としての積層膜を形成する工程を実施する。この結果、図３３に示すような構造を得る。
【００８９】
次に、シリコン窒化膜１１の上部表面上から、半導体基板１の露出した主表面上にまで延在するようにＴＥＯＳ酸化膜などの酸化膜（図示せず）を形成する。その後、異方性エッチングによって酸化膜をエッチバックすることにより、図３４に示すように、シリコン窒化膜１１およびシリコン酸化膜１０の開口パターンを構成する（開口パターンに面する）側壁面上にサイドウォール酸化膜２７を形成する。このようにして、サイドウォール膜としてのサイドウォール酸化膜２７を形成する工程を実施する。
【００９０】
次に、シリコン窒化膜１１とシリコン酸化膜１０とからなる積層膜およびサイドウォール酸化膜２７をマスクとして用いて、半導体基板１の主表面を部分的に異方性エッチングにより除去する。この結果、図３５に示すように、半導体基板１の主表面に溝２ａ、２ｂを形成することができる。溝２ａ、２ｂの幅は、シリコン窒化膜１１およびシリコン酸化膜１０の開口パターンの幅（開口パターンを構成し、シリコン窒化膜１１およびシリコン酸化膜１０の対向する側壁の間の距離）よりも、サイドウォール酸化膜２７の幅だけ狭くなっている。そのため、図３５に示す構造を得るために用いた異方性エッチングのマスクとして利用するレジスト膜のパターン寸法を、写真製版加工における最小加工寸法程度としておけば、サイドウォール酸化膜２７を形成することにより、溝２ａ、２ｂの幅をこの写真製版加工の最小加工寸法よりも小さくすることができる。
【００９１】
つまり、マスク層としての積層膜の開口パターンに面する側壁上に形成されたサイドウォール酸化膜２７をマスクとして利用することで、開口パターンを形成するために用いた写真製版加工の最小加工寸法に制限されることなく、溝２ａ、２ｂの幅Ｗを決定できる。したがって、サイドウォール酸化膜２７の厚みを調整することで、積層膜およびサイドウォール酸化膜２７により被覆されていない半導体基板１の表面部分（異方性エッチングによりエッチングされる半導体基板１の表面部分）の幅を、上記最小加工寸法より小さくすることができる。この結果、溝２ａ、２ｂ（図３５参照）の幅を上記最小加工寸法より小さくできるので、半導体装置の集積度を向上させることができる。
【００９２】
次に、図３に示した工程と同様に、半導体基板１におけるエッチングストレスの緩和などを目的として、溝２ａの内壁面を熱酸化することにより酸化膜３（図３６）を形成する。このとき、サイドウォール酸化膜２７中を酸化種が拡散することにより、エッジ部１７においては溝２ａ、２ｂの底壁近傍の部分よりも半導体基板１の酸化が促進される。このため、エッジ部１７においては、半導体基板１の表面（半導体基板１と酸化膜３との界面）が曲面状となっている。
【００９３】
そして、酸化膜３（図３６参照）を形成した後、酸化膜３上に溝２ａ、２ｂの内部を充填するようにＨＤＰ−ＣＶＤ酸化膜４（図３６参照）を形成する。ＨＤＰ−ＣＶＤ酸化膜４は、溝２ａ、２ｂの内部からシリコン窒化膜１１の上部表面上にまで延在するように形成されている。このようにして、図３６に示すような構造を得る。
【００９４】
次に、ＣＭＰ法を用いて、ＨＤＰ−ＣＶＤ酸化膜４（図３６参照）の表面層を平坦化しながら除去する。この結果、図３７に示すように、シリコン窒化膜１１の上部表面が露出するとともに、分離酸化膜５ａ、５ｂの上部表面１２が平坦化された状態となる。
【００９５】
次に、熱リン酸などのエッチャントを用いたウエットエッチングにより、シリコン窒化膜１１（図３７参照）を除去する。その結果、図３８に示すような構造を得る。
【００９６】
次に、フッ酸などのエッチャントを用いた等方性エッチングにより、サイドウォール酸化膜２７および分離酸化膜５ａ、５ｂの上部を部分的に除去する。また、このとき半導体基板１の主表面上に形成されたシリコン酸化膜１０も同時に除去される。この結果、図３９に示すような構造を得る。
【００９７】
次に、分離酸化膜５ａ、５ｂによって分離された素子形成領域において、半導体基板１の主表面上にトンネル絶縁膜６ａ〜６ｃ（図４０参照）を形成する。このトンネル絶縁膜６ａ〜６ｃ上から分離酸化膜５ａ、５ｂを覆うようにポリシリコン膜１４（図４０参照）を形成する。この結果、図４０に示すような構造を得る。
【００９８】
次に、ＣＭＰ法を用いてポリシリコン膜１４（図４０参照）の表面層を部分的に除去する。この結果、図４１に示すように、分離酸化膜５ａ、５ｂの上部表面が露出するとともに、上部表面が平坦化されたフローティングゲート電極７ａ〜７ｃ（図４１参照）を形成できる。フローティングゲート電極７ａ〜７ｃは、分離酸化膜５ａ、５ｂにより分離されている。この結果、図４１に示すような構造を得る。
【００９９】
その後、図８に示した工程と同様に、ウエットエッチングにより分離酸化膜５ａ、５ｂの上部を部分的に除去する。この結果、図４２に示すように、フローティングゲート電極７ａ〜７ｃの側面が露出する。
【０１００】
この後、ＯＮＯ膜８（図３２参照）およびコントロールゲート電極９（図３２参照）を形成することにより、図３２に示したような半導体装置を得ることができる。
【０１０１】
（実施の形態６）
図４３〜図４６は、本発明による半導体装置の製造方法の実施の形態６を説明するための断面模式図である。図３４〜図４６に示した半導体装置の製造方法により、図３２に示した半導体装置と同様の構造を備える半導体装置を得ることができる。以下、図４３〜図４６を参照して、半導体装置の製造方法を説明する。
【０１０２】
まず、半導体基板１（図４３参照）の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にポリシリコン膜（図示せず）を形成する。ポリシリコン膜上にシリコン窒化膜（図示せず）を形成する。シリコン窒化膜上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜からなる積層膜を部分的にエッチングにより除去する。その後レジスト膜を除去する。この結果、図４３に示すように、半導体基板１の主表面上にパターンを有し、シリコン酸化膜１０、ポリシリコン膜２１およびシリコン窒化膜１１からなる積層膜を形成できる。
【０１０３】
その後、シリコン窒化膜１１の上部表面上から半導体基板１の主表面上にまで延在するようにＴＥＯＳ酸化膜などの酸化膜（図示せず）を形成する。この酸化膜を異方性エッチングにより部分的に除去する。この結果、図４４に示すように、シリコン窒化膜１１、ポリシリコン膜２１およびシリコン酸化膜１０の側壁面上にサイドウォール酸化膜２７を形成することができる。
【０１０４】
次に、シリコン窒化膜１１およびサイドウォール酸化膜２７をマスクとして用いて、図３５に示した工程と同様に異方性エッチングにより半導体基板１の主表面を部分的に除去する。この結果、図４５に示すように、半導体基板１の主表面に溝２ａ、２ｂを形成できる。溝２ａ、２ｂの幅は、サイドウォール酸化膜２７の幅を調整することにより任意に変更することができる。そして、実施の形態５における半導体装置の製造方法と同様に、シリコン窒化膜１１、ポリシリコン膜２１およびシリコン酸化膜１０からなる積層膜の対向する側壁面の間の距離を、写真製版加工工程における最小加工寸法と同程度としておけば、サイドウォール酸化膜２７の幅を十分大きくすることにより、溝２ａ、２ｂの幅を写真製版加工工程における最小加工寸法よりも十分小さくすることができる。
【０１０５】
その後、半導体基板１のエッチングストレスを緩和するため、溝２ａ、２ｂの内壁面を熱酸化することにより酸化膜３（図４６参照）を形成する。このとき、エッジ部１７においては、サイドウォール酸化膜２７中を酸化種が拡散することによって、他の部分よりもより半導体基板１の酸化が進む。この結果、エッジ部１７においては、酸化膜３の厚みが相対的に厚くなると共に、半導体基板１の表面形状が滑らかな曲面状となっている。その後、酸化膜３上において、溝２ａ、２ｂの内部を充填するとともにシリコン窒化膜１１の上部表面上まで延在するようにＨＤＰ−ＣＶＤ酸化膜４を形成する。この結果、図４６に示すような構造を得る。
【０１０６】
この後、図３７〜図４２に示した工程と同様の工程を実施することにより、図３２に示した半導体装置と同様の構造を備える半導体装置を得ることができる。
【０１０７】
このように、図４３〜４６に示した半導体装置の製造方法は、本発明の実施の形態２および実施の形態５における半導体装置の製造方法の特徴的な構成を有する。そのため、上記実施の形態２および実施の形態５における半導体装置の製造方法と同様の効果を得る事ができる。
【０１０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０９】
【発明の効果】
本発明によれば、浮遊電極の平坦な上部表面上に絶縁膜を形成できるので、浮遊電極の上部表面に凹凸があることに起因して絶縁膜の厚みや特性が局所的に変化することを抑制できる。このため、制御電極と浮遊電極との間で、絶縁膜の厚みなどの変化に起因して局所的な電界集中が起きることを抑制できる。また、分離絶縁体上にまで浮遊電極は延在するように形成されているので、制御電極と対向する浮遊電極の表面積を大きくできる。さらに浮遊電極の上部表面上から側面上にまで絶縁膜を介して制御電極が配置されているので、制御電極と浮遊電極との間の容量の値を大きくすることができる。このため、制御電極と浮遊電極との間の容量に比例するカップリング比を大きくすることができる。さらに、分離絶縁体の上部表面の端部の形状を半導体基板側（下側）に凸の曲面状とするので、浮遊電極の下部に頂角が鋭角となる突出部が形成されることを防止できる。このため、浮遊電極下に位置するトンネル絶縁膜の絶縁性を向上させることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３】図１に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図４】図１に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図５】図１に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６】図１に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図７】図１に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図８】図１に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図９】本発明による半導体装置の実施の形態２を示す断面模式図である。
【図１０】図９に示した半導体装置の部分拡大断面模式図である。
【図１１】図９および図１０に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１２】図９および図１０に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１３】図９および図１０に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図１４】図９および図１０に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図１５】図９および図１０に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図１６】図９および図１０に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図１７】図９および図１０に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図１８】本発明による半導体装置の実施の形態３を示す断面模式図である。
【図１９】図１８に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２０】図１８に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２１】図１８に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図２２】図１８に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図２３】図１８に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図２４】図１８に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図２５】図１８に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図２６】図１８に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図２７】図１８に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図２８】図１８に示した半導体装置の製造方法の第１０工程を説明するための断面模式図である。
【図２９】本発明による半導体装置の実施の形態４を示す断面模式図である。
【図３０】図２９に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３１】図２９に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３２】本発明による半導体装置の実施の形態５を示す断面模式図である。
【図３３】図３２に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３４】図３２に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３５】図３２に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図３６】図３２に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図３７】図３２に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図３８】図３２に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図３９】図３２に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図４０】図３２に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図４１】図３２に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図４２】図３２に示した半導体装置の製造方法の第１０工程を説明するための断面模式図である。
【図４３】本発明による半導体装置の製造方法の実施の形態６の第１工程を説明するための断面模式図である。
【図４４】本発明による半導体装置の製造方法の実施の形態６の第２工程を説明するための断面模式図である。
【図４５】本発明による半導体装置の製造方法の実施の形態６の第３工程を説明するための断面模式図である。
【図４６】本発明による半導体装置の製造方法の実施の形態６の第４工程を説明するための断面模式図である。
【図４７】図１に示した半導体装置の効果を説明するための参考図である。
【図４８】図１に示した半導体装置の効果を説明するための参考図である。
【図４９】図１に示した半導体装置の効果を説明するための参考図である。
【符号の説明】
１ 半導体基板、２ａ〜２ｄ 溝、３ 酸化膜、４ ＨＤＰ−ＣＶＤ酸化膜、５ａ〜５ｄ 分離酸化膜、６ａ〜６ｅ トンネル絶縁膜、７ａ〜７ｃ フローティングゲート電極、８ ＯＮＯ膜、９ コントロールゲート電極、１０ シリコン酸化膜、１１ シリコン窒化膜、１２，１６ 上部表面、１４，２１ ポリシリコン膜、１５ 矢印、１７ エッジ部、１８ 平坦部、１９ 曲面部、２０ 直線状部、２２ａ，２２ｂ ゲート絶縁膜、２３ａ，２３ｂ ゲート電極、２４レジスト膜、２５ 導電体層、２６ 基板表面、２７ サイドウォール酸化膜、３０，３３ 領域、３１，４１ 角部、３２，４０ 接続部、３４ 突出部。
【発明の属する技術分野】
この発明は、不揮発性半導体記憶装置およびその製造方法に関し、より特定的には、電気的特性を向上させることが可能な不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
従来、半導体装置の一例として不揮発性半導体記憶装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１の図３に開示された不揮発性半導体記憶装置では、半導体基板の主表面に、所定の間隔を隔てて形成された素子分離用トレンチの内部に、ＣＶＤ酸化膜からなる分離酸化膜が形成されている。この分離酸化膜の間には、半導体基板の主表面上にトンネル酸化膜を介して浮遊ゲート電極が形成されている。浮遊ゲート電極上には、ＯＮＯ膜を介して制御ゲート電極が形成されている。
【０００４】
【特許文献１】
特開平８−６４７００号公報（第３図〜第６図）
【０００５】
【発明が解決しようとする課題】
しかし、上述した従来の不揮発性半導体記憶装置では、浮遊ゲート電極の上部表面に、浮遊ゲート電極の下地の構造を反映した凹凸部が存在している。そのため、浮遊ゲート電極の凸部（たとえば浮遊ゲート電極の端部など）において、ＯＮＯ膜の膜厚や膜質が他の部分と異なる、あるいは浮遊ゲート電極の凸部において電界集中が発生することがある。このような場合、不揮発性半導体記憶装置の電気的特性が劣化することになっていた。
【０００６】
この発明は、上記のような課題を解決するために成されたものであり、この発明の目的は、優れた電気的特性を有する不揮発性半導体記憶装置およびその製造方法を提供することである。
【０００７】
【課題を解決するための手段】
この発明に従った不揮発性半導体記憶装置は、半導体基板と、分離絶縁体と、浮遊電極と、絶縁膜と、制御電極とを備える。半導体基板は、主表面において間隔を隔てて配置された２つの溝を有する。分離絶縁体は、溝の内部を充填するように形成されている。分離絶縁体における上部表面の端部の形状は、半導体基板側（下側）に凸となっている曲面状である。浮遊電極は、２つの溝の間に位置する半導体基板の主表面上から、２つの分離絶縁体上にまで延在する。浮遊電極は平坦な上部表面を有する。絶縁膜は、浮遊電極の上部表面上から、分離絶縁体上に位置する浮遊電極の側面上にまで延在するように形成されている。制御電極は、浮遊電極の上部表面上から浮遊電極の側面上にまで延在するように、絶縁膜上に形成されている。
【０００８】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
【０００９】
（実施の形態１）
図１は、本発明による半導体装置の実施の形態１を示す断面模式図である。図１を参照して、本発明による半導体装置の実施の形態１を説明する。
【００１０】
図１に示すように、本発明による半導体装置は半導体記憶装置であって、半導体基板１の主表面において、分離酸化膜により囲まれた素子形成領域を有する。半導体装置は、この素子形成領域において、間隔を隔てて形成された導電性不純物拡散領域（図示せず）と、この導電性不純物拡散領域の間に位置する領域において、半導体基板１の主表面上に形成されたトンネル絶縁膜６ａ〜６ｃと、トンネル絶縁膜上に形成されたフローティングゲート電極７ａ〜７ｃと、フローティングゲート電極７ａ〜７ｃ上に形成されたＯＮＯ膜８と、ＯＮＯ膜８上に形成されたコントロールゲート電極９とを備える。図１に示した半導体装置は、いわゆるフラッシュメモリである。
【００１１】
より具体的には、図１に示すように、半導体基板１の主表面には、素子形成領域を囲むように溝２ａ、２ｂが形成されている。溝２ａ、２ｂの内壁面上には酸化膜３が形成されている。酸化膜３上には、溝２ａ、２ｂの内部を充填するように、ＨＤＰ−ＣＶＤ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ − ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）酸化膜４が形成されている。酸化膜３とＨＤＰ−ＣＶＤ酸化膜４とから分離酸化膜５ａ、５ｂが構成される。分離酸化膜５ａ、５ｂの上部表面の端部３３の形状は、下に凸（半導体基板１側に凸）の曲面状となっている。
【００１２】
半導体基板１の主表面における素子形成領域では、半導体基板１の主表面上にトンネル絶縁膜６ａ〜６ｃが形成されている。トンネル絶縁膜６ａ〜６ｃ上から、分離酸化膜５ａ、５ｂの端部上にまで延在するように導電体からなるフローティングゲート電極７ａ〜７ｃが形成されている。フローティングゲート電極７ａ〜７ｃ上には絶縁膜であるＯＮＯ膜８が形成されている。ＯＮＯ膜８は、フローティングゲート電極７ａ〜７ｃ側から酸化膜、窒化膜、酸化膜という３層の絶縁膜からなる積層膜である。ＯＮＯ膜８は、フローティングゲート電極７ａ〜７ｃの上部表面上から側面上にまで延在する。また、ＯＮＯ膜８は、フローティングゲート電極７ａ〜７ｃの側面上から分離酸化膜５ａ、５ｂの上部表面の一部分上にまで延在するように形成されている。
【００１３】
フローティングゲート電極７ａ〜７ｃの上部表面は、半導体基板１の主表面とほぼ平行な方向に延びるように平坦化されている。フローティングゲート電極７ａ〜７ｃの上部表面の端部に位置する角部３１は、その頂角がほぼ９０°となっている。そして、ＯＮＯ膜８上には、コントロールゲート電極９が形成されている。コントロールゲート電極９は、フローティングゲート電極７ａ〜７ｃの上部表面上から、フローティングゲート電極７ａ〜７ｃの側面上に位置する部分にまで延在するように形成されている。なお、分離酸化膜５ａ、５ｂの幅Ｌ１はたとえば２００ｎｍとしてもよく、この分離酸化膜５ａ、５ｂの間に位置する素子形成領域の幅Ｌ２はたとえば１００ｎｍとしてもよい。
【００１４】
上述した本発明に従った半導体装置の一例の特徴的な構成を要約すれば、図１に示した半導体装置は、不揮発性半導体記憶装置であって、半導体基板１と、分離絶縁体としての分離酸化膜５ａ、５ｂと、浮遊電極としてのフローティングゲート電極７ａ〜７ｃと、絶縁膜としてのＯＮＯ膜８と、制御電極としてのコントロールゲート電極９とを備える。半導体基板１は、主表面において間隔を隔てて配置された２つの溝２ａ、２ｂを有する。分離絶縁膜５ａ、５ｂは、溝２ａ、２ｂの内部を充填するように形成されている。分離絶縁膜５ａ、５ｂの上部表面の端部の領域３３の形状は、半導体基板１側（下側）に凸となっている曲面状である。フローティングゲート電極７ｂは、２つの溝２ａ、２ｂの間に位置する半導体基板１の主表面上から、２つの分離酸化膜５ａ、５ｂ上にまで延在する。フローティングゲート電極７ａ〜７ｃは平坦な上部表面を有する。ＯＮＯ膜８は、フローティングゲート電極７ａ〜７ｃの上部表面上から、分離酸化膜５ａ、５ｂ上に位置するフローティングゲート電極７ａ〜７ｃの側面上にまで延在するように形成されている。コントロールゲート電極９は、フローティングゲート電極７ａ〜７ｃの上部表面上からフローティングゲート電極７ａ〜７ｃの側面上にまで延在するように、ＯＮＯ膜８上に形成されている。
【００１５】
このようにすれば、フローティングゲート電極７ａ〜７ｃの平坦な上部表面上にＯＮＯ膜８を形成できるので、フローティングゲート電極７ａ〜７ｃの上部表面に凹凸があることに起因して絶縁膜としてのＯＮＯ膜８の厚みや特性が局所的に変化することを抑制できる。このため、例えば図１に示す領域３０に対応する部分で従来問題となっていた、コントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間で、ＯＮＯ膜８の厚みなどの変化に起因して局所的な電界集中が起きることを抑制できる。そのため、上述した電界集中に起因して半導体装置の電気的特性が劣化することを抑制できる。この結果、高い信頼性を有し、長寿命な半導体装置を実現できる。
【００１６】
また、分離酸化膜５ａ、５ｂ上にまでフローティングゲート電極７ａ〜７ｃが延在するように形成されているので、コントロールゲート電極９と対向するフローティングゲート電極７ａ〜７ｃの表面積を大きくできる。さらにフローティングゲート電極７ａ〜７ｃの上部表面上から側面上にまでＯＮＯ膜８を介してコントロールゲート電極制御電極が配置されているので、コントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間の容量（Ｃ１）の値を大きくすることができる。このため、コントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間の容量（Ｃ１）に比例するカップリング比（α）を大きくすることができる。
【００１７】
ここで、カップリング比（α）は、フローティングゲート電極７ａ〜７ｃと半導体基板１との間の容量（Ｃ２）と上述したコントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間の容量（Ｃ１）とを用いて、α＝Ｃ１／（Ｃ１＋Ｃ２）と表される。このカップリング比（α）を大きくすれば、コントロールゲート電極９に印加する信号の電圧を低減することができる。したがって、本発明による半導体装置では、コントロールゲート電極９に印加する信号の電圧を低減できる。
【００１８】
また、図１に示した半導体装置において、溝２ａ、２ｂの側壁面と、半導体基板１においてフローティングゲート電極７ａ〜７ｃの下に位置する半導体基板１の主表面との間の接続部３２では、半導体基板１の表面が曲面状となっていてもよい。このような接続部３２の効果を、図４７および図４８を参照しながら説明する。図４７および図４８は、図１に示した半導体装置の効果を説明するための参考図である。
【００１９】
図４７に示すように、半導体基板１においてフローティングゲート電極７ｂの下に位置する半導体基板１の主表面と溝２ａの側壁面との間の接続部４０に角部４１が存在する場合（接続部４０が曲面状でない場合）、この接続部４０においてフローティングゲート電極７ｂと半導体基板１との間の絶縁性が低下する。これは、角部４１において電界集中が発生するためである。しかし、図４８に示すように、接続部３２において半導体基板１の表面が曲面状となっていれば（つまり、図１に示した半導体装置のようになっていれば）、この接続部３２において電界集中が発生する危険性を低減できる。つまり、フローティングゲート電極７ｂと半導体基板１との間の絶縁性を向上させることができる。
【００２０】
また、図４９に示すように、本発明による半導体装置では、分離酸化膜５ａの上部表面の端部の領域３３の形状が、半導体基板１側（下側）に凸となった曲面状である。ここで、図４９は、図１に示した半導体装置の効果を説明するための参考図であって、図１の部分拡大模式図である。
【００２１】
図４９に示すように、本発明による半導体装置では、分離酸化膜５ａの上部表面の端部の領域３３が下に凸の曲面状となっているので、分離酸化膜５ａを構成するＨＤＰ−ＣＶＤ酸化膜４の上部表面とトンネル絶縁膜６ｂの上部表面との成す角度α２が、図４８に示した半導体装置におけるＨＤＰ−ＣＶＤ酸化膜４の上部表面とトンネル絶縁膜６ｂの上部表面との成す角度α１より大きくなっている。なお、図４８に示した半導体装置では、ＨＤＰ−ＣＶＤ酸化膜４の上部表面の端部の領域３３の断面形状がほぼ直線状になっている。つまり、図４９に示すように、分離酸化膜５ａの上部表面の領域３３が下に凸の曲面状となることにより、ＨＤＰ−ＣＶＤ酸化膜４の上部表面とトンネル絶縁膜６ｂの上部表面との成す角度α２を大きくできる。このため、接続部３２近傍に位置するフローティングゲート電極７ｂの下部における突出部３４の頂角（角度α２）を鈍角とすることができる。この結果、フローティングゲート電極７ａ〜７ｃの下部表面において、上記接続部３２近傍に位置する部分の突出部３４の頂角が鋭角となることを防止できる。そのため、この頂角が鋭角となった突出部３４において電界集中が発生することを抑制できる（つまり、トンネル絶縁膜６ｂの絶縁性を向上させることができる）。したがって、この電界集中に起因する半導体装置の信頼性の低下や短寿命化を抑制できる。
【００２２】
次に、図１に示した半導体装置（不揮発性半導体記憶装置）の製造方法を、図２〜図８を参照して説明する。図２〜図８は、図１に示した半導体装置の製造方法を説明するための断面模式図である。
【００２３】
まず、半導体基板１の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜およびシリコン酸化膜上に写真製版加工プロセスを利用してパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして、エッチングによりシリコン窒化膜およびシリコン酸化膜を部分的に除去する。その後レジストパターンを除去する。このようにして、半導体基板１の主表面上に、パターンを有するシリコン酸化膜１０（図２参照）およびシリコン窒化膜１１（図２参照）を形成する。このシリコン酸化膜１０およびシリコン窒化膜１１をマスクとして用いて、ドライエッチングにより半導体基板１を部分的に除去する。なお、ここではドライエッチング以外の他の異方性エッチングを用いてもよい。このようにして、半導体基板１の主表面に間隔を隔てて２つの溝２ａ、２ｂを形成する工程を実施する。この結果、図２に示すように、半導体基板１の主表面に溝２ａ、２ｂ（図２参照）を形成することができる。
【００２４】
次に、半導体基板１の主表面における溝２ａ、２ｂの内壁面を熱酸化することにより酸化膜３（図３参照）を形成する。このようにして、図３に示すような構造を得る。なお、この酸化膜３は、半導体基板１におけるエッチングストレスの緩和を目的として形成される。
【００２５】
次に、図４に示すように、酸化膜３上において溝２ａ、２ｂの内部を充填するようにＨＤＰ−ＣＶＤ酸化膜４を形成する。このＨＤＰ−ＣＶＤ酸化膜４は、溝２ａ、２ｂの内部を充填するとともにシリコン窒化膜１１の上部表面上にまで延在するように形成される。
【００２６】
次に、ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、シリコン窒化膜１１の上部表面上に位置するＨＤＰ−ＣＶＤ酸化膜４の部分を除去するとともに、ＨＤＰ−ＣＶＤ酸化膜４の上部表面１２（図５参照）を平坦化する。なお、ＣＭＰ法に代えて、他の平坦化プロセスを用いてもよい。この結果、ＨＤＰ−ＣＶＤ酸化膜４および酸化膜３からなる分離酸化膜５ａ、５ｂ（図５参照）を得ることができる。このように、溝２ａ、２ｂの内部に、半導体基板１の主表面より上方に突出した突出部分を有する分離絶縁体としての分離酸化膜５ａ、５ｂを形成する工程を実施することにより、図５に示すような構造を得る。
【００２７】
次に、ウエットエッチングによりシリコン窒化膜１１（図５参照）を除去する。ここで、ウエットエッチングのエッチャント（エッチング液）としては熱リン酸などを用いることができる。その後、エッチャントとしてフッ酸などを用いた等方性エッチングにより、図６に示すようにＨＤＰ−ＣＶＤ酸化膜４の上部および半導体基板１の主表面上に形成されていた酸化膜３（図５参照）を除去する。この結果、図６の点線で示したように、分離酸化膜５ａ、５ｂの上部が部分的に除去される。この等方性エッチングにより、分離酸化膜５ａ、５ｂの上部の中央部が半導体基板１の主表面上に突出した状態となる。また、この等方性エッチングにより、半導体基板１の素子形成領域における主表面は露出した状態となる。このようにして、分離酸化膜５ａ、５ｂの上部である突出部分を等方性エッチングにより部分的に除去することにより、突出部分の幅を溝２ａ、２ｂの幅より小さくする工程を実施する。
【００２８】
次に、半導体基板１の素子形成領域における主表面上にトンネル絶縁膜６ａ〜６ｃ（図７参照）を形成する。そして、トンネル絶縁膜６ａ〜６ｃ上から分離酸化膜５ａ、５ｂ上にまで延在するように、導電体膜であるポリシリコン膜１４（図７参照）を形成する。このようにして、分離酸化膜５ａ、５ｂの突出部分の幅を溝２ａ、２ｂの幅より小さくする工程の後、半導体基板１の主表面において２つの分離酸化膜５ａ、５ｂの間に位置する領域上から、分離酸化膜５ａ、５ｂ上にまで延在するように導電体膜であるポリシリコン膜１４を形成する工程を実施する。
【００２９】
そして、このポリシリコン膜１４の上部表面層をＣＭＰ法などの平坦化プロセスにより部分的に除去する。この結果、図７に示すように、分離酸化膜５ａ、５ｂの上部表面が露出するまでポリシリコン膜１４の上部表面１６が矢印１５で示すように後退する。これにより、分離酸化膜５ａ、５ｂに分離されたフローティングゲート電極７ａ〜７ｃを得ることができる。このようにして、導電体膜としてのポリシリコン膜１４の上部表面層を、分離酸化膜５ａ、５ｂの上部が露出するまで除去することにより、ポリシリコン膜１４からなり、平坦な上部表面を有するとともに、分離酸化膜５ａ、５ｂの間に位置するフローティングゲート電極７ｂを形成する工程を実施する。なお、ポリシリコン膜１４に代えてアモルファスシリコン膜を形成してもよい。
【００３０】
そして、フローティングゲート電極７ａ〜７ｃの間に位置する分離酸化膜５ａ、５ｂの上部を等方性エッチングにより除去する。この等方性エッチングにおいて用いるエッチャントとしてはたとえばフッ酸などを用いることができる。この結果、図８に示すように、フローティングゲート電極７ａ〜７ｃの側面を露出させることができる。このようにして、フローティングゲート電極７ａ〜７ｃに隣接する分離酸化膜５ａ、５ｂの上部をエッチングにより除去することにより、フローティングゲート電極７ａ〜７ｃの側面を露出させる工程を実施する。
【００３１】
この後、フローティングゲート電極７ａ〜７ｃの上部表面および側面上から分離酸化膜５ａ、５ｂの上部表面上にまで延在するＯＮＯ膜８（図１参照）を形成する。さらに、このＯＮＯ膜８上にコントロールゲート電極９（図１参照）を形成する。この結果、図１に示すような構造の半導体装置としてのフラッシュメモリを得ることができる。
【００３２】
図２〜図８に示した半導体装置の製造方法によれば、写真製版加工を用いずに、分離酸化膜５ａ、５ｂの間にフローティングゲート電極７ａ〜７ｃを自己整合的に形成できる。したがって、写真製版加工におけるマスクアライメントずれなどに起因して、フローティングゲート電極７ａ〜７ｃを設計位置に正確に形成できないといった問題の発生を抑制できる。また、平坦な上部表面を有するフローティングゲート電極７ａ〜７ｃを容易に形成できる。
【００３３】
また、分離酸化膜５ａ、５ｂの突出部分の幅を溝２ａ、２ｂの幅より小さくすることにより、分離酸化膜５ａ、５ｂの間に位置するフローティングゲート電極７ａ〜７ｃの端部を分離酸化膜５ａ、５ｂ上に乗り上げた状態にすることができる。このため、フローティングゲート電極７ａ〜７ｃの幅を溝２ａ、２ｂの間の幅より容易に広げることができる。さらに、図８に示すように分離酸化膜５ａ、５ｂの上部を除去することによりフローティングゲート電極７ａ〜７ｃの側面を露出させている。このため、フローティングゲート電極７ａ〜７ｃの上部表面上から側面上にまで延在するようにＯＮＯ膜８を介してコントロールゲート電極９を配置できる。したがって、コントロールゲート電極９とフローティングゲート電極７ａ〜７ｃとの間の容量（Ｃ１）の値を大きくできる。この結果、カップリング比（α）を大きくすることができるので、フラッシュメモリの動作特性を向上させることができる。
【００３４】
（実施の形態２）
図９は、本発明による半導体装置の実施の形態２を示す断面模式図である。図９は図１に対応する。図１０は、図９に示した半導体装置の部分拡大断面模式図である。図９および図１０を参照して、本発明による半導体装置の実施の形態２を説明する。
【００３５】
図９および図１０に示した半導体装置は、基本的には図１に示した半導体装置と同様の構造を備えるが、分離酸化膜５ａ、５ｂと半導体基板１の素子形成領域との境界部の形状、すなわち溝２ａ、２ｂの上部（エッジ部１７）の形状が異なる。このエッジ部１７の形状を、図１０を用いてより詳しく説明する。
【００３６】
図１０に示すように、分離酸化膜５ａの端部であるエッジ部１７は、半導体基板１の主表面を構成する平坦部１８と、溝２ａの側面を構成する直線状部２０との間を曲面状につなぐ曲面部１９により構成されている。なお、直線状部２０は、半導体基板１の主表面に対してほぼ垂直な方向における溝２ａの断面において、溝２ａの側壁のうち断面の形状がほぼ直線状となっている部分である。曲面部１９の幅Ｌは、５ｎｍ以上４０ｎｍ以下、より好ましくは１０ｎｍ以上３０ｎｍ以下である。
【００３７】
図９および図１０に示した本発明に従った半導体装置の一例の特徴的な構成を要約すれば、半導体装置は不揮発性半導体記憶装置であって、図１に示した半導体装置の特徴的な構成に加え、溝２ａ、２ｂの側壁面と、半導体基板１においてフローティングゲート電極７ａ〜７ｃの下に位置する半導体基板１の主表面との間の接続部３２において、半導体基板１の表面がより曲率の大きな曲面状となっているという特徴を有する。
【００３８】
このようにすれば、図１に示した半導体装置によって得られる効果に加え、フローティングゲート電極７ａ〜７ｃの下部表面において、上記接続部３２上に位置する部分の突出部３４の頂角βが鋭角となることをより確実に防止できるので、この突出部３４において電界集中が発生することを抑制できる。したがって、電界集中に起因する半導体装置の信頼性の低下や短寿命化をより確実に抑制できる。
【００３９】
また、図９および図１０に示した半導体装置において、すでに述べたように曲面状となっている半導体基板１の表面の部分である曲面部１９は、半導体基板１の主表面の延びる方向に沿った方向における幅Ｌが５ｎｍ以上４０ｎｍ以下である。
【００４０】
このように、曲面部１９の幅Ｌの値を上述のような数値範囲の値とすれば、溝２ａ、２ｂに隣接する部分において半導体基板１の平坦な主表面を得る事ができるとともに、溝２ａ、２ｂの側壁面と半導体基板１の主表面との接続部３４を十分滑らかな曲面とすることができる。
【００４１】
図１１〜図１７は、図９および図１０に示した半導体装置（不揮発性半導体記憶装置）の製造方法を説明するための断面模式図である。図１１〜図１７を参照して、図９および図１０に示した半導体装置の製造方法を説明する。
【００４２】
まず、半導体基板１（図１１参照）の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にポリシリコン膜（図示せず）を形成する。ポリシリコン膜の厚みとしては、たとえば４０ｎｍ以下とすることができる。また、ポリシリコン膜の厚みは、好ましくは１０ｎｍ以上３０ｎｍ以下、より好ましくは１５ｎｍ以上２５ｎｍ以下である。このポリシリコン膜上にシリコン窒化膜（図示せず）を形成する。なお、上述したポリシリコン膜に代えて、アモルファスシリコン膜を形成してもよい。
【００４３】
このシリコン窒化膜上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜を部分的に除去する。その後レジスト膜を除去する。この結果、半導体基板１の主表面上に開口パターンを有するシリコン酸化膜１０、ポリシリコン膜２１およびシリコン窒化膜１１からなるマスク層としての積層膜（図１１参照）が形成される。このようにして、半導体基板１の主表面上に、バッファ導電体膜層としてのポリシリコン膜２１を含む積層膜からなり、２つの溝２ａ、２ｂが形成されるべき領域上に位置する開口パターンを有するマスク層を形成する工程が実施される。マスク層としての積層膜においては、バッファ導電体膜層としてのポリシリコン膜２１の一部が開口パターンに面する側面に露出している。
【００４４】
この積層膜をマスクとして用いて、異方性エッチングにより半導体基板１の主表面を部分的に除去する。この結果、半導体基板１の主表面に２つの溝としての溝２ａ、２ｂ（図１１参照）が形成される。このようにして、図１１に示した構造を得る。
【００４５】
次に、図３に示した工程と同様に、溝２ａ、２ｂの内壁面を熱酸化することにより第１の酸化膜としての酸化膜３（図１２参照）を形成する。また、第１の酸化膜を形成する工程としての熱酸化工程においては、溝２ａ、２ｂに面するポリシリコン膜２１（図１１参照）の端部も同様に酸化される。この結果、図１２に示すように、溝２ａ、２ｂの上部に位置するエッジ部１７においては、半導体基板１とシリコン窒化膜１１との界面領域に、溝２ａ、２ｂに面する端部から内側へシリコン酸化膜が延びて、いわゆるバーズビークが形成される。このバーズビークの形成に起因して、酸化膜３と接する半導体基板１の表面には、その形状が曲面状となった部分であるエッジ部１７が形成される。
【００４６】
次に、図４に示した工程と同様に、溝２ａ、２ｂの内部を充填するように、酸化膜３上に第２の酸化膜としてのＨＤＰ−ＣＶＤ酸化膜４（図１３参照）を形成する。ＨＤＰ−ＣＶＤ酸化膜４は、溝２ａ、２ｂの内部を充填するとともにシリコン窒化膜１１の上部表面上にまで延在するように形成される。この結果、図１３に示すような構造を得る。
【００４７】
次に、図５に示した工程と同様に、ＣＭＰ法などを用いて、ＨＤＰ−ＣＶＤ酸化膜４（図１３参照）の上部表面層を除去する。この結果、シリコン窒化膜１１の上部表面上に位置するＨＤＰ−ＣＶＤ酸化膜４の部分が除去されるとともに、ＨＤＰ−ＣＶＤ酸化膜４の上部表面１２（図１４参照）が平坦化される。このようにして、図１４に示した構造を得る。
【００４８】
次に、ウエットエッチングによりシリコン窒化膜１１（図１４参照）および残存するポリシリコン膜２１（図１１参照）を除去する。そして、フッ酸などのエッチャントを用いて、分離酸化膜５ａ、５ｂの上部を等方的にエッチングにより除去する。この結果、図１５に示すように、分離酸化膜５ａ、５ｂはエッチング前の点線で示した形状から、矢印で示すように表面層が除去される。そして、分離酸化膜５ａ、５ｂは、エッチング後には実線で示したような形状となる。また、半導体基板１の主表面上に形成されていたシリコン酸化膜１０（図１１参照）もエッチングにより除去される。このようにして、分離酸化膜５ａ、５ｂの上部である突出部分の幅を溝２ａ、２ｂの幅より小さくする工程を実施するとともに、マスク層としての積層膜（半導体基板１の主表面上に形成されていたシリコン酸化膜１０を含む積層膜）を除去する工程を実施する。この結果、図１５に示したような構造を得る。
【００４９】
このとき、溝２ａ、２ｂの上部のエッジ部１７においては、図１２に示した工程において示したように、半導体基板１の表面形状が、バーズビークに起因する曲面状の形状となっている。このため、後述するように半導体装置におけるエッジ部１７での電荷集中が抑制される。また、図１５に示した等方性エッチングにおいて、エッチング後のエッジ部１７の形状が安定する。具体的には、図１５で示した等方性エッチングの際、エッチングにより除去される分離酸化膜５ａ、５ｂの表面層の厚みがエッチング条件などにより変動しても、エッジ部１７が曲面状となっているので、半導体基板１の深さ方向における分離酸化膜５ａ、５ｂの端部の位置（エッジ部１７での半導体基板１の主表面と分離酸化膜５ａ、５ｂの上部表面との接触部の位置）の変動量を比較的小さくできる。
【００５０】
次に、図７に示した工程と同様に、半導体基板１の主表面の活性領域において半導体基板１の主表面上にシリコン酸化膜からなるトンネル絶縁膜６ａ〜６ｃ（図１６参照）を形成する。そして、トンネル絶縁膜６ａ〜６ｃ上に、分離酸化膜５ａ、５ｂを埋込むように、導電体であるポリシリコン膜１４（図１６参照）を形成する。このポリシリコン膜１４の上部表面層をＣＭＰ法などを用いて除去する。この結果、図１６の矢印に示したように、ポリシリコン膜１４の上部表面１６が実線で示した位置まで後退する。
【００５１】
また、このとき、分離酸化膜５ａ、５ｂの上部表面は露出した状態となっている。このため、ポリシリコン膜１４は分離酸化膜５ａ、５ｂによって分離される。この結果、ポリシリコン膜１４からフローティングゲート電極７ａ〜７ｃが形成される。このようにして、図１６に示すような構造を得る。
【００５２】
次に、図８に示した工程と同様に、ウエットエッチングなどの等方性エッチングによって分離酸化膜５ａ、５ｂの上部を除去する。この結果、フローティングゲート電極７ａ〜７ｃの側面が露出する。このようにして、図１７に示すような構造を得る。
【００５３】
この後、ＯＮＯ膜８（図９参照）およびコントロールゲート電極９（図９参照）を形成することにより、図９および図１０に示した半導体装置を得ることができる。
【００５４】
（実施の形態３）
図１８は、本発明による半導体装置の実施の形態３を示す断面模式図である。図１８を参照して、本発明による半導体装置の実施の形態３を説明する。
【００５５】
図１８に示すように、半導体装置は不揮発性半導体記憶装置であって、フローティングゲート電極７ａ〜７ｃおよびコントロールゲート電極９などが形成されたメモリセル領域と、ゲート電極２３ａ、２３ｂ、ゲート絶縁膜２２ａ、２２ｂおよびソース／ドレイン領域（図示せず）からなる電界効果トランジスタが形成された周辺回路領域とを備える。メモリセル領域の構造は、図１に示した本発明による半導体装置の実施の形態１と同様である。
【００５６】
周辺回路領域では、半導体基板１の主表面に溝２ｃ、２ｄが形成されている。この溝２ｃ、２ｄの内壁面上には酸化膜３が形成されている。酸化膜３上には、溝２ｃ、２ｄの内部を充填するとともに、半導体基板１の主表面上にまで延在するようにＨＤＰ−ＣＶＤ酸化膜４が形成されている。酸化膜３とＨＤＰ−ＣＶＤ酸化膜４とから分離酸化膜５ｃ、５ｄが構成される。分離酸化膜５ｃ、５ｄにより分離された素子形成領域においては、半導体基板１の主表面上にゲート絶縁膜２２ａ、２２ｂが形成されている。なお、このゲート絶縁膜２２ａ、２２ｂ下のチャネル領域を介して、図１８の紙面に垂直な方向において対向するように間隔を隔ててソース／ドレイン領域（図示せず）が形成されている。ゲート絶縁膜２２ａ、２２ｂ上にはゲート電極２３ａ、２３ｂが形成されている。
【００５７】
図１８からもわかるように、周辺回路領域における分離酸化膜５ｃ、５ｄの厚みＴ２は、メモリセル領域における分離酸化膜５ａ、５ｂの厚みＴ１よりも厚くなっている。
【００５８】
図１８に示した本発明に従った半導体装置の一例の特徴的な構成を要約すれば、半導体装置は、不揮発性半導体記憶装置であって、図１に示した半導体装置の特徴的な構成に加え、半導体基板１がメモリセル領域と周辺回路領域とを含むという特徴を有する。図１８に示した半導体装置において、メモリセル領域では、フローティングゲート電極７ａ〜７ｃ、絶縁膜としてのＯＮＯ膜８およびコントロールゲート電極９を含むフラッシュメモリのメモリセルが形成されている。周辺回路領域は、メモリセル領域以外の領域である。周辺回路領域では、半導体基板１の主表面に他の溝としての溝２ｃ、２ｄが形成されている。上記半導体装置は、溝２ｃ、２ｄの内部に形成された他の分離絶縁体としての分離酸化膜５ｃ、５ｄをさらに備えている。半導体基板１の主表面に対してほぼ垂直な方向において、周辺回路領域に配置された分離酸化膜５ｃ、５ｄの厚みＴ２は、メモリセル領域に配置された分離絶縁体としての分離酸化膜５ａ、５ｂの厚みＴ１より厚い。
【００５９】
このようにすれば、図１に示した半導体装置により得られる効果に加えて、周辺回路領域における分離酸化膜５ｃ、５ｄの接合耐圧である分離耐圧を高くすることができる。これは、分離酸化膜５ｃの厚みＴ２が厚いことにより、ゲート電極２３ａ、２３ｂ形成後の不純物注入があっても、分離酸化膜５ｃに接する半導体基板１に不純物が注入されにくくなることによる。この結果、半導体装置の信頼性を向上させることができる。
【００６０】
図１９〜図２８は、図１８に示した半導体装置の製造方法を説明するための断面模式図である。図１９〜図２８を参照して、図１８に示した半導体装置の製造方法を説明する。
【００６１】
まず、半導体基板１（図１９参照）のメモリセル領域および周辺回路領域において、半導体基板１の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にシリコン窒化膜（図示せず）を形成する。このシリコン窒化膜上にパターンを有するレジスト（図示せず）を形成する。このレジスト膜をマスクとしてシリコン窒化膜およびシリコン酸化膜をドライエッチングなどの異方性エッチングにより部分的に除去する。その後レジスト膜を除去する。
【００６２】
この結果、半導体基板１の主表面上に開口パターンを有するシリコン酸化膜１０（図１９参照）およびシリコン窒化膜１１（図１９参照）が形成される。このシリコン窒化膜１１およびシリコン酸化膜１０をマスクとして用いて、異方性エッチングにより半導体基板１の主表面を部分的に除去する。この結果、図１９に示すように、半導体基板１の主表面に溝２ａ〜２ｄを形成できる。このようにして、半導体基板１の主表面に２つの溝２ａ、２ｂを形成する工程と同時に、周辺回路領域において、半導体基板１の主表面に他の溝としての溝２ｃ、２ｄを形成する工程が実施される。
【００６３】
次に、図３に示した工程と同様に、溝２ａ〜２ｄの内壁面を熱酸化することにより酸化膜３（図２０参照）を形成する。このようにして、図２０に示すような構造を得る。
【００６４】
次に、図２１に示すように、酸化膜３上において溝２ａ〜２ｄの内部を充填するようにＨＤＰ−ＣＶＤ酸化膜４を形成する。ＨＤＰ−ＣＶＤ酸化膜４は、溝２ａ〜２ｄの内部からシリコン窒化膜１１の上部表面上にまで延在するように形成されている。
【００６５】
次に、ＣＭＰ法を用いて、ＨＤＰ−ＣＶＤ酸化膜４の上部表面層を除去する。このＣＭＰ工程により、図２２に示すように、シリコン窒化膜１１の上部表面が露出するとともに、ＨＤＰ−ＣＶＤ酸化膜４の上部表面１２が平坦化される。この結果、溝２ａ〜２ｄの内部にそれぞれ酸化膜３とＨＤＰ−ＣＶＤ酸化膜４とからなる分離酸化膜５ａ〜５ｄが形成される。このようにして、分離絶縁体としての分離酸化膜５ａ、５ｂを形成する工程と、溝２ｃ、２ｄの内部に、半導体基板１の主表面より上方に突出した突出部分を有する他の分離絶縁体としての分離酸化膜５ｃ、５ｄを形成する工程とが実施される。
【００６６】
次に、ウエットエッチングによりシリコン窒化膜１１（図２２参照）を除去する。そして、周辺回路領域において、シリコン酸化膜１０および分離酸化膜５ｃ、５ｄ上に保護膜としてのレジスト膜２４（図２３参照）を形成する。この状態で、図６に示した工程と同様に、メモリセル領域において分離酸化膜５ａ、５ｂの上部をウエットエッチングなどの等方性エッチングにより部分的に除去する。この結果、図２３の点線で示したような形状に分離酸化膜５ａ、５ｂの上部がエッチングされる。また、このとき素子形成領域においては、半導体基板１の主表面上に位置していたシリコン酸化膜１０が除去される。
【００６７】
このようにすれば、保護膜としてのレジスト膜２４を形成しておくことで、周辺回路領域における分離酸化膜５ｃ、５ｄがエッチングされることを防止できる。したがって、半導体基板１の主表面に対してほぼ垂直な方向において、分離酸化膜５ｃ、５ｄの厚みＴ２をメモリセル領域の分離酸化膜５ａ、５ｂの厚みＴ１より厚くすることができる。
【００６８】
次に、周辺回路領域において、レジスト膜２４（図２３参照）および半導体基板１の主表面上に位置していたシリコン酸化膜１０（図２３参照）を除去する。そして、メモリセル領域および周辺回路領域において、半導体基板１の露出した主表面上にトンネル絶縁膜６ａ〜６ｅ（図２４参照）を形成する。トンネル絶縁膜６ａ〜６ｅ上に、分離酸化膜５ａ〜５ｄを埋込むようにポリシリコン膜１４（図２４参照）を形成する。
【００６９】
その後、ＣＭＰ法を用いて、ポリシリコン膜１４の上部表面層を除去する。このため、図２４の実線で示すように、分離酸化膜５ａ〜５ｄの上部表面が露出するとともに、ポリシリコン膜１４の上部表面１６が実線で示す位置にまで後退する。この結果、分離酸化膜５ａ〜５ｄによって分離されたフローティングゲート電極７ａ〜７ｃおよび導電体層２５が形成される。フローティングゲート電極７ａ〜７ｃおよび導電体層２５の上部表面１６は上述したＣＭＰ法により平坦化された状態となっている。このようにして、図２４に示したような構造を得る。
【００７０】
次に、周辺回路領域において、分離酸化膜５ｃ、５ｄおよび導電体層２５上にレジスト膜２４（図２５参照）を形成する。この状態でウエットエッチングを用い、メモリセル領域に位置する分離酸化膜５ａ、５ｂの上部を部分的に除去する。この結果、図２５に示すように、メモリセル領域においてフローティングゲート電極７ａ〜７ｃの側面が露出する。
【００７１】
次に、周辺回路領域に形成されたレジスト膜２４（図２５参照）を除去する。そして、フローティングゲート電極７ａ〜７ｃの上部表面上および側面上、分離酸化膜５ａ、５ｂの上部表面上、周辺回路領域の分離酸化膜５ｃ、５ｄおよび導電体層２５の上部表面上にＯＮＯ膜８（図２６参照）を形成する。この結果、図２６に示すような構造を得る。
【００７２】
次に、周辺回路領域において、ＯＮＯ膜８（図２６参照）、導電体層２５（図２６参照）およびトンネル絶縁膜６ｄ、６ｅ（図２６参照）をエッチングにより除去する。このとき、メモリセル領域はレジスト膜などによって保護しておくことが好ましい。このようにして、図２７に示すように周辺回路領域において素子形成領域に位置する基板表面２６を露出させる。
【００７３】
次に、周辺回路領域において、基板表面２６（図２７参照）上にゲート絶縁膜２２ａ、２２ｂ（図２８参照）を形成する。そして、メモリセル領域および周辺回路領域の全体において、ＯＮＯ膜８（図２８参照）およびゲート絶縁膜２２ａ、２２ｂと分離酸化膜５ｃ、５ｄとの上にコントロールゲート電極９を形成する。そして、周辺回路領域において、コントロールゲート電極９上にレジストパターンを形成し、このレジストパターンをマスクとしてコントロールゲート電極９を部分的に除去することにより、図１８に示したようなゲート電極２３ａ、２３ｂを形成する。その後レジスト膜を除去する。
【００７４】
このようにして、図１８に示す半導体装置を得ることができる。
（実施の形態４）
図２９は、本発明による半導体装置の実施の形態４を示す断面模式図である。図２９を参照して、本発明による半導体装置の実施の形態４を説明する。
【００７５】
図２９に示すように、半導体装置は基本的には図１８に示した半導体装置と同様の構造を備える。ただし、図２９に示した半導体装置においては、分離酸化膜５ａ〜５ｄの両端に位置するエッジ部１７が、図９および図１０に示した半導体装置のエッジ部１７と同様に曲面状の形状を有している。
【００７６】
図２９に示した本発明に従った半導体装置の一例は、図９および図１０に示した半導体装置の特徴的な構成および図１８に示した半導体装置の特徴的な構成を有する。したがって、図２９に示した半導体装置は、図９および図１０に示した半導体装置および図２９に示した半導体装置の特徴的な構成により得られる効果と同様の効果を得ることができる。
【００７７】
図３０および図３１は、図２９に示した半導体装置の製造方法を説明するための断面模式図である。図３０および図３１を参照して、図２９に示した半導体装置の製造方法を説明する。
【００７８】
まず、半導体基板１（図３０参照）の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にポリシリコン膜（図示せず）を形成する。このポリシリコン膜上にシリコン窒化膜（図示せず）を形成する。シリコン窒化膜上にパターンを有するレジスト膜を形成する。このレジスト膜をマスクとして用いて、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜からなる積層膜を異方性エッチングにより部分的に除去する。その後レジスト膜を除去する。この結果、半導体基板１の主表面上に、開口パターンを有するシリコン窒化膜１１（図３０参照）、ポリシリコン膜２１（図３０参照）およびシリコン酸化膜１０（図３０参照）からなる積層膜を形成できる。この積層膜をマスクとして用いて、異方性エッチングにより半導体基板１の主表面を部分的に除去する。この結果、図３０に示すように、半導体基板１の主表面に溝２ａ〜２ｄを形成することができる。このようにして、図３０に示すような構造を得る。
【００７９】
次に、半導体基板１におけるエッチングストレスの緩和を目的として、溝２ａ〜２ｄの内壁面を熱酸化することにより、酸化膜３（図３１参照）を形成する。このとき、ポリシリコン膜２１が形成されているため、溝２ａ〜２ｄの上端部に位置するエッジ部１７においては、図１２に示した工程と同様に、バーズビークが延びることによって、半導体基板１の表面の形状が曲面状となる。このようにして、図３１に示すような構造を得る。
【００８０】
そして、この後は本発明による半導体装置の実施の形態３の製造方法における図２１〜図２８に示した工程と同様の工程を実施することにより、図２９に示した半導体装置を得ることができる。
【００８１】
（実施の形態５）
図３２は、本発明による半導体装置の実施の形態５を示す断面模式図である。図３２を参照して、本発明による半導体装置の実施の形態５を説明する。
【００８２】
図３２に示すように、半導体装置は基本的には図９および図１０に示した半導体装置と同様な構造を備えるが、分離酸化膜５ａ、５ｂが形成された溝２ａ、２ｂの幅Ｗが、図９および図１０に示した半導体装置における溝２ａ、２ｂ（図９参照）の幅よりも狭くなっている点が異なる。図３２に示した半導体装置では、溝２ａ、２ｂの幅Ｗは、図３２に示した半導体装置を形成する際に用いる写真製版加工工程での最小加工寸法よりも小さくなっている。また、別の見方をすれば、図３２に示した半導体装置では、活性領域の幅Ｗａ（溝２ａ、２ｂの間の距離）に比べ、分離幅である溝２ａ、２ｂの幅Ｗが狭いため、メモリセル領域での活性領域を有効に利用できることになる。
【００８３】
また、図３２に示した半導体装置においては、エッジ部１７における曲面状部の幅Ｌが１０ｎｍ以上１００ｎｍ以下であることが好ましく、より好ましくは５０ｎｍ以上６０ｎｍ以下である。
【００８４】
図３２に示した本発明に従った半導体装置は、図９および図１０に示した半導体装置の特徴的な構成と同様の構成を備えるとともに、以下のような特徴的な構成を備える。すなわち、図３２に示した半導体装置において、フローティングゲート電極７ａ〜７ｃが延在する方向における溝２ａ、２ｂの幅Ｗは、溝２ａ、２ｂを形成するために用いられる写真製版加工工程での最小加工寸法より小さい。つまり、フローティングゲート電極７ａ〜７ｃが延在する方向における溝２ａ、２ｂの幅Ｗは、溝２ａ、２ｂの間の距離である活性領域の幅Ｗａより小さい。また、上記半導体装置における、溝２ａ、２ｂの側壁面と、半導体基板１においてフローティングゲート電極７ａ〜７ｃの下に位置する半導体基板１の主表面との間の接続部であるエッジ部１７では、半導体基板１の表面が曲面状となっている。曲面状となっている半導体基板１の表面の部分は、半導体基板１の主表面の延びる方向に沿った方向における幅Ｌが１０ｎｍ以上１００ｎｍ以下である。
【００８５】
この場合、図９および図１０に示した半導体装置により得られる効果に加えて、半導体基板１の主表面における溝２ａ、２ｂの占有面積を小さくできるので、半導体基板１の主表面の単位面積当りに形成できるフローティングゲート電極７ａ〜７ｃ、ＯＮＯ膜８およびコントロールゲート電極９を含むメモリセルの数を増やすことができる。したがって、半導体装置の集積度を向上させることができる。
【００８６】
また、溝２ａ、２ｂの幅Ｗを上述のように小さくした上で、溝２ａ、２ｂの上部に位置する上記接続部の幅（曲面状となっている半導体基板の表面の部分のである曲面状部の幅Ｌ）を上述した数値範囲としているので、溝２ａ、２ｂに隣接する部分において半導体基板１の平坦な主表面を得る事ができるとともに、溝２ａ、２ｂの側壁面と半導体基板１の主表面との接続部を十分滑らかな曲面とすることができる。
【００８７】
図３３〜図４２は、図３２に示した半導体装置の製造方法を説明するための断面模式図である。図３３〜図４２を参照して、図３２に示した半導体装置の製造方法を説明する。
【００８８】
まず、半導体基板１（図３３参照）の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にシリコン窒化膜（図示せず）を形成する。シリコン窒化膜上にフォトリソグラフィ法を用いてパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン窒化膜およびシリコン酸化膜を異方性エッチングによって部分的に除去する。なお、この異方性エッチングでは、半導体基板１の主表面もある程度オーバーエッチングによって除去される。その後、レジストパターンを除去する。このようにして、開口パターンを有するシリコン窒化膜１１およびシリコン酸化膜１０からなるマスク層としての積層膜を形成する工程を実施する。この結果、図３３に示すような構造を得る。
【００８９】
次に、シリコン窒化膜１１の上部表面上から、半導体基板１の露出した主表面上にまで延在するようにＴＥＯＳ酸化膜などの酸化膜（図示せず）を形成する。その後、異方性エッチングによって酸化膜をエッチバックすることにより、図３４に示すように、シリコン窒化膜１１およびシリコン酸化膜１０の開口パターンを構成する（開口パターンに面する）側壁面上にサイドウォール酸化膜２７を形成する。このようにして、サイドウォール膜としてのサイドウォール酸化膜２７を形成する工程を実施する。
【００９０】
次に、シリコン窒化膜１１とシリコン酸化膜１０とからなる積層膜およびサイドウォール酸化膜２７をマスクとして用いて、半導体基板１の主表面を部分的に異方性エッチングにより除去する。この結果、図３５に示すように、半導体基板１の主表面に溝２ａ、２ｂを形成することができる。溝２ａ、２ｂの幅は、シリコン窒化膜１１およびシリコン酸化膜１０の開口パターンの幅（開口パターンを構成し、シリコン窒化膜１１およびシリコン酸化膜１０の対向する側壁の間の距離）よりも、サイドウォール酸化膜２７の幅だけ狭くなっている。そのため、図３５に示す構造を得るために用いた異方性エッチングのマスクとして利用するレジスト膜のパターン寸法を、写真製版加工における最小加工寸法程度としておけば、サイドウォール酸化膜２７を形成することにより、溝２ａ、２ｂの幅をこの写真製版加工の最小加工寸法よりも小さくすることができる。
【００９１】
つまり、マスク層としての積層膜の開口パターンに面する側壁上に形成されたサイドウォール酸化膜２７をマスクとして利用することで、開口パターンを形成するために用いた写真製版加工の最小加工寸法に制限されることなく、溝２ａ、２ｂの幅Ｗを決定できる。したがって、サイドウォール酸化膜２７の厚みを調整することで、積層膜およびサイドウォール酸化膜２７により被覆されていない半導体基板１の表面部分（異方性エッチングによりエッチングされる半導体基板１の表面部分）の幅を、上記最小加工寸法より小さくすることができる。この結果、溝２ａ、２ｂ（図３５参照）の幅を上記最小加工寸法より小さくできるので、半導体装置の集積度を向上させることができる。
【００９２】
次に、図３に示した工程と同様に、半導体基板１におけるエッチングストレスの緩和などを目的として、溝２ａの内壁面を熱酸化することにより酸化膜３（図３６）を形成する。このとき、サイドウォール酸化膜２７中を酸化種が拡散することにより、エッジ部１７においては溝２ａ、２ｂの底壁近傍の部分よりも半導体基板１の酸化が促進される。このため、エッジ部１７においては、半導体基板１の表面（半導体基板１と酸化膜３との界面）が曲面状となっている。
【００９３】
そして、酸化膜３（図３６参照）を形成した後、酸化膜３上に溝２ａ、２ｂの内部を充填するようにＨＤＰ−ＣＶＤ酸化膜４（図３６参照）を形成する。ＨＤＰ−ＣＶＤ酸化膜４は、溝２ａ、２ｂの内部からシリコン窒化膜１１の上部表面上にまで延在するように形成されている。このようにして、図３６に示すような構造を得る。
【００９４】
次に、ＣＭＰ法を用いて、ＨＤＰ−ＣＶＤ酸化膜４（図３６参照）の表面層を平坦化しながら除去する。この結果、図３７に示すように、シリコン窒化膜１１の上部表面が露出するとともに、分離酸化膜５ａ、５ｂの上部表面１２が平坦化された状態となる。
【００９５】
次に、熱リン酸などのエッチャントを用いたウエットエッチングにより、シリコン窒化膜１１（図３７参照）を除去する。その結果、図３８に示すような構造を得る。
【００９６】
次に、フッ酸などのエッチャントを用いた等方性エッチングにより、サイドウォール酸化膜２７および分離酸化膜５ａ、５ｂの上部を部分的に除去する。また、このとき半導体基板１の主表面上に形成されたシリコン酸化膜１０も同時に除去される。この結果、図３９に示すような構造を得る。
【００９７】
次に、分離酸化膜５ａ、５ｂによって分離された素子形成領域において、半導体基板１の主表面上にトンネル絶縁膜６ａ〜６ｃ（図４０参照）を形成する。このトンネル絶縁膜６ａ〜６ｃ上から分離酸化膜５ａ、５ｂを覆うようにポリシリコン膜１４（図４０参照）を形成する。この結果、図４０に示すような構造を得る。
【００９８】
次に、ＣＭＰ法を用いてポリシリコン膜１４（図４０参照）の表面層を部分的に除去する。この結果、図４１に示すように、分離酸化膜５ａ、５ｂの上部表面が露出するとともに、上部表面が平坦化されたフローティングゲート電極７ａ〜７ｃ（図４１参照）を形成できる。フローティングゲート電極７ａ〜７ｃは、分離酸化膜５ａ、５ｂにより分離されている。この結果、図４１に示すような構造を得る。
【００９９】
その後、図８に示した工程と同様に、ウエットエッチングにより分離酸化膜５ａ、５ｂの上部を部分的に除去する。この結果、図４２に示すように、フローティングゲート電極７ａ〜７ｃの側面が露出する。
【０１００】
この後、ＯＮＯ膜８（図３２参照）およびコントロールゲート電極９（図３２参照）を形成することにより、図３２に示したような半導体装置を得ることができる。
【０１０１】
（実施の形態６）
図４３〜図４６は、本発明による半導体装置の製造方法の実施の形態６を説明するための断面模式図である。図３４〜図４６に示した半導体装置の製造方法により、図３２に示した半導体装置と同様の構造を備える半導体装置を得ることができる。以下、図４３〜図４６を参照して、半導体装置の製造方法を説明する。
【０１０２】
まず、半導体基板１（図４３参照）の主表面上にシリコン酸化膜（図示せず）を形成する。このシリコン酸化膜上にポリシリコン膜（図示せず）を形成する。ポリシリコン膜上にシリコン窒化膜（図示せず）を形成する。シリコン窒化膜上にパターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン窒化膜、ポリシリコン膜およびシリコン酸化膜からなる積層膜を部分的にエッチングにより除去する。その後レジスト膜を除去する。この結果、図４３に示すように、半導体基板１の主表面上にパターンを有し、シリコン酸化膜１０、ポリシリコン膜２１およびシリコン窒化膜１１からなる積層膜を形成できる。
【０１０３】
その後、シリコン窒化膜１１の上部表面上から半導体基板１の主表面上にまで延在するようにＴＥＯＳ酸化膜などの酸化膜（図示せず）を形成する。この酸化膜を異方性エッチングにより部分的に除去する。この結果、図４４に示すように、シリコン窒化膜１１、ポリシリコン膜２１およびシリコン酸化膜１０の側壁面上にサイドウォール酸化膜２７を形成することができる。
【０１０４】
次に、シリコン窒化膜１１およびサイドウォール酸化膜２７をマスクとして用いて、図３５に示した工程と同様に異方性エッチングにより半導体基板１の主表面を部分的に除去する。この結果、図４５に示すように、半導体基板１の主表面に溝２ａ、２ｂを形成できる。溝２ａ、２ｂの幅は、サイドウォール酸化膜２７の幅を調整することにより任意に変更することができる。そして、実施の形態５における半導体装置の製造方法と同様に、シリコン窒化膜１１、ポリシリコン膜２１およびシリコン酸化膜１０からなる積層膜の対向する側壁面の間の距離を、写真製版加工工程における最小加工寸法と同程度としておけば、サイドウォール酸化膜２７の幅を十分大きくすることにより、溝２ａ、２ｂの幅を写真製版加工工程における最小加工寸法よりも十分小さくすることができる。
【０１０５】
その後、半導体基板１のエッチングストレスを緩和するため、溝２ａ、２ｂの内壁面を熱酸化することにより酸化膜３（図４６参照）を形成する。このとき、エッジ部１７においては、サイドウォール酸化膜２７中を酸化種が拡散することによって、他の部分よりもより半導体基板１の酸化が進む。この結果、エッジ部１７においては、酸化膜３の厚みが相対的に厚くなると共に、半導体基板１の表面形状が滑らかな曲面状となっている。その後、酸化膜３上において、溝２ａ、２ｂの内部を充填するとともにシリコン窒化膜１１の上部表面上まで延在するようにＨＤＰ−ＣＶＤ酸化膜４を形成する。この結果、図４６に示すような構造を得る。
【０１０６】
この後、図３７〜図４２に示した工程と同様の工程を実施することにより、図３２に示した半導体装置と同様の構造を備える半導体装置を得ることができる。
【０１０７】
このように、図４３〜４６に示した半導体装置の製造方法は、本発明の実施の形態２および実施の形態５における半導体装置の製造方法の特徴的な構成を有する。そのため、上記実施の形態２および実施の形態５における半導体装置の製造方法と同様の効果を得る事ができる。
【０１０８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１０９】
【発明の効果】
本発明によれば、浮遊電極の平坦な上部表面上に絶縁膜を形成できるので、浮遊電極の上部表面に凹凸があることに起因して絶縁膜の厚みや特性が局所的に変化することを抑制できる。このため、制御電極と浮遊電極との間で、絶縁膜の厚みなどの変化に起因して局所的な電界集中が起きることを抑制できる。また、分離絶縁体上にまで浮遊電極は延在するように形成されているので、制御電極と対向する浮遊電極の表面積を大きくできる。さらに浮遊電極の上部表面上から側面上にまで絶縁膜を介して制御電極が配置されているので、制御電極と浮遊電極との間の容量の値を大きくすることができる。このため、制御電極と浮遊電極との間の容量に比例するカップリング比を大きくすることができる。さらに、分離絶縁体の上部表面の端部の形状を半導体基板側（下側）に凸の曲面状とするので、浮遊電極の下部に頂角が鋭角となる突出部が形成されることを防止できる。このため、浮遊電極下に位置するトンネル絶縁膜の絶縁性を向上させることができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の実施の形態１を示す断面模式図である。
【図２】図１に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３】図１に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図４】図１に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図５】図１に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図６】図１に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図７】図１に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図８】図１に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図９】本発明による半導体装置の実施の形態２を示す断面模式図である。
【図１０】図９に示した半導体装置の部分拡大断面模式図である。
【図１１】図９および図１０に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図１２】図９および図１０に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図１３】図９および図１０に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図１４】図９および図１０に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図１５】図９および図１０に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図１６】図９および図１０に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図１７】図９および図１０に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図１８】本発明による半導体装置の実施の形態３を示す断面模式図である。
【図１９】図１８に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図２０】図１８に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図２１】図１８に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図２２】図１８に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図２３】図１８に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図２４】図１８に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図２５】図１８に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図２６】図１８に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図２７】図１８に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図２８】図１８に示した半導体装置の製造方法の第１０工程を説明するための断面模式図である。
【図２９】本発明による半導体装置の実施の形態４を示す断面模式図である。
【図３０】図２９に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３１】図２９に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３２】本発明による半導体装置の実施の形態５を示す断面模式図である。
【図３３】図３２に示した半導体装置の製造方法の第１工程を説明するための断面模式図である。
【図３４】図３２に示した半導体装置の製造方法の第２工程を説明するための断面模式図である。
【図３５】図３２に示した半導体装置の製造方法の第３工程を説明するための断面模式図である。
【図３６】図３２に示した半導体装置の製造方法の第４工程を説明するための断面模式図である。
【図３７】図３２に示した半導体装置の製造方法の第５工程を説明するための断面模式図である。
【図３８】図３２に示した半導体装置の製造方法の第６工程を説明するための断面模式図である。
【図３９】図３２に示した半導体装置の製造方法の第７工程を説明するための断面模式図である。
【図４０】図３２に示した半導体装置の製造方法の第８工程を説明するための断面模式図である。
【図４１】図３２に示した半導体装置の製造方法の第９工程を説明するための断面模式図である。
【図４２】図３２に示した半導体装置の製造方法の第１０工程を説明するための断面模式図である。
【図４３】本発明による半導体装置の製造方法の実施の形態６の第１工程を説明するための断面模式図である。
【図４４】本発明による半導体装置の製造方法の実施の形態６の第２工程を説明するための断面模式図である。
【図４５】本発明による半導体装置の製造方法の実施の形態６の第３工程を説明するための断面模式図である。
【図４６】本発明による半導体装置の製造方法の実施の形態６の第４工程を説明するための断面模式図である。
【図４７】図１に示した半導体装置の効果を説明するための参考図である。
【図４８】図１に示した半導体装置の効果を説明するための参考図である。
【図４９】図１に示した半導体装置の効果を説明するための参考図である。
【符号の説明】
１ 半導体基板、２ａ〜２ｄ 溝、３ 酸化膜、４ ＨＤＰ−ＣＶＤ酸化膜、５ａ〜５ｄ 分離酸化膜、６ａ〜６ｅ トンネル絶縁膜、７ａ〜７ｃ フローティングゲート電極、８ ＯＮＯ膜、９ コントロールゲート電極、１０ シリコン酸化膜、１１ シリコン窒化膜、１２，１６ 上部表面、１４，２１ ポリシリコン膜、１５ 矢印、１７ エッジ部、１８ 平坦部、１９ 曲面部、２０ 直線状部、２２ａ，２２ｂ ゲート絶縁膜、２３ａ，２３ｂ ゲート電極、２４レジスト膜、２５ 導電体層、２６ 基板表面、２７ サイドウォール酸化膜、３０，３３ 領域、３１，４１ 角部、３２，４０ 接続部、３４ 突出部。
Claims (8)
- 主表面において間隔を隔てて配置された２つの溝を有する半導体基板と、
前記溝の内部を充填するように形成され、上部表面の端部の形状が前記半導体基板側に凸となっている曲面状である分離絶縁体と、
前記２つの溝の間に位置する前記半導体基板の主表面上から、前記２つの分離絶縁体上にまで延在し、平坦な上部表面を有する浮遊電極と、
前記浮遊電極の上部表面上から前記分離絶縁体上に位置する前記浮遊電極の側面上にまで延在するように形成された絶縁膜と、
前記浮遊電極の上部表面上から前記浮遊電極の側面上にまで延在するように、前記絶縁膜上に形成された制御電極とを備える、不揮発性半導体記憶装置。 - 前記溝の側壁面と、前記半導体基板において前記浮遊電極の下に位置する前記半導体基板の主表面との間の接続部では、前記半導体基板の表面が曲面状となっている、請求項１に記載の不揮発性半導体記憶装置。
- 前記浮遊電極が延在する方向において、前記溝の幅は２つの前記溝の間の距離より小さい、請求項１に記載の不揮発性半導体記憶装置。
- 前記半導体基板は、前記浮遊電極、前記絶縁膜および前記制御電極を含むメモリセルが形成されたメモリセル領域と、前記メモリセル領域以外の領域である周辺回路領域とを含み、
前記周辺回路領域では、前記半導体基板の主表面に他の溝が形成され、
前記他の溝の内部に形成された他の分離絶縁体をさらに備え、
前記半導体基板の主表面に対してほぼ垂直な方向において、前記周辺回路領域に配置された前記他の分離絶縁体の厚みは、前記メモリセル領域に配置された分離絶縁体の厚みより厚い、請求項１〜３のいずれか１項に記載の不揮発性半導体記憶装置。 - 半導体基板の主表面に間隔を隔てて２つの溝を形成する工程と、
前記溝の内部に、前記半導体基板の主表面より上方に突出した突出部分を有する分離絶縁体を形成する工程と、
前記分離絶縁体の前記突出部分を等方性エッチングにより部分的に除去することにより、前記突出部分の幅を前記溝の幅より小さくする工程と、
前記突出部分の幅を前記溝の幅より小さくする工程の後、前記半導体基板の主表面において、前記２つの分離絶縁体の間に位置する領域上から前記分離絶縁体上にまで延在するように導電体膜を形成する工程と、
前記導電体膜の上部表面層を、前記分離絶縁体の上部が露出するまで除去することにより、前記導電体膜からなり、平坦な上部表面を有するとともに、前記分離絶縁体の間に位置する浮遊電極を形成する工程と、
前記浮遊電極に隣接する前記分離絶縁体の上部をエッチングにより除去することにより、前記浮遊電極の側面を露出させる工程とを備える、不揮発性半導体記憶装置の製造方法。 - 前記２つの溝を形成する工程は、
前記半導体基板の主表面上に、バッファ導電体膜層を含む積層膜からなり、前記２つの溝が形成されるべき領域上に位置する開口パターンを有するマスク層を形成する工程と、
前記マスク層をマスクとして、前記半導体基板の主表面を異方性エッチングにより部分的に除去することにより、前記２つの溝を形成する工程とを含み、
前記マスク層においては、前記バッファ導電体膜層の一部が前記開口パターンを構成する側面に露出しており、
前記分離絶縁体を形成する工程は、
前記マスク層が存在する状態で前記２つの溝の壁面を熱酸化することにより、前記分離絶縁体を構成する第１の酸化膜を形成する工程と、
前記第１の酸化膜上に、前記２つの溝を充填するように、前記分離絶縁体を構成する第２の酸化膜を形成する工程とを含み、
前記突出部分の幅を前記溝の幅より小さくする工程は、前記マスク層を除去する工程を含む、請求項５に記載の不揮発性半導体記憶装置の製造方法。 - 前記２つの溝を形成する工程は、
前記半導体基板の主表面上に、前記２つの溝が形成されるべき領域上に位置する開口パターンを有するマスク層を形成する工程と、
前記マスク層において、前記開口パターンを構成する側壁上にサイドウォール膜を形成する工程と、
前記マスク層および前記サイドウォール膜をマスクとして、前記半導体基板の主表面を異方性エッチングにより部分的に除去することにより、前記２つの溝を形成する工程とを含む、請求項５に記載の不揮発性半導体記憶装置の製造方法。 - 前記半導体基板は、前記浮遊電極を有するメモリセルが形成されたメモリセル領域と、前記メモリセル領域以外の領域である周辺回路領域とを含み、
前記周辺回路領域において、前記半導体基板の主表面に他の溝を形成する工程と、
前記他の溝の内部に、前記半導体基板の主表面より上方に突出した突出部分を有する他の分離絶縁体を形成する工程とを備え、
前記浮遊電極の側面を露出させる工程では、前記他の分離絶縁体上に保護膜を形成した状態で、前記分離絶縁体の上部をエッチングにより除去する、請求項５〜７のいずれか１項に記載の不揮発性半導体記憶装置の製造方法。
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