JP2006310757A - フラッシュメモリ素子のゲート形成方法 - Google Patents
フラッシュメモリ素子のゲート形成方法 Download PDFInfo
- Publication number
- JP2006310757A JP2006310757A JP2006006106A JP2006006106A JP2006310757A JP 2006310757 A JP2006310757 A JP 2006310757A JP 2006006106 A JP2006006106 A JP 2006006106A JP 2006006106 A JP2006006106 A JP 2006006106A JP 2006310757 A JP2006310757 A JP 2006310757A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- forming
- flash memory
- conductive layer
- nitride film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 57
- 238000002955 isolation Methods 0.000 claims abstract description 29
- 150000004767 nitrides Chemical class 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 238000001312 dry etching Methods 0.000 claims description 12
- 238000001039 wet etching Methods 0.000 claims description 11
- 239000000126 substance Substances 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 238000001459 lithography Methods 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 238000007740 vapor deposition Methods 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract 4
- 238000009499 grossing Methods 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 20
- 238000012545 processing Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Physics & Mathematics (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】活性領域とフローティングゲートとの間のマージンを確保したフラッシュメモリ素子のゲート形成方法を提供すること。
【解決手段】半導体基板２０を含む結果物の表面上に素子分離用絶縁層２２を形成する工程と、絶縁層２２を平坦化する工程と、選択ラインが形成される、窒化膜及び絶縁層２２の所定箇所を除去し、残留する前記窒化膜を除去する工程と、結果物の表面上にゲート酸化膜２３及びフローティングゲート用導電層２４を順次形成し、これらが分離されるまで結果物の表面を平坦化する工程と、絶縁層２２の一部を除去する工程と、結果物の表面上にＯＮＯ層２５及びキャッピング用導電層２６を順次形成する工程と、選択ラインが形成される、導電層２６及びＯＮＯ層２５の所定箇所を除去し、結果物の表面上にコントロールゲート用導電層２７Ａを形成する工程と、導電層２７Ａの所定箇所を除去し、ゲート構造を形成する工程とを含む。
【選択図】図２Ｋ
【解決手段】半導体基板２０を含む結果物の表面上に素子分離用絶縁層２２を形成する工程と、絶縁層２２を平坦化する工程と、選択ラインが形成される、窒化膜及び絶縁層２２の所定箇所を除去し、残留する前記窒化膜を除去する工程と、結果物の表面上にゲート酸化膜２３及びフローティングゲート用導電層２４を順次形成し、これらが分離されるまで結果物の表面を平坦化する工程と、絶縁層２２の一部を除去する工程と、結果物の表面上にＯＮＯ層２５及びキャッピング用導電層２６を順次形成する工程と、選択ラインが形成される、導電層２６及びＯＮＯ層２５の所定箇所を除去し、結果物の表面上にコントロールゲート用導電層２７Ａを形成する工程と、導電層２７Ａの所定箇所を除去し、ゲート構造を形成する工程とを含む。
【選択図】図２Ｋ
Description
本発明は、フラッシュメモリ素子の製造方法に関し、より詳細には、フラッシュメモリ素子のゲート形成方法に関する。
一般に、フラッシュメモリ素子は、電荷を格納するフローティング（ｆｌｏａｔｉｎｇ）ゲートと、格納された電荷を消去及びプログラムするためのコントロールゲートとを備えるスタックゲート（ｓｔａｃｋｅｄ ｇａｔｅ）型の構造を有する。また、フラッシュメモリ素子の信頼性を向上させるためには、フローティングゲートが半導体基板上に画定される活性領域を完全に覆わなければならない。従って、隣接するゲート間の関係を考慮すると、活性領域とフローティングゲートとの間のオーバーレイマージン（ｏｖｅｒｌａｙ ｍａｒｇｉｎ）は、フラッシュメモリ素子の信頼性において重要な要素となる。
しかしながら、近年、素子の高集積化が進み、パターンサイズがますます微細化されるにつれ、フラッシュメモリ素子におけるゲート形成が限界に近づき、オーバーレイマージンを確保することが難しくなっている。そのため、自己整合フローティングゲート（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｆｌｏａｔｉｎｇ Ｇａｔｅ： ＳＡＦＧ）技術が新しく考案されたが、このＳＡＦＧ技術にもまた、以下のような問題が存在する。以下、添付の図面を参照して従来技術に係る問題を説明する。尚、以下において、種々の処理が行われた半導体基板及びそれに付加された物をあわせて結果物と記す。
図１Ａ〜図１Ｈは、従来技術に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
まず、図１Ａに示すように、半導体基板１０の表面上に窒化膜１１を十分な厚さに蒸着によって形成し、素子分離のためのリソグラフィ処理及びエッチングを行う。
次いで、図１Ｂに示すように、結果物の表面上に、活性領域を分離させるための素子分離用の絶縁層１２を形成する。
次いで、図１Ｃに示すように、素子分離用の絶縁層１２の形成後に、窒化膜１１が露出するまで化学機械研磨（ＣＭＰ）を実施して結果物の表面を平坦化する。
次いで、図１Ｄに示すように、残留する窒化膜１１をウェット又はドライエッチングにより完全に除去する。
次いで、図１Ｅに示すように、窒化膜１１が完全に除去された結果物の表面上にゲート酸化膜１３とフローティングゲート用の導電層１４とを順次形成し、ゲート酸化膜１３及びフローティングゲート用の導電層１４が分離されるまでＣＭＰを実施して結果物の表面を平坦化する。
次いで、図１Ｆに示すように、フローティングゲート用の導電層１４の有効面積を増大させるために、素子分離用の絶縁層１２の一部をウェットエッチング又はドライエッチングにより除去する。
次いで、図１Ｇに示すように、素子分離用の絶縁層１２の一部が除去された結果物の表面上に、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）層１５とキャッピング（ｃａｐｐｉｎｇ）用の導電層１６とを順次形成する。
次いで、図１Ｈに示すように、ＯＮＯ層１５を除去するための感光膜パターン（図示せず）を結果物の表面上に形成し、これをマスクとして用いてキャッピング用の導電層１６とＯＮＯ層１５との所定箇所を除去する。ここで、キャッピング用の導電層１６とＯＮＯ層１５とを除去する理由は、ソース選択ライン（図示せず）とドレイン選択ライン（図示せず）とを形成するために、フローティングゲートとコントロールゲート（図示せず）とを互いに接触させなければならないためである。
しかしながら、素子の高集積化により、導電層１４から形成されるフローティングゲート間のスペースが非常に狭く形成され、また、図示していないが、フローティングゲートの側壁がネガティブ（ｎｅｇａｔｉｖｅ）な傾斜に形成される場合には、フローティングゲートの側壁表面にキャッピング用の導電層１６とＯＮＯ層１５とが残留し、この側壁表面に残留するキャッピング用の導電層１６ＡとＯＮＯ層１５Ａとがフローティングゲート間にブリッジを発生させ、これによってフラッシュメモリ素子の電気的特性が低下するという問題がある。
本発明は、上記従来技術の問題点を解決するためになされたものであり、その目的は、半導体基板上に画定される活性領域とフローティングゲートとの間のオーバーレイマージンを十分に確保し、ゲートの側壁表面に残留する導電層及びＯＮＯ層を確実に除去することができるフラッシュメモリ素子のゲート形成方法を提供することにある。
上記目的を達成するために、本発明のフラッシュメモリ素子のゲート形成方法は、半導体基板の表面上に窒化膜を蒸着によって形成した後に、素子分離のためのリソグラフィ処理及びエッチングを行い、前記半導体基板を含む結果物の表面上に素子分離用絶縁層を形成する第１ステップと、前記窒化膜が露出するまで前記素子分離用絶縁層を平坦化する第２ステップと、選択ラインが形成される、前記窒化膜及び前記素子分離用絶縁層の所定箇所を除去し、残留する前記窒化膜を除去する第３ステップと、前記窒化膜が除去された結果物の表面上にゲート酸化膜及びフローティングゲート用導電層を順次形成し、前記ゲート酸化膜及び前記フローティングゲート用導電層が分離されるまで結果物の表面を平坦化する第４ステップと、前記フローティングゲート用導電層の有効面積を増大させるために、前記素子分離用絶縁層の一部を除去する第５ステップと、前記素子分離用絶縁層の一部が除去された結果物の表面上に、ＯＮＯ層及びキャッピング用導電層を順次形成する第６ステップと、選択ラインが形成される、前記キャッピング用導電層及び前記ＯＮＯ層の所定箇所を除去し、結果物の表面上にコントロールゲート用導電層を形成する第７ステップと、前記コントロールゲート用導電層の所定箇所を除去し、ゲート構造を形成する第８ステップとを含むことを特徴とする。
また、前記第２ステップ又は前記第４ステップの平坦化する処理が、化学機械研磨（ＣＭＰ）により行われることもできる。
また、前記第３ステップの前記素子分離用絶縁層及び前記窒化膜の除去が、ドライエッチング又はウェットエッチングを用いて行われることもできる。
また、前記第７ステップの前記キャッピング用導電層及び前記ＯＮＯ層の除去が、ドライエッチング又はウェットエッチングを用いて行われることもできる。
本発明によれば、素子分離用の絶縁層を平坦化させた後、選択ラインが形成される部分だけ露出させた感光膜パターンを形成し、この部分をウェットエッチング又はドライエッチングによって除去するので、ゲートの側壁表面に残留する導電層及びＯＮＯ層を容易に除去することができ、フラッシュメモリ素子の特性を大きく向上させることができる。
また、導電層及びＯＮＯ層が残留する問題を容易に解決することができるため、開発期間を短縮させることができ、これによってフラッシュメモリ素子の歩留まりの向上に寄与することができる。
以下、本発明の好ましい実施の形態を添付の図面を参照して詳細に説明する。
図２Ａ〜図２Ｋは、本発明の一実施の形態に係るフラッシュメモリ素子のゲート形成方法を説明するための各工程における断面図である。
まず、図２Ａに示すように、半導体基板２０の表面上に窒化膜２１を十分な厚さに蒸着によって形成し、素子分離のためのリソグラフィ処理及びエッチングを行う。
次いで、図２Ｂに示すように、結果物の表面上に、活性領域を分離させるための素子分離用の絶縁層２２を形成する。
次いで、図２Ｃに示すように、素子分離用の絶縁層２２の形成後に、窒化膜２１が露出するまで化学機械研磨（ＣＭＰ）を実施して結果物の表面を平坦化する。
次いで、図２Ｄに示すように、選択ラインが形成される所定の箇所だけを露出させる感光膜パターン（図示せず）を結果物の表面上に形成し、窒化膜２１と素子分離用の絶縁層２２との所定箇所をウェットエッチング又はドライエッチングにより除去した後、感光膜パターンを除去する。
次いで、図２Ｅに示すように、ウェットエッチング又はドライエッチングにより残留する窒化膜２１を完全に除去する。
次いで、図２Ｆに示すように、窒化膜２１が完全に除去された結果物の表面上にゲート酸化膜２３とフローティングゲート用の導電層２４とを順次形成し、ゲート酸化膜２３及びフローティングゲート用の導電層２４が分離されるまでＣＭＰを実施して結果物の表面を平坦化する。
次いで、図２Ｇに示すように、フローティングゲート用の導電層２４の有効面積を増大させるために、素子分離用の絶縁層２２の一部をウェットエッチング又はドライエッチングにより除去する。
次いで、図２Ｈに示すように、素子分離用の絶縁層２２の一部が除去された結果物の表面上に、ＯＮＯ層２５とキャッピング用の導電層２６とを順次形成する。
次いで、図２Ｉに示すように、選択ライン（図示せず）が形成される部分のＯＮＯ層２５を除去するための感光膜パターン（図示せず）を結果物の表面上に形成し、ウェットエッチング又はドライエッチングによりキャッピング用の導電層２６とＯＮＯ層２５との所定箇所を除去した後、感光膜パターンを除去する。
次いで、図２Ｊに示すように、結果物の表面上にコントロールゲート（図示せず）用の導電層２７を形成する。
次いで、図２Ｋに示すように、コントロールゲート用の導電層２７の表面上にゲートライン形成用の感光膜パターン（図示せず）を形成した後、ドライエッチングによりゲート構造を形成する。
以上、本実施の形態によると、ゲートの側壁表面に残留する導電層及びＯＮＯ層を容易に除去することができ、フラッシュメモリ素子の特性を大きく向上させることができる。また、導電層及びＯＮＯ層が残留する問題を容易に解決することができるため、開発期間を短縮させることができ、これによってフラッシュメモリ素子の歩留まりの向上に寄与することができる。
また、本実施の形態においては、キャパシタの形成にＯＮＯ層を用いたが、他の実施の形態として、他の異なる物質を用いてキャパシタを形成してもよい。
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
２０ 半導体基板
２１ 窒化膜
２２ 素子分離用の絶縁層
２３ ゲート酸化膜
２４ フローティングゲート用の導電層
２５ ＯＮＯ層
２６ キャッピング用の導電層
２７ コントロールゲート用の導電層
２１ 窒化膜
２２ 素子分離用の絶縁層
２３ ゲート酸化膜
２４ フローティングゲート用の導電層
２５ ＯＮＯ層
２６ キャッピング用の導電層
２７ コントロールゲート用の導電層
Claims (4)
- 半導体基板の表面上に窒化膜を蒸着によって形成した後に、素子分離のためのリソグラフィ処理及びエッチングを行い、前記半導体基板を含む結果物の表面上に素子分離用絶縁層を形成する第１ステップと、
前記窒化膜が露出するまで前記素子分離用絶縁層を平坦化する第２ステップと、
選択ラインが形成される、前記窒化膜及び前記素子分離用絶縁層の所定箇所を除去し、残留する前記窒化膜を除去する第３ステップと、
前記窒化膜が除去された結果物の表面上にゲート酸化膜及びフローティングゲート用導電層を順次形成し、前記ゲート酸化膜及び前記フローティングゲート用導電層が分離されるまで結果物の表面を平坦化する第４ステップと、
前記フローティングゲート用導電層の有効面積を増大させるために、前記素子分離用絶縁層の一部を除去する第５ステップと、
前記素子分離用絶縁層の一部が除去された結果物の表面上に、ＯＮＯ層及びキャッピング用導電層を順次形成する第６ステップと、
選択ラインが形成される、前記キャッピング用導電層及び前記ＯＮＯ層の所定箇所を除去し、結果物の表面上にコントロールゲート用導電層を形成する第７ステップと、
前記コントロールゲート用導電層の所定箇所を除去し、ゲート構造を形成する第８ステップとを含むことを特徴とするフラッシュメモリ素子のゲート形成方法。 - 前記第２ステップ又は前記第４ステップの平坦化する処理が、化学機械研磨（ＣＭＰ）により行われることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
- 前記第３ステップの前記素子分離用絶縁層及び前記窒化膜の除去が、ドライエッチング又はウェットエッチングを用いて行われることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
- 前記第７ステップの前記キャッピング用導電層及び前記ＯＮＯ層の除去が、ドライエッチング又はウェットエッチングを用いて行われることを特徴とする請求項１に記載のフラッシュメモリ素子のゲート形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2005-0036272 | 2005-04-29 | ||
| KR1020050036272A KR100691490B1 (ko) | 2005-04-29 | 2005-04-29 | 플래시 메모리 소자의 게이트 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006310757A true JP2006310757A (ja) | 2006-11-09 |
| JP4916177B2 JP4916177B2 (ja) | 2012-04-11 |
Family
ID=37234981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006006106A Expired - Fee Related JP4916177B2 (ja) | 2005-04-29 | 2006-01-13 | フラッシュメモリ素子のゲート形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7368346B2 (ja) |
| JP (1) | JP4916177B2 (ja) |
| KR (1) | KR100691490B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100756808B1 (ko) * | 2006-04-14 | 2007-09-07 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| KR101942504B1 (ko) * | 2012-08-31 | 2019-01-28 | 에스케이하이닉스 주식회사 | 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법 |
| US9093304B2 (en) * | 2012-10-12 | 2015-07-28 | Finscale Inc. | Vertical super-thin body semiconductor on dielectric wall devices and methods of their fabrication |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864700A (ja) * | 1994-08-19 | 1996-03-08 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2004172567A (ja) * | 2002-11-18 | 2004-06-17 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2004186316A (ja) * | 2002-12-02 | 2004-07-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2004228421A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238865B1 (ko) * | 1996-09-16 | 2000-01-15 | 윤종용 | 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법 |
| US6200856B1 (en) * | 1998-03-25 | 2001-03-13 | Winbond Electronics Corporation | Method of fabricating self-aligned stacked gate flash memory cell |
| KR100295149B1 (ko) * | 1998-03-26 | 2001-07-12 | 윤종용 | 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법 |
| US6204149B1 (en) * | 1999-05-26 | 2001-03-20 | Micron Technology, Inc. | Methods of forming polished material and methods of forming isolation regions |
| US6130168A (en) * | 1999-07-08 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Using ONO as hard mask to reduce STI oxide loss on low voltage device in flash or EPROM process |
| KR100418091B1 (ko) * | 2001-06-29 | 2004-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6893917B2 (en) * | 2002-06-24 | 2005-05-17 | Taiwan Semiconductor Manufacturing Company | Structure and fabricating method to make a cell with multi-self-alignment in split gate flash |
| US6888755B2 (en) * | 2002-10-28 | 2005-05-03 | Sandisk Corporation | Flash memory cell arrays having dual control gates per memory cell charge storage element |
| US6902974B2 (en) * | 2003-05-16 | 2005-06-07 | Promos Technologies Inc. | Fabrication of conductive gates for nonvolatile memories from layers with protruding portions |
| US6838342B1 (en) * | 2003-10-03 | 2005-01-04 | Promos Technologies, Inc. | Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions |
| US7094653B2 (en) * | 2004-10-14 | 2006-08-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming STI structures with controlled step height |
-
2005
- 2005-04-29 KR KR1020050036272A patent/KR100691490B1/ko not_active IP Right Cessation
- 2005-12-23 US US11/317,684 patent/US7368346B2/en not_active Expired - Fee Related
-
2006
- 2006-01-13 JP JP2006006106A patent/JP4916177B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864700A (ja) * | 1994-08-19 | 1996-03-08 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2004172567A (ja) * | 2002-11-18 | 2004-06-17 | Hynix Semiconductor Inc | 半導体素子の製造方法 |
| JP2004186316A (ja) * | 2002-12-02 | 2004-07-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2004228421A (ja) * | 2003-01-24 | 2004-08-12 | Renesas Technology Corp | 不揮発性半導体記憶装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060246649A1 (en) | 2006-11-02 |
| KR20060114235A (ko) | 2006-11-06 |
| US7368346B2 (en) | 2008-05-06 |
| KR100691490B1 (ko) | 2007-03-09 |
| JP4916177B2 (ja) | 2012-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7563712B2 (en) | Method of forming micro pattern in semiconductor device | |
| US7906396B1 (en) | Flash memory and method of fabricating the same | |
| TWI320962B (en) | Method of manufacturing flash memory device | |
| JP2008066689A (ja) | 半導体素子の製造方法 | |
| JP2006351861A (ja) | 半導体装置の製造方法 | |
| JP2010182725A (ja) | 半導体装置の製造方法 | |
| JP2006303022A (ja) | 半導体装置の製造方法 | |
| JP2009289974A (ja) | 半導体装置の製造方法 | |
| JP2008270730A (ja) | 半導体素子の微細パターン形成方法 | |
| JP2002016154A (ja) | 半導体装置及びその製造方法 | |
| US7235442B2 (en) | Method for fabricating conductive line | |
| JP2010153458A (ja) | 半導体装置の製造方法および半導体装置 | |
| US7977191B2 (en) | Method for fabricating flash memory device | |
| US7413960B2 (en) | Method of forming floating gate electrode in flash memory device | |
| JP2007081367A (ja) | フラッシュメモリ素子の製造方法 | |
| JP2009289813A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP4916177B2 (ja) | フラッシュメモリ素子のゲート形成方法 | |
| JP2006253643A (ja) | 半導体素子のゲート電極パターン形成方法 | |
| US8486834B2 (en) | Method for manufacturing memory device | |
| JP4391354B2 (ja) | 側壁方式を用いたフラッシュメモリの形成方法 | |
| US9123579B2 (en) | 3D memory process and structures | |
| JP2008091861A (ja) | フラッシュメモリ素子の製造方法 | |
| KR100639467B1 (ko) | 플래시 메모리 소자의 소자 분리 영역 형성 방법 | |
| TWI449085B (zh) | 半導體元件的製程方法 | |
| JP2010129740A (ja) | 不揮発性半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081105 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111219 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120104 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120124 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150203 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |