KR100238865B1 - 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법 - Google Patents
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Abstract
본 발명에서는 소자분리막의 골을 방지하여 게이트를 형성하기 위한 식각후에 아이솔레이션이 약해지는 것을 보완할 수 있는 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법을 제공하기 위해, 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법은 반도체 기판상에 터널 옥사이드와 제1도전층을 순차적으로 형성하는 과정과; 상기 제1도전층상에 식각선택비가 큰 제1절연층을 형성하는 과정과; 상기 제1절연층상에 스톱퍼용 제2절연층을 형성하는 과정과; 상기 사진 및 식각공정을 통하여 소자분리막이 형성될 부분의 상부에 침적된 상기 제2절연층, 제1절연층, 제1도전층, 터널옥사이드 및 반도체 기판을 차례로 식각하는 과정과; 상기 결과물 전면에 절연물질을 침적하여 상기 소자분리막을 형성하는 과정과; 상기 제2절연층의 측면이 드러날때까지 평탄화공정을 실시한후 이 제2절연층을 식각하는 과정과; 상기 제1도전층의 측면이 드러날때까지 상기 제1절연층과 상기 절연물질을 식각하는 과정과; 상기 결과물 전면에 층간절연막을 형성하는 과정과; 상기 층간절연막상에 제2도전층을 형성한후 이 제2도전층을 마스크화하여 고농도 이온주입에 의한 드레인과 소오스를 형성하는 과정을 포함함을 특징으로 한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법에 관한 것이다.
통상적으로, 불휘발성 반도체 메모리 장치 예를 들면, 플래쉬 EEPROM에서 데이타를 저장하는 메모리 셀은 반도체 기판인 단결정 기판상에 터널 옥사이드로 절연된 제1폴리실리콘과 이 제1폴리실리콘상에 층간 절연막으로 절연된 제2폴리실리콘이 적층된 구조를 가지고 있다. 이러한 메모리 셀을 통한 데이타의 저장 및 소거는 반도체 기판과 제2폴리실리콘 사이에 적절한 전압을 인가함으로써 제1폴리실리콘에 전자를 주입하거나 방출하는 방법으로 이루어지며, 상기 제1폴리실리콘을 플로팅 게이트라 하며 상기 제2폴리실리콘을 컨트롤 게이트라 부른다.
플래쉬 EEPROM에서는 독립적인 메모리 셀을 형성하기 위해서 먼저 소자분리막인 필드 옥사이드를 형성하여 이웃하는 비트라인과 분리시켜주며, 또한 한 비트라인내에서 메모리 셀을 분리시키기 위해서 셀프 얼라인 기법을 사용하여 게이트를 형성시켜주는 방법을 사용하고 있다. 소자 분리막을 형성하는 방법으로는 소자가 고집적됨에 따라서 통상적인 국부산화공정(LOCOS)방식의 변형인 SEPOX(Selective Poly Oxidation)와 PSL(Poly-Si Spacered LOCOS)공정등이 사용되고 있으나 버즈 믹(Bird's Beak)의 형성에 의해서 메모리의 고집적화에 어려움을 안고 있다.
이와 같은 문제점을 해결하기 위해서 새로이 개발되고 있는 방법이 트렌치 식각을 이용학는 방법이다.
트렌치를 이용하여 소자 분리를 해주는 종래기술은 에치 백(Etch back)을 이용하는 방법이 있으며, 1994년 IEDM 페이지 61∼64에서 S.Aritome등에 의해서 발표된 바 있다.
도 1a 내지 도 1g은 종래기술의 실시예에 따라 불휘발성 반도체 메모리 장치의 메모리 셀을 형성하기 위한 공정흐름을 보여주는 단면도들이다.
도 1a에서 부터 도 1g까지를 참조하여 종래기술을 살펴보면, 먼저 도 1a에서와 같이 반도체 기판 예컨데 단결정 기판(101)상에 터널옥사이드(102)를 형성한 후 플로팅 게이트(103)가 될 폴리실리콘을 침적(Deposition)하고 트렌치 식각시 마스크 역할을 할 옥사이드(104)를 침적(Deposition)한다. 이어서 도 1b에서와 같이, 사진공정을 통하여 소자분리막인 필드 옥사이드가 형성될 부분만을 제외하고 포토레지스트(Photo Resist, 105)로 덮어주고 식각공정을 통하여 노출된 옥사이드(104)를 제거하여 준다. 도 1c에서와 같이 후속공정으로 패턴된 옥사이드(104)를 마스크로 하여 상기 플로팅 게이트(103)와, 터널옥사이드(102) 및 단결정 기판(101)을 셀프 얼라인(Self align)기법으로 식각하여 트렌치(106)을 형성한다. 후속공정으로 도 1d를 살펴보면, 필드 옥사이드가 될 LPCVD SiO2(107)를 침적한후 옥사이드를 에치 백(Etch-Back) 식각으로 제거하여 준다. 이때, 커플링 비의 향상을 위하여 도 1e에서와 같이 상기 플로팅 게이트(103)의 측면이 충분히 노출되도록 식각을 하여 준다. 후속공정으로 층간절연막(108)인 ONO구조(산화막/질화막/산화막이 순차적으로 침적된 구조)를 형성하여 준후 컨트롤 게이트(109)가 될 폴리실리콘/텅스텐 실리사이드(W-Silicide)를 침적한다. 후속공정으로 사진공정과 식각공정을 통하여 게이트가 형성될 부분을 제외한 부분의 컨트롤 게이트(109)와 층간절연막(108) 및 플로팅 게이트(103)를 셀프 셀프 얼라인기법으로 식각시켜준다.
상기 공정후 소오스와 드레인을 형성하는 이온주입을 실시한후 1000Å의 HTO막을 침적하고, 6000Å의 BPSG를 침적한다. 다음 퍼니스(Furnace)에서 BPSG를 리플로우(Reflow)하여 평탄화 예컨데 CMP공정(Chemical Mecanical Polishing, 화학 기계적 연마)하고 사진 및 식각공정으로 콘택을 형성한다.
상기 공정후 300Å의 Ti와 400Å의 TiN을 침적하고 퍼니스에서 어닐링(Anneal)한 다음 6000Å의 알루미늄 Al을 침적하고 다시 250Å정도의 TiN을 침적한다. 이어서 사진공정과 식각공정으로 메탈 라인을 패터닝한다.
위와 같이 에치 백을 이용하여 트렌치 아이솔레이션(Trench isolation)을 하는 경우에는 버즈 빅이 생기지 않으므로 메모리의 고집적화에는 유용하나 기존의 LOCOS방식에서 사용되던 플로팅 게이트의 날개(Wing)부분이 없어지므로 커플링 비가 떨어지는 단점을 가지고 있다.
이러한 단점을 해결하기 위해서 폴리실리콘의 두께를 높게하여 증착시킨 후 에치 백을 충분히 하여 커플링 비의 향상을 위해 폴리실리콘의 측벽을 이용하지만 대신 후속공정중에 게이트형성을 위한 컨트롤 게이트(109, 텅스텐 실리사이드와 폴리실리콘으로 이루어진 층), 층간절연막(108), 플로팅 게이트(103)의 셀프 얼라인 식각시 증가한 이 플로팅 게이트(103)의 측면만큼 상기 층간절연막(108)의 식각을 많이 해줘야 한다. 결국 커플링 비의 증가를 위해서 플로팅 게이트(103)의 측면을 많이 드러낼수록 부수적으로 게이트 형성을 위한 셀프 얼라인 식각시 상기 층간절연막(108)의 식각을 많이 시켜줘야 하는 단점을 가지게 된다. 더욱이 에치 백을 이용하는 경우에 에치 백을 많이 해줄수록 옥사이드(107)의 골이 깊게 패이는 현상이 생기게 되며, 더구나 상기 층간절연막(108) 식각시 이 부분이 더옥더 취약하게 되어 아이솔레이션에 문제가 생길 수 있다. 또한 컨트롤 게이트(109)를 형성하기 위한 폴리 실리콘 침적시 깊은 골로 이 폴리실리콘이 들어가 게이트 형성을 위한 셀프 얼라인 식각시 잔여물(Residue)이 남는 문제가 생길 수 있다. 이외에도 에치 백시 상기 플로팅 게이트(103)가 플라즈마 손상(Damage)을 받아 층간절연막(108)을 형성하는 ONO막질의 특성이 나빠지는 문제점을 가지고 있다.
본 발명의 목적은 커플링 비를 향상시키면서도 게이트형성시 요구되는 식각의 양을 줄일 수 있는 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 플라즈마 손상을 제거할 수 있는 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법을 제공함에 있다.
본 발명의 또 다른 목적은 소자분리막의 골을 방지하여 게이트를 형성하기 위한 식각후에 아이솔레이션이 약해지는 것을 보완할 수 있는 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법을 제공함에 있다.
도 1a 내지 도 1g은 종래기술의 실시예에 따라 구현된 불휘발성 반도체 메모리 장치의 메모리 셀의 제조공정을 보여주는 순차적인 단면도들.
도 2a 내지 도 2h는 본 발명의 실시예에 따라 구현된 불휘발성 반도체 메모리 장치의 메모리 셀의 제조공정을 보여주는 순차적인 단면도들.
이하, 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다. 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 2a 내지 도 2h 걸쳐 도시된 공정단면도들은 본 발명의 실시예에 따라 구현되는 불휘발성 반도체 메모리 장치의 메모리 셀을 제조하기 위해 요구되는 공정을 순차적으로 나타낸 도면이다.
먼저, 도 2a에서와 같이 반도체 기판 예를 들면 단결정 기판(201)상에 터널 옥사이드(202)를 형성시켜준 후 플로팅 게이트(203)역할을 하는 폴리실리콘을 3000Å으로 침적한다. 이어서, 상기 플로팅 게이트(203) 상부에 옥사이드(204)를 형성시켜준 후 CMP공정에서 스톱퍼(Stopper)역할을 하고 상기 옥사이드(204)와 식각 선택비가 큰 질화막(205)을 2000Å으로 침적한다. 사진 공정을 통하여 필드가 형성될 부분을 제외한 나머지 부분을 도 2b 및 도 2c에서와 같이, 포토 레지스트(206)로 차단한후 식각 공정을 통하여 셀프 얼라인 기법으로 상기 질화막(205), 산화막인 상기 옥사이드(204), 폴리실리콘인 플로팅 게이트(203), 터널옥사이드(202), 단결정 기판(201)을 연속으로 식각해준다. 이때 단결정 기판(201)은 아이솔레이션이 되도록 충분히 식각시켜줘야 한다. 후속공정으로 도 2d와 도 2e에서와 같이 포토 레지스트(206)를 제거한 후 소자분리막(208)이 될 옥사이드를 침적한 후 옥사이드의 평탄화를 위해 CMP공정을 해준다. 이때 질화막(205)은 CMP공정의 스톱퍼로 쓰이며, 또한 플로팅 게이트(203)가 플라즈마(Plasma)에 의해서 손상를 받지 않도록 해준다. 후속공정으로 도 2e에서와 같이 습식식각을 통하여 상기 질화막(205)을 제거하여 주며, 이때 질화막(205) 하부의 옥사이드(204)는 질화막(205)의 습식식각시 상기 플로팅 게이트(203)가 손상을 받는 것을 방지해 준다. 후속공정으로 습식식각을 통하여 옥사이드막(204)을 제거해 준다. 이때, 도 2g에서와 같이 상기 플로팅 게이트(203) 상부의 옥사이드(204)는 완전히 제거해 주어야 하며, 상기 플로팅 게이트(203)의 측면이 0.15㎛정도 노출되도록 식각을 해줘야 한다. 연속으로 층간절연막(209)인 ONO막을 형성하여 준다. 본 발명에서는 상기 플로팅 게이트(203)의 측면에도 ONO막인 층간절연막(209)이 형성되므로 커플링 비를 향상시킬 수 있다.
상기 공정후 컨트롤 게이트(210)를 형성하는 폴리실리콘과 텅스텐 실리사이드를 침적하고, 후속공정으로 사진공정과 식각공정을 통하여 게이트가 형성될 부분을 제외한 나머지 부분의 컨트롤 게이트(210), 층간절연막(209), 플로팅 게이트(203)를 셀프 얼라인기법으로 식각시켜 준다. 이때 에치 백을 이용하는 경우와는 달리 필드 옥사이드(208) 상부에서는 깊은 골이 없게 되어 층간절연막(209)의 식각시 공정을 용이하게 가져갈 수 있는 장점이 있으며, 상기 컨트롤 게이트(210)가 골을 따라 남는 경우도 없어지게 된다.
상기 공정후 상기 게이트를 마스크화하여 소오스와 드레인을 형성하는 고농도 이온 주입을 실시한 후 1000Å의 HTO막을 침적하고, 6000Å의 BPSG를 침적한다. 다음공정으로 퍼니스에서 BPSG를 리플로우하여 평탄화하고 사진 및 식각공정으로 콘택을 형성한다.
상기 공정후 300Å의 Ti와 400Å의 TiN을 침적하고, 퍼니스에서 어닐링한 다음 6000Å의 알루미늄을 침적하고 다시 250Å정도의 TiN을 침적한 후 사진공정과 식각공정으로 메탈 라인을 패턴한다. 또한, 본 발명에서 스톱퍼역할을 하는 상기 질화막(205)없이도 상기 옥사이드(204)만으로도 전술한 공정을 수행할 수 있다.
상술한 바와 같이, 본 발명은 커플링 비를 향상시키면서도 게이트형성시 요구되는 식각의 양을 줄일 수 있는 이점을 가진다. 또한, 본 발명은 플라즈마 손상을 제거할 수 있을 뿐만 아니라 소자분리막의 골을 방지하여 게이트 형성하기 위한 식각후에 아이솔레이션이 약해지는 것을 보완할 수 있는 이점을 가진다.
Claims (6)
- 불휘발성 반도체 메모리 장치의 메모리 셀 제조방법에 있어서:반도체 기판상에 터널 옥사이드와 제1도전층을 순차적으로 형성하는 과정과;상기 제1도전층상에 상기 제1도전층과 식각선택비가 큰 제1절연층을 형성하는 과정과;상기 제1절연층상에 스톱퍼용 제2절연층을 형성하는 과정과;상기 사진 및 식각공정을 통하여 소자분리막이 형성될 부분의 상부에 침적된 상기 제2절연층, 제1절연층, 제1도전층, 터널옥사이드 및 반도체 기판을 차례로 식각하는 과정과;상기 결과물 전면에 소자분리용 절연물질을 침적하여 소자분리막을 형성하는 과정과;상기 제2절연층을 스토퍼막으로서 이용하여 상기 절연물질을 평탄화한 뒤, 상기 제2절연층을 제거하는 과정과;상기 제1도전층의 측면이 드러날때까지 상기 제1절연층과 평탄화된 상기 절연물질을 식각하는 과정과;상기 결과물 전면에 층간절연막을 형성하는 과정과;상기 층간절연막상에 제2도전층을 형성한 후, 상기 제2도전층, 층간절연막및 제1도전층을 패터닝하여 컨트롤 게이트와 플로팅 게이트를 형성하는 과정과;상기 컨트롤 게이트를 이온주입 마스크로서 이용하여 반도체 기판 하부로 고농도 이온주입을 실시함으로써, 드레인 및 소오스 영역을 형성하는 과정을 포함함을 특징으로 하는 방법.
- 제1항에 있어서, 상기 제1절연층이 옥사이드일 경우에 상기 제2절연층은 질화막임을 특징으로 하는 방법.
- 제1항에 있어서, 상기 층간절연막은 산화막, 질화막 및 산화막이 순차적으로 침적된 절연막임을 특징으로 하는 방법.
- 제1항에 있어서, 상기 제1절연층은 습식식각에 의해 제거함을 특징으로 하는 방법.
- 불휘발성 반도체 메모리 장치의 메모리 셀 제조방법에 있어서:반도체 기판상에 터널 옥사이드와 제1도전층을 순차적으로 형성하는 과정과;상기 제1도전층상에 제1산화막을 형성한 뒤, 상기 제1산화막 상부에 스토퍼형 실리콘 나이트라이드막을 형성하는 과정과;사진 및 식각공정을 통하여 소자분리막이 형성될 부분의 상부에 침적된 상기 실리콘 나이트라이드막, 제1산화막, 제1도전층, 터널옥사이드 및 반도체 기판을 차례로 식각하는 과정과;상기 결과물 전면에 매립산화막을 침적하여 소자분리막을 형성하는 과정과;상기 실리콘 나이트라이드막을 스토퍼막으로 사용하는 CMP 공정으로 상기 매립산화막을 평탄화한 뒤, 상기 실리콘 나이트라이드막을 습식식각으로 제거하는 과정과;상기 제1산화막과 평탄화된 상기 매립산화막을 습식식각하여 상기 제1도전층의 측면을 노출시키는 과정과;상기 결과물의 전면에 층간절연막을 형성하는 과정과;상기 층간절연막상에 제2도전층을 형성한 후, 상기 제2도전층, 층간절연막, 제1도전층을 패터닝하여 컨트롤 게이트와 플로팅 게이트를 형성하는 과정과;상기 컨트롤 게이트를 이온주입 마스크로서 이용하여 반도체 기판 하부로 고농도 이온주입을 실시함으로써, 드레인 및 소오스 영역을 형성하는 과정을 포함함을 특징으로 하는 방법.
- 제5항에 있어서, 상기 제1산화막은 옥사이드임을 특징으로 하는 방법.
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