KR100771805B1 - 플래쉬 메모리 소자의 제조 방법 - Google Patents

플래쉬 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 고집적화되는 반도체 소자에 적용하지 못하는 SA-STI 공정을 이용하지 않고도 하나의 도전층을 이용하여 플로팅 게이트를 형성하고, 고전압 트랜지스터 영역만을 덮는 감광막을 형성한 후 소자 분리막을 식각하는 공정을 실시하거나 고전압 트랜지스터 영역의 게이트 산화막 두께만큼 반도체 기판을 식각한 후 게이트 산화막을 형성하여 셀 영역과 고전압 트랜지스터 영역의 단차를 같게 함으로써 인접 셀간 간섭 효과를 최소화할 수 있으며, 유전체막과 플로팅 게이트의 접촉 면적을 증가시켜 커플링비를 향상시킬 수 있고, 셀 영역의 터널 산화막보다 두꺼운 고전압 트랜지스터 영역의 게이트 산화막에 의해서도 커플링비를 증가시킬 수 있는 플래쉬 메모리 소자의 제조 방법이 제시된다.
NAND 플래쉬, EFH, 소자 분리막 리세스, 고전압 트랜지스터, 단차

Description

플래쉬 메모리 소자의 제조 방법{Method of manufacturing a flash memory device}
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(e)는 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 3(a) 내지 도 3(e)는 본 발명의 또다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
A : 셀 영역 B : 고전압 트랜지스터 영역
11, 21 및 31 : 반도체 기판 12, 22A 및 32A : 터널 산화막
13, 23 및 33 : 제 1 도전층 14, 24 및 34 : 하드 마스크막
15, 25 및 35 : 트렌치 16, 26 및 36 : 절연막
16A, 26A 및 36A : 소자 분리막 17, 27 및 37 : 유전체막
18, 28 및 38 : 제 2 도전층 22B 및 32B : 게이트 산화막
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 고집적화된느 반도체 소자에서 인접 셀간 간섭(interference) 효과를 최소화할 수 있고, 소자 분리막을 소정 두께 식각하여 EFH를 조절함으로써 커플링비를 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 플로팅 게이트에 전자를 주입함으로써 데이터 프로그램을 수행하며, 대용량 및 높은 집적도를 제공한다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭으로 구성되며, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직렬 연결되어 하나의 스트링을 구성하는 다수의 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 형성된 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터로 구성된다. 여기서, NAND형 플래쉬 메모리 소자의 셀은 반도체 기판상의 소정 영역에 소자 분리막을 형성한 후 반도체 기판 상부의 소정 영역에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 적층된 게이트를 형성하고, 게이트 양측에 접합부를 형성하여 구성된다. 여기서, 소자 분리막 및 플로팅 게이트는 STI(Shallow Trench Isolation) 공정, SA-STI(Self Aligned Shallow Trench Isolation) 공정 또는 SAFG(Self Aligned Floating Gate) 공정에 의해 형성된다.
그런데, NAND형 플래쉬 메모리 소자의 사이즈가 축소되면서 셀 간의 간격이 감소하고, 이에 따라 인접 셀의 동작에 영향을 받아 셀의 상태가 변화하는 인접 셀간 간섭 효과가 가장 큰 문제점으로 부각된다. 예컨데 프로그램시 프로그램 셀의 문턱 전압이 인접 셀간 간섭 효과에 의해 주변 셀의 문턱 전압에 영향을 받게 됨으로써 상승하게 된다. 따라서, 프로그램 셀의 문턱 전압 분포가 광범위하게 변화하게 되고, 이로 인해 칩이 페일되는 현상이 발생하게 된다. 이러한 인접 셀간 간섭 문제는 멀티레벨 셀에서는 더더욱 중요한 문제로 부각되며, 셀 사이의 간섭 효과를 최소화하기 위해서는 셀 사이의 간격을 충분히 확보해야 한다. 그러나, 소자의 고집적화에 따라 셀 사이의 간격을 충분히 확보하는 것은 한계가 있다.
한편, 근래 가장 많이 사용되는 SA-STI 공정은 제 1 및 제 2 도전층으로 플로팅 게이트를 형성하고, 플로팅 게이트 마스크를 이용하여 제 2 도전층을 패터닝해야 한다. 그러나, 반도체 소자의 고집적화에 따라 셀 사이즈가 줄어들면서 정렬 마진이 줄어들게 되어 플로팅 게이트 마스크를 이용한 공정은 더이상 사용할 수 없게 된다.
본 발명의 목적은 반도체 소자의 고집적화에 따라 사용에 한계가 있는 SA-STI 공정을 사용하지 않고도 하나의 도전층으로 플로팅 게이트를 형성하고, 셀 사이의 간격을 충분히 확보하여 인접 셀간 간섭 효과를 최소화할 수 있는 플래쉬 메 모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 SA-STI 공정을 사용하지 않고도 플로팅 게이트를 형성하고, 셀 사이의 간격을 충분히 확보하여 인접 셀간 간섭 효과를 최소화하면서 유전체막과의 접촉 면적을 증가시켜 커플링비를 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 또다른 목적은 셀 영역의 터널 산화막보다 두꺼운 고전압 트랜지스터 영역의 게이트 산화막 두께에 의한 유효 소자 분리막 높이(Effective Field oxide Height; EFH) 조절의 한계를 극복하여 셀 영역의 커플링비를 증가시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 활성영역에는 터널 산화막과 언도프트 폴리실리콘막 및 도프트 폴리실리콘막으로 적층된 제 1 도전층이 형성되고, 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계, 소자 분리막을 식각하는 단계, 소자 분리막 및 제 1 도전층의 표면을 따라 유전체막을 형성하는 단계, 유전체막의 상부에 제 2 도전층을 형성하는 단계 및 제 2 도전층, 유전체막, 제 1 도전층 및 터널 산화막을 패터닝하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법을 포함한다.
소자 분리막은, 반도체 기판 상부에 터널 산화막, 제 1 도전층 및 하드 마스크막을 순차적으로 형성하는 단계, 소자 분리 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막, 제 1 도전층 및 터널 산화막의 소자 분리 영역을 식각하여 플로팅 게이트 패턴을 형성한 후 반도체 기판을 식각하여 트렌치를 형성하는 단계, 트렌치가 형성된 반도체 기판상에 절연막을 형성하는 단계 및 하드 마스크막이 노출되도록 절연막을 연마한 후 하드 마스크막을 제거하는 단계로 소자 분리막을 형성한다.
상기 제 1 도전층은 700Å 내지 1500Å의 두께로 형성하며, 상기 언도프트 폴리실리콘막은 상기 제 1 도전층의 1/2 이하의 두께로 형성한다.
상기 소자 분리막을 식각하는 단계는 습식 식각 공정으로 실시한다.
또한, 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 셀 영역 및 고전압 트랜지스터 영역을 포함한 다수의 영역이 확정된 반도체 기판이 제공되는 단계, 셀 영역의 반도체 기판 상부에 터널 산화막을 형성하고, 고전압 트랜지스터 영역의 반도체 기판 상부에 게이트 산화막을 각각 형성하는 단계, 전체 구조 상부에 제 1 도전층 및 하드 마스크막을 형성하고, 셀 영역 상에 형성된 제 1 도전층과 터널 산화막 및 고전압 트랜지스터 영역 상에 형성된 제1 도전층과 게이트 산화막을 패터닝하고, 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계, 트렌치가 매립되도록 절연막을 형성한 후 연마하고, 하드 마스크막을 제거하여 소자 분리막을 형성하는 단계, 고전압 트랜지스터 영역을 폐쇄하고 셀 영역을 노출시키는 마스크를 형성한 후 셀 영역의 소자 분리막만을 일정 두께로 식각하는 단계, 마스크를 제거한 후 셀 영역 및 고전압 트랜지스터 영역의 소자 분리막의 일부를 식각하는 단계 및 전체 구조 상부에 유전체막 및 제 2 도전층을 형성한 후 패터닝하여 셀 게이트 및 고전압 트랜지스터 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법을 포함한다.
상기 터널 산화막은 70Å 내지 90Å의 두께로 형성하고, 상기 게이트 산화막은 350Å 내지 400Å의 두께로 형성한다.
상기 제 1 도전층은 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 700Å 내지 1500Å의 두께로 형성하며, 상기 언도프트 폴리실리콘막은 상기 제 1 도전층의 1/2 이하의 두께로 형성한다.
상기 셀 영역의 소자 분리막은 습식 식각 공정으로 식각한다.
상기 셀 영역 및 상기 고전압 트랜지스터 영역의 상기 소자 분리막은 상기 마스크 제거 후 실시되는 습식 세정 공정에 의해 식각된다.
한편, 본 발명의 또다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법은 셀 영역 및 고전압 트랜지스터 영역을 포함한 다수의 영역이 확정된 반도체 기판이 제공되는 단계; 상기 고전압 트랜지스터 영역의 상기 반도체 기판을 소정 두께로 식각하는 단계; 산화 공정을 실시하여 상기 셀 영역 및 상기 고전압 트랜지스터 영역의 상기 반도체 기판 상부에 터널 산화막 및 게이트 산화막을 형성하는 단계; 전체 구조 상부에 제 1 도전층 및 하드 마스크막을 형성하고, 소정의 공정으로 상기 셀 영역 상에 형성된 상기 막들 및 상기 고전압 트랜지스터 영역 상에 형성된 상기 막들의 소정 영역을 식각한 후 상기 반도체 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 매립되도록 절연막을 형성한 후 연마하고, 상기 하드 마스크막을 제거하여 소자 분리막을 형성하는 단계; 상기 셀 영역 및 고전압 트랜지스터 영역의 상기 소자 분리막을 소정 두께로 식각하는 단계; 및 전체 구조 상부에 유전체막 및 제 2 도전층을 형성한 후 패터닝하여 셀 게이트 및 고전압 트랜지스터 게이트를 형성하는 단계를 포함한다.
상기 고전압 트랜지스터 영역의 상기 반도체 기판은 상기 터널 산화막과 상기 게이트 산화막의 두께를 고려하여 상기 터널 산화막과 상기 게이트 산화막이 상기 반도체 기판의 표면 높이로부터 같아지도록 식각한다.
상기 제 1 도전층은 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 700Å 내지 1500Å의 두께로 형성하며, 상기 언도프트 폴리실리콘막은 상기 제 1 도전층의 1/2 이하의 두께로 형성한다.
상기 셀 영역 및 상기 고전압 트랜지스터 영역의 상기 소자 분리막은 습식 식각 공정으로 식각한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1(a) 내지 도 1(d)는 본 발명의 일 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 터널 산화막(12), 제 1 도전층(13) 및 하드 마스크막(14)을 순차적으로 형성한다. 제 1 도전층(13)은 터널 산화막(12)의 스마일링을 방지하기 위해 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 700Å∼1500Å의 두께로 형성하는데, 언도프트 폴리실리콘막은 제 1 도전층(13) 전체 두께의 1/2 이하로 형성한다. 한편, 제 1 도전층(13)은 싱글 레벨 셀에 적용될 경우에는 1000Å∼1500Å의 두께로 형성하고, 멀티 레벨 셀에 적용될 경우에는 700Å∼1000Å의 두께로 형성한다. 또한, 하드 마스크막(14)은 바람직하게는 질화막을 이용하여 형성한다. 그리고, 액티브 영역과 필드 영역을 확정하기 위해 소자 분리 마스크를 이용한 사진 및 식각 공정으로 하드 마스크막(14)을 패터닝한다. 패터닝된 하드 마스크막(14)을 식각 마스크로 제 1 도전층(13), 터널 산화막(12) 및 반도체 기판(11)을 소정 깊이로 식각하여 트렌치(15)를 형성한다. 트렌치(15)가 형성됨과 동시에 제 1 도전층(13)이 패터닝되어 플로팅 게이트 패턴이 확정된다. 즉, 소자 분리막을 형성하기 위한 트렌치와 플로팅 게이트 패턴이 나란한 방향으로 확정된다. 이후 트렌치(15)가 매립되도록 전체 구조 상부에 절연막(16)을 형성한다.
도 1(b)를 참조하면, 하드 마스크막(14)이 노출되도록 절연막(16)을 연마한 후 인산등을 이용하여 하드 마스크막(14)을 제거한다. 이에 따라 트렌치(15) 내에 절연막(16)이 매립된 소자 분리막(16A)이 형성된다.
도 1(c)를 참조하면, BOE등을 이용한 습식 식각 공정으로 소자 분리막(16A)을 소정 깊이로 식각하여 유효 소자 분리막 높이(Effective Field oxide Height; EFH)를 조절한다. 이렇게 하면 이후 형성될 유전체막과 제 1 도전층(13)의 접촉 면적을 증가시켜 커플링비를 증가시킬 수 있게 된다.
도 1(d)를 참조하면, 전체 구조 상부에 유전체막(17)을 형성한 후 제 2 도전층(18)을 형성한다. 그리고, 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 2 도전층(18)부터 터널 산화막(12)까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 게이트를 형성한다. 여기서, 제 1 도전층(13)은 플로팅 게이트로 작용하고, 제 2 도전층(18)은 콘트롤 게이트로 작용한다.
상기의 실시 예에서는 셀 영역의 공정만을 예를들어 설명하였으나, 유전체막과 제 1 도전층의 접촉 면적을 증대시키기 위해 셀 영역 뿐만 아니라 주변 회로 영역의 소자 분리막을 소정 두께 식각하게 된다. 그런데, 셀 영역의 터널 산화막보다 두껍게 형성되는 고전압 트랜지스터 영역의 게이트 산화막에 손상을 주지 않는 범위내에서 소자 분리막의 식각 공정이 진행되기 때문에 유전체막과 제 1 도전층의 접촉 면적을 늘리는데 한계가 있다. 따라서, 본 발명의 다른 실시 예에서는 고전압 트랜지스터 영역의 게이트 산화막 두께로 인한 유전체막과 제 1 도전층의 접촉 면적이 제한되는 것을 해결하는 방법을 제시하고자 한다.
도 2(a) 내지 도 2(e)는 본 발명의 다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 셀 영역(A)과 고전압 트랜지스터 영역(B)등이 확정된 반도체 기판(21)이 제공된다. 셀 영역(A)의 반도체 기판(21) 상부에 터널 산화막(22A)이 형성되고, 고전압 트랜지스터 영역(B)의 반도체 기판(21) 상부에 터널 산화막(22A)보다 두껍게 게이트 산화막(22B)이 형성된다. 여기서, 터널 산화막(22A)은 70Å∼90Å의 두께로 형성하고, 게이트 산화막(22B)은 350Å∼400Å의 두께로 형성한다. 전체 구조 상부에 제 1 도전층(23) 및 하드 마스크막(24)을 형성한다. 제 1 도전층(23)은 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 700Å∼1400Å의 두께로 형성하는데, 언도프트 폴리실리콘막이 제 1 도전층(23) 두께의 1/2 이하로 형성되도록 한다. 한편, 제 1 도전층(23)은 싱글 레벨 셀에 적용될 경우에는 1000Å∼1500Å의 두께로 형성하고, 멀티 레벨 셀에 적용될 경우에는 700Å∼1000Å의 두께로 형성한다. 또한, 하드 마스크막(24)은 바람직하게는 질화막을 이용하여 형성한다. 그리고, 액티브 영역과 필드 영역을 확정하기 위한 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 하드 마스크막(24)을 패터닝한다. 패터닝된 하드 마스크막(24)을 식각 마스크로 제 1 도전층(23), 터널 산화막(22A) 및 반도체 기판(21)을 소정 깊이로 식각하여 트렌치(25)를 형성한다. 이때, 고전압 트랜지스터 영역(B)에서도 동일한 공정에 의해 트렌치(25)가 형성된다. 이후 트렌치(25)가 매립되도록 전체 구조 상부에 절연막(26)을 형성한다.
도 2(b)를 참조하면, 하드 마스크막(24)이 노출되도록 절연막(26)을 연마한 후 인산등을 이용하여 하드 마스크막(24)을 제거한다. 이에 따라 트렌치(25) 내에 절연막(26)이 매립된 소자 분리막(26A)이 형성된다.
도 2(c)를 참조하면, 전체 구조 상부에 감광막(27)을 형성한 후 고전압 트랜 지스터 영역(B)에만 잔류하도록 감광막(27)을 패터닝한다. 고전압 트랜지스터 영역(B)에만 감광막(27)이 잔류된 상태에서 BOE등을 이용한 습식 식각 공정으로 셀 영역(A)의 소자 분리막(16A)을 소정 깊이로 식각하여 EFH를 조절한다.
도 2(d)를 참조하면, 고전압 트랜지스터 영역(B)에 형성된 감광막(27)을 제거한 후 세정 공정을 실시한다. 세정 공정에 의해 셀 영역(A)과 고전압 트랜지스터 영역(B)의 소자 분리막(26A)이 소정 두께로 식각되며, 세정 공정에 의해 소자 분리막(26A)이 식각되는 두께를 최종 EFH로 설정한다. 이때 바람직하게는 셀 영역(A)의 터널 산화막(22A)이 노출되지 않도록 소자 분리막(26A)의 식각 두께를 조절한다.
도 2(e)를 참조하면, 전체 구조 상부에 유전체막(28)을 형성한 후 제 2 도전층(29)을 형성한다. 그리고, 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 셀 영역(A)의 제 2 도전층(28)부터 터널 산화막(22A)까지의 소정 영역을 식각하는 동시에 고전압 트랜지스터 영역(B)의 제 2 도전층(28)부터 게이트 산화막(22B)까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 셀 게이트 및 고전압 트랜지스터 게이트를 형성한다.
도 3(a) 내지 도 3(d)는 본 발명의 또다른 실시 예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 3(a)를 참조하면, 셀 영역(A) 및 고전압 트랜지스터 영역(B)이 확정된 반도체 기판(31)이 제공된다. 고전압 트랜지스터 영역(B)의 반도체 기판(31)을 소정 깊이 식각하는데, 셀 영역(A)에 형성되는 터널 산화막의 두께와 고전압 트랜지스터 영역(B)에 형성되는 게이트 산화막의 두께를 고려하여 식각 깊이를 결정한다. 예컨데 셀 영역(A)에 터널 산화막이 70Å∼90Å의 두께로 형성하고, 고전압 트랜지스터 영역에 게이트 산화막이 350Å∼400Å의 두께로 형성한다면 260Å∼330Å의 깊이로 반도체 기판(31)을 식각한다.
도 3(b)를 참조하면, 산화 공정을 실시하여 셀 영역(A)의 반도체 기판(31) 상부에 터널 산화막(32A)를 형성하고, 고전압 트랜지스터 영역(B)의 반도체 기판(31) 상부에 게이트 산화막(32B)을 형성한다. 이때, 고전압 트랜지스터 영역(B)의 반도체 기판(31)이 식각된 상태에서 산화 공정이 진행되므로 셀 영역(A)의 터널 산화막(32A)과 고전압 트랜지스터 영역(B)의 게이트 산화막(32B)은 반도체 기판(31)의 표면으로부터 같은 높이로 형성된다. 따라서, 셀 영역(A)과 고전압 트랜지스터 영역(B)의 단차가 발생되지 않는다. 이후 전체 구조 상부에 제 1 도전층(33) 및 하드 마스크막(34)을 형성한다. 제 1 도전층(33)은 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 700Å∼1500Å의 두께로 형성하는데, 언도프트 폴리실리콘막이 제 1 도전층(33)의 1/2 이하의 두께로 형성되도록 한다. 한편, 제 1 도전층(33)은 싱글 레벨 셀에 적용될 경우에는 1000Å∼1500Å의 두께로 형성하고, 멀티 레벨 셀에 적용될 경우에는 700Å∼1000Å의 두께로 형성한다. 또한, 하드 마스크막(34)은 바람직하게는 질화막을 이용하여 형성한다. 그리고, 액티브 영역과 필드 영역을 확정하기 위한 소자 분리 마스크를 이용한 리소그라피 공정 및 식각 공정으로 하드 마스크막(34)을 패터닝한다. 패터닝된 하드 마스크막(34)을 식각 마스크로 제 1 도전층(33), 터널 산화막(32A) 및 반도체 기판(31)을 소정 깊이로 식각하여 트렌치(35)를 형성한다. 이때, 고전압 트랜지스터 영역(B)에서도 동일한 공정에 의해 트렌치(35)가 형성된다. 이후 트렌치(35)가 매립되도록 전체 구조 상부에 절연막(36)을 형성한다.
도 3(c)를 참조하면, 하드 마스크막(34)이 노출되도록 절연막(36)을 연마한 후 인산등을 이용하여 하드 마스크막(34)을 제거한다. 이에 따라 트렌치(35) 내에 절연막(36)이 매립된 소자 분리막(36A)이 형성된다.
도 3(d)를 참조하면, BOE등을 이용한 습식 식각 공정으로 셀 영역(A)과 고전압 트랜지스터 영역(B)의 소자 분리막(36A)을 소정 깊이로 식각하여 EFH를 조절한다.
도 3(e)를 참조하면, 전체 구조 상부에 유전체막(38)을 형성한 후 제 2 도전층(39)을 형성한다. 그리고, 콘트롤 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 셀 영역(A)의 제 2 도전층(38)부터 터널 산화막(32A)까지의 소정 영역을 식각하는 동시에 고전압 트랜지스터 영역(B)의 제 2 도전층(38)부터 게이트 산화막(32B)까지의 소정 영역을 식각하여 플로팅 게이트와 콘트롤 게이트가 적층된 셀 게이트 및 고전압 트랜지스터 게이트를 형성한다.
상술한 바와 같이 본 발명에 의하면 고집적화되는 반도체 소자의 제조 공정에 적용할 수 없는 SA-STI 공정을 이용하지 않고도 하나의 도전층을 이용하여 플로팅 게이트를 형성하면서 셀 사이의 간격을 충분히 확보하여 인접 셀간 간섭 효과를 최소화할 수 있고, 셀 영역의 소자 분리막을 소정 두께 식각하여 EFH를 조절함으로써 유전체막과 플로팅 게이트의 접촉 면적을 증가시켜 커플링비를 향상시킬 수 있다.
또한, 고전압 트랜지스터 영역만을 덮는 감광막을 형성한 후 소자 분리막을 식각하는 공정을 실시하거나 고전압 트랜지스터 영역의 게이트 산화막 두께만큼 반도체 기판을 식각한 후 게이트 산화막을 형성하여 셀 영역과 고전압 트랜지스터 영역의 단차를 같게 함으로써 셀 영역의 터널 산화막보다 두꺼운 고전압 트랜지스터 영역의 게이트 산화막에 의해서도 커플링비를 증가시킬 수 있다.

Claims (16)

  1. 활성영역에는 터널 산화막과 언도프트 폴리실리콘막 및 도프트 폴리실리콘막으로 적층된 제 1 도전층이 형성되고, 소자 분리 영역에는 소자 분리막이 형성된 반도체 기판이 제공되는 단계;
    상기 소자 분리막을 식각하는 단계;
    상기 소자 분리막 및 상기 제 1 도전층의 표면을 따라 유전체막을 형성하는 단계;
    상기 유전체막의 상부에 제 2 도전층을 형성하는 단계; 및
    상기 제 2 도전층, 상기 유전체막, 상기 제 1 도전층 및 상기 터널 산화막을 패터닝하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 소자 분리막은,
    상기 반도체 기판 상부에 상기 터널 산화막, 상기 제 1 도전층 및 하드 마스크막을 순차적으로 형성하는 단계;
    소자 분리 마스크를 이용한 사진 및 식각 공정으로 상기 하드 마스크막, 제 1 도전층 및 터널 산화막의 소자 분리 영역을 식각하여 상기 플로팅 게이트 패턴을 형성한 후 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 형성된 상기 반도체 기판상에 절연막을 형성하는 단계; 및
    상기 하드 마스크막이 노출되도록 상기 절연막을 연마한 후 상기 하드 마스크막을 제거하는 단계로 이루어진 플래쉬 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 1 도전층은 700Å 내지 1500Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서, 상기 언도프트 폴리실리콘막은 상기 제 1 도전층의 1/2 이하의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 소자 분리막을 식각하는 단계는 습식 식각 공정으로 실시하는 플래쉬 메모리 소자의 제조 방법.
  6. 셀 영역 및 고전압 트랜지스터 영역을 포함한 반도체 기판이 제공되는 단계;
    상기 셀 영역의 상기 반도체 기판 상부에 터널 산화막을 형성하고, 상기 고전압 트랜지스터 영역의 상기 반도체 기판 상부에 게이트 산화막을 각각 형성하는 단계;
    상기 터널 산화막 및 상기 게이트 산화막 상부에 제 1 도전층 및 하드 마스크막을 형성하고, 상기 셀 영역 상에 형성된 상기 제 1 도전층과 상기 터널 산화막 및 상기 고전압 트랜지스터 영역 상에 형성된 상기 제1 도전층과 상기 게이트 산화막을 패터닝하고, 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 절연막을 형성한 후 연마하고, 상기 하드 마스크막을 제거하여 소자 분리막을 형성하는 단계;
    상기 고전압 트랜지스터 영역을 폐쇄하고 상기 셀 영역을 노출시키는 마스크를 형성한 후 상기 셀 영역의 상기 소자 분리막만을 일정 두께로 식각하는 단계;
    상기 마스크를 제거한 후 상기 셀 영역 및 고전압 트랜지스터 영역의 상기 소자 분리막의 일부를 식각하는 단계; 및
    상기 소자 분리막 및 상기 제 1 도전막 상부에 유전체막 및 제 2 도전층을 형성한 후 패터닝하여 셀 게이트 및 고전압 트랜지스터 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  7. 제 6 항에 있어서, 상기 터널 산화막은 70Å 내지 90Å의 두께로 형성하고, 상기 게이트 산화막은 350Å 내지 400Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  8. 제 6 항에 있어서, 상기 제 1 도전층은 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 700Å 내지 1500Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서, 상기 언도프트 폴리실리콘막은 상기 제 1 도전층의 1/2 이하의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  10. 제 6 항에 있어서, 상기 셀 영역의 소자 분리막은 습식 식각 공정으로 식각하는 플래쉬 메모리 소자의 제조 방법.
  11. 제 6 항에 있어서, 상기 셀 영역 및 상기 고전압 트랜지스터 영역의 상기 소자 분리막은 상기 마스크 제거 후 실시되는 습식 세정 공정에 의해 식각되는 플래쉬 메모리 소자의 제조 방법.
  12. 셀 영역 및 고전압 트랜지스터 영역을 포함한 반도체 기판이 제공되는 단계;
    상기 고전압 트랜지스터 영역의 상기 반도체 기판을 식각하는 단계;
    상기 셀 영역의 상기 반도체 기판상에 터널 산화막을 형성하고, 상기 고전압 트랜지스터 영역의 상기 반도체 기판상에 게이트 산화막을 형성하는 단계;
    상기 터널 산화막 및 상기 게이트 산화막 상부에 제 1 도전층 및 하드 마스크막을 형성하고, 상기 셀 영역 상에 형성된 상기 제 1 도전층과 상기 터널 산화막 및 상기 고전압 트랜지스터 영역 상에 형성된 상기 제1 도전층과 상기 게이트 산화막을 패터닝하고, 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치가 매립되도록 절연막을 형성한 후 연마하고, 상기 하드 마스크막을 제거하여 소자 분리막을 형성하는 단계;
    상기 셀 영역 및 고전압 트랜지스터 영역의 상기 소자 분리막의 일부를 식각하는 단계; 및
    상기 소자 분리막 및 상기 제 1 도전층 상부에 유전체막 및 제 2 도전층을 형성한 후 패터닝하여 셀 게이트 및 고전압 트랜지스터 게이트를 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
  13. 제 12 항에 있어서, 상기 고전압 트랜지스터 영역의 상기 반도체 기판은 상기 터널 산화막과 상기 게이트 산화막의 두께를 고려하여 상기 터널 산화막과 상기 게이트 산화막이 상기 반도체 기판의 표면 높이로부터 같아지도록 식각하는 플래쉬 메모리 소자의 제조 방법.
  14. 제 12 항에 있어서, 상기 제 1 도전층은 언도프트 폴리실리콘막 및 도프트 폴리실리콘막을 적층하여 700Å 내지 1500Å의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  15. 제 14 항에 있어서, 상기 언도프트 폴리실리콘막은 상기 제 1 도전층의 1/2 이하의 두께로 형성하는 플래쉬 메모리 소자의 제조 방법.
  16. 제 12 항에 있어서, 상기 셀 영역 및 상기 고전압 트랜지스터 영역의 상기 소자 분리막은 습식 식각 공정으로 식각하는 플래쉬 메모리 소자의 제조 방법.
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