KR100719738B1 - 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 - Google Patents
플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 Download PDFInfo
- Publication number
- KR100719738B1 KR100719738B1 KR1020060044729A KR20060044729A KR100719738B1 KR 100719738 B1 KR100719738 B1 KR 100719738B1 KR 1020060044729 A KR1020060044729 A KR 1020060044729A KR 20060044729 A KR20060044729 A KR 20060044729A KR 100719738 B1 KR100719738 B1 KR 100719738B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- oxide film
- gates
- peripheral circuit
- region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 47
- 229920005591 polysilicon Polymers 0.000 claims abstract description 39
- 230000002093 peripheral effect Effects 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000005468 ion implantation Methods 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 10
- 230000008878 coupling Effects 0.000 abstract description 9
- 238000010168 coupling process Methods 0.000 abstract description 9
- 238000005859 coupling reaction Methods 0.000 abstract description 9
- 238000002955 isolation Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Power Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 소자에 관한 것으로, 셀 영역 및 주변회로 영역이 확정된 반도체기판 상부에 다수의 게이트를 형성하는 단계; 전체구조상부에 제 1 산화막, 폴리실리콘막 및 제 2 산화막을 순차적으로 형성하는 단계; 상기 제 2산화막, 폴리실리콘막 및 제 1산화막을 전면식각하여 상기 게이트들 사이에 사이드 월(Side Wall)을 형성하는 단계; 상기 주변회로 영역의 상기 반도체 기판에 고농도 이온 주입 공정을 실시하는 단계를 포함한 공정을 실시하여 커플링(Coupling) 방지 및 균일성을 확보함으로써, 프로그램 문턱전압 변동(Program Vt Variation)을 줄일 수 있는 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법이 제시된다.
낸드 플래시 셀(NAND Flash Cell), 커플링(Coupling), 게이트 트랜지스터(Gate Tr), 프로그램 문턱전압(Program Vt)
Description
도 1은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 단면도 이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 공정을 순서적으로 도시한 소자의 단면도 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200 : 반도체 기판 202 : 터널 산화막
204 : 제 1 도전층 206 : 유전체막
208 : 제 2 도전층 210 : 저농도 이온주입영역
212 : 제 1 산화막 214 : 폴리실리콘막
216 : 제 2 산화막 218 : 사이드 월(Side Wall)
220 : 고농도 이온주입영역
본 발명은 플래쉬 메모리 소자에 관한 것으로서, 특히 70나노 이하의 낸드 또는 노어 플래시 메모리 셀 형성시 셀 게이트 간에 사이드 월(Side Wall)을 형성 하여 커플링(Coupling)을 방지할 수 있는 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법에 관한 것이다.
NAND형 플래쉬 메모리 소자는 다수의 셀 블럭을 포함하여 구성되는데, 하나의 셀 블럭은 데이터를 저장하기 위한 다수의 셀이 직력 연결된 셀 스트링, 셀 스트링과 드레인 및 셀 스트링과 소오스 사이에 각각 드레인 선택 트랜지스터 및 소오스 선택 트랜지스터를 포함하여 구성된다.
이하, 종래의 플래쉬 메모리 소자의 제조 방법에 대해 간략하게 설명하면, 반도체 기판에 에스티아이(STI: Shallow Trench Isolation) 공정을 통해 소자분리막을 형성하여 액티브 영역과 필드 영역을 확정한다.
액티브 영역 위에는 터널 산화막이 일정 두께로 형성되며, 이 터널 산화막 상부에는 플로팅 게이트용 도전층으로 사용되는 예컨대 폴리실리콘막이 형성된다. 상기 폴리실리콘막 상부에는 유전체막이 형성되는데, 이 유전체막은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성된다.
유전체막 상부에는 컨트롤 게이트용 도전층으로 사용되는 예컨대 폴리실리콘막이 다시 형성되며, 이 폴리실리콘막은 모든 단위 셀에 공통되도록 형성된다.
컨트롤 게이트용 폴리실리콘막의 상부에 텅스텐실리사이드가 증착되어 컨트롤 게이트 전극이 형성되고, 상기 컨트롤 게이트 전극의 상부에 다시 게이트 하드마스크를 증착한 후 사진 및 식각 공정으로 게이트 라인을 형성한다.
그러나, 최근 반도체 소자가 소형화 또는 집적화되면서, 특히 100나노 이하의 낸드 플래시 메모리 셀의 경우, 셀 게이트(Cell Gate) 간의 상호간섭으로 인해 인접 셀 게이트를 프로그램(Program) 할 때 프로그램 문턱전압(Program Vt)이 변동되는 문제점이 있다.
본 발명의 목적은 소형 낸드 또는 노아 플래시 소자의 셀 형성시, 셀 게이트들 간에 사이드 월(Side Wall)을 형성하여 커플링(Coupling) 방지 및 균일성을 확보함으로써, 프로그램 문턱전압 변동(Program Vt Variation)을 줄일 수 있는 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 플래쉬 메모리 소자는, 셀 영역 및 주변회로 영역이 확정된 반도체 기판 상부의 소정 영역에 형성된 복수의 게이트; 및 상기 게이트 사이에 형성된 제 1 산화막, 폴리실리콘막 및 제 2 산화막의 적층구조로 형성된 사이드 월을 포함한다. 상기 셀 영역의 게이트 간 간격은 주변회로 영역의 게이트 간 간격보다 좁게 형성되어, 상기 셀 영역에 형성된 상기 사이드 월은 게이트들 간의 스페이스가 매립되게 형성되고, 주변회로 영역에 형성된 상기 사이드 월은 게이트의 측벽부에만 형성된다. 상기 폴리실리콘막은 도프드 폴리실리콘(Doped Poly-Si)으로 형성한다.
또한, 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 방법은, 셀 영역 및 주변회로 영역이 확정된 반도체기판 상부에 다수의 게이트를 형성하는 단계; 전체구조상부에 제 1산화막, 폴리실리콘막 및 제 2산화막을 순차적으로 형성하는 단계; 상기 제 2산화막, 폴리실리콘막 및 제 1산화막을 전면식각하여 상기 게이 트들 사이에 사이드 월(Side Wall)을 형성하는 단계; 상기 주변회로 영역의 상기 반도체 기판에 고농도 이온 주입 공정을 실시하는 단계를 포함한다.
상기 다수의 게이트를 형성하는 단계는, 반도체 기판에 터널산화막, 플로팅 게이트용 제 1도전층, 유전체막, 컨트롤 게이트용 제 2도전층을 순차적으로 형성하는 단계와, 상기 제 2도전층, 유전체막, 제 1도전층 및 터널산화막의 일부를 제거하여 게이트를 형성하는 단계와, 상기 게이트 사이의 반도체 기판에 저농도 이온주입 공정을 형성하는 단계를 포함한다.
상기 셀 영역의 게이트 간 간격은 주변회로 영역의 게이트 간 간격보다 좁게 형성되어, 상기 셀 영역에 형성된 상기 사이드 월은 게이트들 간의 스페이스가 매립되게 형성되고, 주변회로 영역에 형성된 상기 사이드 월은 게이트의 측벽부에만 형성된다. 상기 폴리실리콘막은 도프드 폴리실리콘(Doped Poly-Si)으로 형성한다.
또한, 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 구동 방법은 셀 영역 및 주변회로 영역이 확정된 반도체 기판 상부의 소정 영역에 형성된 복수의 게이트; 및 상기 게이트 사이에 제 1 산화막, 폴리실리콘막 및 제 2 산화막으로 형성된 사이드 월을 포함하며, 프로그램시 상기 셀 영역의 사이드 월 내에 형성된 폴리실리콘막에 전원을 인가하며, 상기 주변회로 영역의 사이드 월 내에 형성된 폴리실리콘막에는 전원을 인가하지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 단면도 이다. 도 1을 참조하면, 반도체 기판(100) 상부에 터널 산화막(102), 플로팅 게이트용 제 1 도전층(104), 유전체막(106) 및 컨트롤 게이트용 제 2 도전층(108)이 적층된 다수의 게이트가 셀 영역(A)과 주변회로 영역(B)에 형성된다. 이온 주입 공정에 의해 반도체 기판(100) 상에 저농도 이온주입영역(110)이 형성된다. 그리고, 상기 셀 게이트 및 선택 트랜지스터 게이트의 측벽에는 제 1 산화막(112), 폴리실리콘막(114) 및 제 2 산화막(116)을 적층하여 게이트 간 커플링을 방지할 수 있는 사이드 월(Side Wall)(118)을 형성한다. 이때, 폴리실리콘막(114)은 폴리실리콘에 불순물이 섞인 도프드 폴리실리콘(Doped Poly-Si)을 사용하는 것이 바람직하다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 플래쉬 메모리 소자의 제조 공정을 순서적으로 도시한 소자의 단면도 이다.
도 2a를 참조하면, 셀 영역(Cell area, A) 및 주변회로 영역(peri area, B)이 확정된 반도체 기판(200) 상부에 터널 산화막(202) 및 플로팅 게이트용 제 1 도전층(204)을 형성한다. 제 1 도전층(204)은 바람직하게는 폴리실리콘막을 이용한다. 소자 분리 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층(204), 터널 산화막(202) 및 반도체 기판(200)을 소정 깊이로 식각하여 트랜치(미도시)를 형성한다. 이에 의해 라인 형태의 액티브 영역과 필드영역이 확정된다. 트랜치(미도시)가 매립되도록 전체 구조 상부에 절연막을 형성한 후 연마하여 소자분리막(미도시)을 형성한다. 또한, 소자분리막(미도시)을 소정 두께 식각하여 소자 분리막의 유효 두께(EFH)를 조절하는 공정을 선택적으로 실시할 수 있다. 전체구조상부에 상부에 산화막, 질화막, 산화막이 순차적으로 적층된 구조인 유전체막(206) 및 컨트롤 게이 트용 제 2 도전층(208)을 형성한다. 컨트롤 게이트용 제 2 도전층(208)은 폴리실리콘막 또는 폴리실리콘막과 텅스텐실리사이드막의 적층 구조를 이용한다. 그리고, 소자분리막(미도시)과 직교하는 형태의 셀 게이트 마스크를 이용한 사진 및 식각 공정으로 제 2 도전층(208) 및 유전체막(206)을 식각한 후 하부의 제 1 도전층(204)을 식각한다. 이에 의해 플로팅 게이트와 컨트롤 게이트가 적층된 셀 게이트가 형성된다. 한편, 셀 게이트와 동일 공정에 의해 선택 트랜지스터 게이트도 형성되는데, 선택 트랜지스터 게이트는 유전체막(206)을 일부 제거하여 형성함이 바람직하다. 그리고 노출된 반도체 기판(200)에 불순물 주입공정을 통하여 저농도 이온주입영역(210)을 형성한다. 셀 영역(A)에서 게이트 간의 간격은 주변회로 영역(B)에서의 게이트 간의 간격보다 좁다.
도 2b를 참조하면, 전체구조상부에 재산화(Re Oxidation) 공정을 실시하여 게이트 라인 및 노출된 반도체 기판(200)을 보호하기 위한 제 1 산화막(212)을 형성한다.
제 1 산화막(212)의 상부에 폴리실리콘막(214)을 형성한 후에 전체구조상부에 제 2 산화막(216)을 형성한다. 이때, 폴리실리콘막(214)은 폴리실리콘에 불순물이 섞인 도프드 폴리실리콘(Doped Poly-Si)을 사용하는 것이 바람직하다.
상기 제 2산화막(216)을 형성하면, 셀 영역(A)의 게이트 간 간격은 주변회로 영역(B)의 게이트 간 간격보다 좁기 때문에 상기 셀 영역(A)의 게이트와 게이트 사이의 스페이스는 상기 제 2산화막(116)에 의해 채워지고, 상기 주변회로 영역(B)의 게이트와 게이트 사이의 스페이스는 완전히 채워지지 않는다.
도 2c를 참조하면, 전면식각(Etch Back) 공정을 실시하여 제 2 산화막(216), 폴리실리콘막(214) 및 제 1 산화막(212)을 서로 다른 식각용액을 사용하여 순차적으로 식각한다. 그로인해, 게이트 간 커플링을 방지할 수 있는 사이드 월(Side Wall)(218)이 형성된다. 즉, 사이드 월(218)은 제 1산화막(212), 폴리실리콘막(214) 및 제 2산화막(216)으로 이루어진다.
사이드 월(218)은 셀 영역(A) 및 주변회로 영역(B)에 형성되나, 상기 셀 영역(A)은 주변회로 영역(B) 보다 게이트 간 간격이 좁기 때문에 상기 사이드 월(218)에 의해 게이트들 간의 스페이스가 매립되고, 상기 주변회로 영역(B)의 게이트는 게이트의 측벽부에만 상기 사이드 월(218)이 형성된다.
따라서, 후속공정으로 상기 주변회로 영역(B)의 반도체 기판에 소스(Source)와 드레인(Drain)을 형성하기 위한 이온 주입 공정을 실시하여 고농도 이온주입영역(220)을 형성한다.
한편, 전술한 도 2a 내지 도 2c의 공정순서로 제조된 플래쉬 메모리 소자의 구동방법을 설명하면, 프로그램시 셀 영역(A)의 사이드 월(218) 내에 형성된 폴리실리콘막(214)에 전원(Vcc)을 인가하며, 주변회로 영역(B)의 사이드 월(218) 내에 형성된 폴리실리콘막(214)에는 전원을 인가하지 않고 플로팅(Floating) 시킨다.
따라서, 소형 낸드 또는 노아 플래시 메모리 셀 형성시, 셀 게이트(Cell Gate) 간에 형성한 사이드 월(Side Wall)에 의해 커플링(Coupling) 방지 및 균일성을 확보할 수 있다. 그러므로, 바로 인접 셀 게이트를 프로그램 하여도 프로그램 문턱전압 변동(Program Vt Variation)에 의한 셀 특성의 변화를 방지할 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 소형 낸드 또는 노아 플래시 메모리 셀 형성시 셀 게이트(Cell Gate) 간에 사이드 월(Side Wall)을 형성하여 커플링(Coupling) 방지 및 균일성을 확보함으로써, 바로 인접 셀 게이트를 프로그램하여도 프로그램 문턱전압 변동(Program Vt Variation)에 의한 셀 특성의 변화를 방지할 수 있다.
Claims (8)
- 셀 영역 및 주변회로 영역이 확정된 반도체 기판 상부의 소정 영역에 형성된 복수의 게이트; 및상기 게이트 사이에 형성된 제 1 산화막, 폴리실리콘막 및 제 2 산화막의 적층구조로 형성된 사이드 월을 포함하는 플래쉬 메모리 소자.
- 제 1 항에 있어서,상기 셀 영역의 게이트 간 간격은 주변회로 영역의 게이트 간 간격보다 좁게 형성되어, 상기 셀 영역에 형성된 상기 사이드 월은 게이트들 간의 스페이스가 매립되게 형성되고, 주변회로 영역에 형성된 상기 사이드 월은 게이트의 측벽부에만 형성되는 플래쉬 메모리 소자.
- 제 1 항에 있어서,상기 폴리실리콘막은 도프드 폴리실리콘(Doped Poly-Si)으로 형성하는 플래쉬 메모리 소자.
- 셀 영역 및 주변회로 영역이 확정된 반도체기판 상부에 다수의 게이트를 형성하는 단계;전체구조상부에 제 1산화막, 폴리실리콘막 및 제 2산화막을 순차적으로 형성 하는 단계;상기 제 2산화막, 폴리실리콘막 및 제 1산화막을 전면식각하여 상기 게이트들 사이에 사이드 월(Side Wall)을 형성하는 단계; 및상기 주변회로 영역의 상기 반도체 기판에 고농도 이온 주입 공정을 실시하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 다수의 게이트 형성방법은,반도체 기판에 터널산화막, 플로팅 게이트용 제 1도전층, 유전체막, 컨트롤 게이트용 제 2도전층을 순차적으로 형성하는 단계;상기 제 2도전층, 유전체막, 제 1도전층 및 터널산화막의 일부를 제거하여 게이트를 형성하는 단계; 및상기 게이트 사이의 반도체 기판에 저농도 이온주입 공정을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 셀 영역의 게이트 간 간격은 주변회로 영역의 게이트 간 간격보다 좁게 형성되어, 상기 셀 영역에 형성된 상기 사이드 월은 게이트들 간의 스페이스가 매립되게 형성되고, 주변회로 영역에 형성된 상기 사이드 월은 게이트의 측벽부에만 형성되는 플래쉬 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 폴리실리콘막은 도프드 폴리실리콘(Doped Poly-Si)으로 형성하는 플래쉬 메모리 소자의 제조 방법.
- 셀 영역 및 주변회로 영역이 확정된 반도체 기판 상부의 소정 영역에 형성된 복수의 게이트; 및상기 게이트 사이에 제 1 산화막, 폴리실리콘막 및 제 2 산화막으로 형성된 사이드 월을 포함하며,프로그램시 상기 셀 영역의 사이드 월 내에 형성된 폴리실리콘막에 전원을 인가하며, 상기 주변회로 영역의 사이드 월 내에 형성된 폴리실리콘막에는 전원을 인가하지 않는 플래쉬 메모리 소자의 구동 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/477,981 US7750384B2 (en) | 2005-06-29 | 2006-06-28 | Flash memory device having intergated plug |
| JP2006178905A JP5030049B2 (ja) | 2005-06-29 | 2006-06-29 | フラッシュメモリ素子、その駆動方法および製造方法 |
| US12/830,102 US8034681B2 (en) | 2005-06-29 | 2010-07-02 | Method of forming flash memory device having inter-gate plug |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20050057268 | 2005-06-29 | ||
| KR1020050057268 | 2005-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070001793A KR20070001793A (ko) | 2007-01-04 |
| KR100719738B1 true KR100719738B1 (ko) | 2007-05-18 |
Family
ID=37597741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060044729A KR100719738B1 (ko) | 2005-06-29 | 2006-05-18 | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR100719738B1 (ko) |
| CN (1) | CN100573879C (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101078899B1 (ko) * | 2010-01-29 | 2011-11-01 | 주식회사 팬택 | 플렉서블 디스플레이의 영상 출력 위치 제어 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0974145A (ja) * | 1995-09-06 | 1997-03-18 | Ricoh Co Ltd | マスクｒｏｍ装置とその製造方法 |
| JPH11195719A (ja) | 1997-12-26 | 1999-07-21 | Sedai Sekitai Denro Kofun Yugenkoshi | 分割ゲート型フラッシュメモリ・セルの製造方法 |
| JP2000277633A (ja) | 1999-03-23 | 2000-10-06 | Nec Corp | 半導体記憶装置及びその製造方法 |
| US6207507B1 (en) | 1998-03-30 | 2001-03-27 | Taiwan Semiconductor Manufacturing Corp. | Multi-level flash memory using triple well process and method of making |
-
2006
- 2006-05-18 KR KR1020060044729A patent/KR100719738B1/ko not_active IP Right Cessation
- 2006-06-29 CN CNB2006101101880A patent/CN100573879C/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0974145A (ja) * | 1995-09-06 | 1997-03-18 | Ricoh Co Ltd | マスクｒｏｍ装置とその製造方法 |
| JPH11195719A (ja) | 1997-12-26 | 1999-07-21 | Sedai Sekitai Denro Kofun Yugenkoshi | 分割ゲート型フラッシュメモリ・セルの製造方法 |
| US6207507B1 (en) | 1998-03-30 | 2001-03-27 | Taiwan Semiconductor Manufacturing Corp. | Multi-level flash memory using triple well process and method of making |
| JP2000277633A (ja) | 1999-03-23 | 2000-10-06 | Nec Corp | 半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN100573879C (zh) | 2009-12-23 |
| KR20070001793A (ko) | 2007-01-04 |
| CN1893087A (zh) | 2007-01-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7384843B2 (en) | Method of fabricating flash memory device including control gate extensions | |
| TWI756386B (zh) | 半導體裝置的製造方法 | |
| US7745284B2 (en) | Method of manufacturing flash memory device with conductive spacers | |
| KR100745957B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100375220B1 (ko) | 플래시 메모리 장치 형성방법 | |
| KR100771805B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| JP2009170781A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US7041555B2 (en) | Method for manufacturing flash memory device | |
| JP5030049B2 (ja) | フラッシュメモリ素子、その駆動方法および製造方法 | |
| KR20050106822A (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| US20100102375A1 (en) | Semiconductor device and manufacturing method thereof | |
| US8476694B2 (en) | Memory cell, memory device and method for manufacturing memory cell | |
| KR101085620B1 (ko) | 불휘발성 메모리 소자의 게이트 패턴 형성방법 | |
| KR100719738B1 (ko) | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 | |
| KR100871982B1 (ko) | 플래시 메모리 셀 및 그 제조 방법 | |
| KR20060131199A (ko) | 게이트 형성 방법 | |
| JP2011151072A (ja) | 不揮発性半導体記憶装置 | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100719692B1 (ko) | 플래쉬 메모리 소자 및 그 제조 방법 | |
| JP2005322927A (ja) | フラッシュメモリ素子及びその製造方法 | |
| KR100529649B1 (ko) | 비휘발성 반도체 메모리 소자의 제조 방법 | |
| KR100734075B1 (ko) | 플래쉬 메모리 셀의 구조 및 그의 제조 방법 | |
| KR100908545B1 (ko) | 반도체 소자의 제조방법 | |
| KR20050038751A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20060096547A (ko) | 플래쉬 메모리 소자의 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120424 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |