KR20050038751A - 플래시 메모리 소자의 제조 방법 - Google Patents
플래시 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20050038751A KR20050038751A KR1020030073986A KR20030073986A KR20050038751A KR 20050038751 A KR20050038751 A KR 20050038751A KR 1020030073986 A KR1020030073986 A KR 1020030073986A KR 20030073986 A KR20030073986 A KR 20030073986A KR 20050038751 A KR20050038751 A KR 20050038751A
- Authority
- KR
- South Korea
- Prior art keywords
- floating gate
- forming
- trench
- memory device
- flash memory
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000005468 ion implantation Methods 0.000 claims abstract description 5
- 125000006850 spacer group Chemical group 0.000 claims abstract description 5
- 239000000758 substrate Substances 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims description 2
- 239000003989 dielectric material Substances 0.000 claims 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract 1
- 229910052698 phosphorus Inorganic materials 0.000 abstract 1
- 239000011574 phosphorus Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 230000015654 memory Effects 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000010291 electrical method Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 소정의 트렌치 내부에 플로팅 게이트를 매립하여 형성함으로써, 소자의 셀 사이즈를 감소시킬 수 있도록 하는 @에 관한 것으로, 상기 플래시 메모리 소자의 제조 방법은 반도체 기판에 소자간 분리 영역 및 플로팅 게이트 예정 영역에 STI를 형성하는 단계와, 상기 플로팅 게이트 예정 영역을 식각하여 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 내부에 터널 산화막을 형성하는 단계와, 상기 터널 산화막이 형성된 트렌치 내부를 플로팅 게이트 물질로 매립하는 단계와, 상기 플로팅 게이트 물질에 대한 평탄화를 진행하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상부에 유전체막을 형성하는 단계와, 상기 유전체막 상부에 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트 측벽에 스페이서를 형성하고 소오스 드레인 이온 주입을 실시하는 단계를 포함하여 구성된다.
Description
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 기판에 소정 깊이의 트렌치를 형성하고 트렌치 내부에 플로팅 게이트를 매립하여 형성함으로써, 셀 사이즈를 감소시킬 수 있도록 하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
기능적으로 가장 이상적인 메모리 소자는 사용자가 임의로 전기적인 방법에 의해 기억상태를 스위칭함으로서 용이하게 프로그래밍할 수 있으며 전원이 제거되어도 메모리 상태를 그래도 유지할 수 있는 비휘발성의 반도체 메모리 소자이다.
현재, 공정기술 측면에서 비휘발성 반도체 메모리(Non-Volatile Semiconductor Memories:NVSM)는 크게 플로팅게이트 계열과 두종류 이상의 유전막이 2중, 3중으로 적층된 MIS(Metal-Insulator-Semiconductor) 계열로 구분한다.
플로팅 게이트 계열은 전위 우물(potential well)을 이용하여 메모리 특성을 구현하며, 현재 플래쉬 EEPROM으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적인데, ETOX 타입의 플래시 셀 구조에서는 집적도가 향상이 될수록 숏 채널 현상이 야기된다. 이로 인한 플로팅 게이트의 누설 전류 및 소오스/드레인 콘택과 플로팅 게이트간의 쇼트를 방지하기 위하여, 일정 간격을 유지할 필요성이 발생하게 되어, 결국 셀 사이즈가 증가되는 문제점이 발생한다.
이하에서 첨부된 도면을 참고하여 종래 기술에 의한 플래시 메모리 소자의 문제점을 설명한다.
도1은 종래 기술에 의한 플래시 메모리 소자를 나타낸 단면도로, 상기 종래 기술에 의한 플래시 메모리 소자의 제조 방법을 도1을 참조하여 설명하면, 우선, 실리콘 기판(100) 상에 소자간 분리를 위하여 STI(110)를 형성한 후에 열산화 공정을 진행하여 터널 산화막(120)을 형성한다.
그런 다음, 플로팅 게이트 폴리(130)와 ONO 유전체막등의 절연막(140)과 콘트롤 게이트 폴리(150)를 차례로 형성한 후에 소정의 사진 및 식각 공정을 진행하여 스택 타입이 되도록 한다.
이후, 채널 이온 주입(미도시함)을 실시하고 소오스/드레인 접합 영역(160)을 형성한 후에 층간 절연막(170)을 증착한다. 그리고 사진 및 식각 공정으로 소오스/드레인 접합에 연결 되도록 콘택을 형성하고, 그 상부에 금속 배선(180)을 형성한다.
상기와 같은 종래 기술에 의한 플래시 메모리 소자의 제조 방법에 의하면, 집적도가 향상 될 수록 숏 채널 현상이 발생하게 된다. 이러한 숏 채널에 의해 플로팅 게이트의 누설 전류 및 소오스/드레인 콘택과 플로팅 게이트간 쇼트가 발생하게 되는데, 이를 방지하기 위하여 일정 간격을 유지하게되면 셀 사이즈가 증가하게 되고, 플로팅 게이트 및 콘트롤 게이트로 사용되는 폴리실리콘의 두께가 감소하지 않아 콘택 형성이 어려운 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 실리콘 기판에 트렌치를 형성하고 트렌치 내부에 플로팅 게이트를 매립하여 형성함으로써 셀 사이즈를 감소시킬 뿐만 아니라 플로팅 게이트와 소오스/드레인 콘택 간의 쇼트 현상을 예방할 수 있도록 하는 플래시 메모리 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명은 반도체 기판에 소자간 분리 영역 및 플로팅 게이트 예정 영역에 STI를 형성하는 단계와, 상기 플로팅 게이트 예정 영역을 식각하여 소정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 내부에 터널 산화막을 형성하는 단계와, 상기 터널 산화막이 형성된 트렌치 내부를 플로팅 게이트 물질로 매립하는 단계와, 상기 플로팅 게이트 물질에 대한 평탄화를 진행하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트 상부에 유전체막을 형성하는 단계와, 상기 유전체막 상부에 콘트롤 게이트를 형성하는 단계와, 상기 콘트롤 게이트 측벽에 스페이서를 형성하고 소오스 드레인 이온 주입을 실시하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
상기 본 발명에 의한 플래시 메모리 소자의 제조 방법에 따르면, 실리콘 기판의 플로팅 게이트 예정 영역에 트렌치를 형성하고, 트렌치 내부에 플로팅 게이트를 매립함으로써 셀 사이즈를 감소시킬 수 있을 뿐만 아니라, 공정 마진을 확보할 수 있게된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2d는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 소자간 절연을 위하여 STI(210)를 형성한다. 이때, 플로팅 게이트 형성 예정 영역에도 STI(210')을 형성한다. 그리고, 패드 산화막(220) 및 패드 질화막(230)을 증착하고 포토레지스트 패턴(PR)을 이용하여 플로팅 게이트 형성 예정 영역의 패드 질화막(230) 및 패드 산화막(220) 그리고 STI(210')를 식각하여 소정 깊이의 트렌치(240)를 형성한다.
그리고 나서, 도2b에 도시된 바와 같이 그런 다음 트렌치 내부에 열산화 공정을 진행하여 터널 산화막(250)을 형성하고, 플로팅 게이트(260)로 이용될 폴리실리콘을 증착한다. 그리고 화학 기계적 연마 공정(CMP)으로 평탄화한 후에 인산 용액을 이용한 습식 식각 공정을 진행하여 상기 패드 질화막(230)을 제거한다.
이어서, 도2c에 도시된 바와 같이 플로팅 게이트(260) 상부에 유전체막으로 ONO막(270)을 형성한 후 콘트롤 게이트(280)로 이용할 폴리실리콘을 증착하고 패터닝한다. 이때, 상기 유전체막으로는 고유전체막 예를 들어 Ta2O5 등을 이용할 수 있다.
그리고 나서, 콘트롤 게이트(280)의 측벽에 통상적인 방법으로 스페이서(290)를 형성한다. 그런 다음, 실리콘 기판(200)에 N+, 또는 P+ 이온 주입을 실시하여 소오스/드레인 접합 영역(300)을 형성한다.
이후, 층간 절연막(310)을 전면에 증착한 후 소오드/드레인에 연결되도록 콘택홀(미도시함)을 형성하고 소오스/드레인 콘택에 연결되도록 도2a에 도시된 바와 같이 금속 배선(320)을 형성한다.
이와 같이 본원 발명은 실리콘 기판에 소정 깊이의 트렌치를 형성한 후 트렌치 내에 플로팅 게이트를 매립하여 형성함으로써 셀 사이즈를 감소시킬 수 있을 뿐만 아니라, 공정 마진을 확보할 수 있다.
상기한 바와 같이 본 발명은 트렌치 내부에 플로팅 게이트를 형성함으로써 주변 회로 영역의 게이트 전극과 셀 영역의 콘트롤 게이트 패터닝시에 DOF(Depth Of Focus) 마진을 증가시킬 수 있고, 셀 사이즈를 감소시킬 수 있어 집적도를 향상시킬 수 있는 이점이 있다.
또한, 소오스/드레인 콘택과의 쇼트를 예방 할 수 있어, 콘택 마진을 확보할 수 있는 이점이 있다.
도1은 종래 기술에 의한 플래시 메모리 소자를 나타낸 단면도이다.
도2a 내지 도2d는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 210 : STI
220 : 패드 산화막 230 : 패드 질화막
240 : 트렌치 250 : 터널 산화막
260 : 플로팅 게이트 270 : 유전체막
280 : 콘트롤 게이트 290 : 스페이서
300 : 소오스/드레인 310 : 층간 절연막
320 : 금속 배선
Claims (3)
- 반도체 기판에 소자간 분리 영역 및 플로팅 게이트 예정 영역에 STI를 형성하는 단계와,상기 플로팅 게이트 예정 영역을 식각하여 소정 깊이의 트렌치를 형성하는 단계와,상기 트렌치 내부에 터널 산화막을 형성하는 단계와,상기 터널 산화막이 형성된 트렌치 내부를 플로팅 게이트 물질로 매립하는 단계와,상기 플로팅 게이트 물질에 대한 평탄화를 진행하여 플로팅 게이트를 형성하는 단계와,상기 플로팅 게이트 상부에 유전체막을 형성하는 단계와,상기 유전체막 상부에 콘트롤 게이트를 형성하는 단계와,상기 콘트롤 게이트 측벽에 스페이서를 형성하고 소오스 드레인 이온 주입을 실시하는 단계를포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 플로팅 게이트 예정 영역의 STI는 산화막, 질화막, 산화 질화막 중 어느 하나 이상으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 1항에 있어서, 상기 유전체막은 ONO 또는 고유전체 물질중 어느 하나를 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030073986A KR20050038751A (ko) | 2003-10-22 | 2003-10-22 | 플래시 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030073986A KR20050038751A (ko) | 2003-10-22 | 2003-10-22 | 플래시 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050038751A true KR20050038751A (ko) | 2005-04-29 |
Family
ID=37241078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030073986A KR20050038751A (ko) | 2003-10-22 | 2003-10-22 | 플래시 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050038751A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910524B1 (ko) * | 2007-11-20 | 2009-07-31 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그 제조 방법 |
| CN105655343A (zh) * | 2016-03-03 | 2016-06-08 | 上海格易电子有限公司 | 一种闪存存储器及其制作方法 |
-
2003
- 2003-10-22 KR KR1020030073986A patent/KR20050038751A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100910524B1 (ko) * | 2007-11-20 | 2009-07-31 | 주식회사 동부하이텍 | 플래시 메모리 소자 및 그 제조 방법 |
| CN105655343A (zh) * | 2016-03-03 | 2016-06-08 | 上海格易电子有限公司 | 一种闪存存储器及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7045413B2 (en) | Method of manufacturing a semiconductor integrated circuit using a selective disposable spacer technique and semiconductor integrated circuit manufactured thereby | |
| US7511331B2 (en) | Semiconductor device having side wall spacers | |
| JP2002064157A (ja) | 半導体メモリ集積回路及びその製造方法 | |
| JP2004281662A (ja) | 半導体記憶装置及びその製造方法 | |
| US6784039B2 (en) | Method to form self-aligned split gate flash with L-shaped wordline spacers | |
| KR101044486B1 (ko) | 반도체 소자의 레지스터 및 그 제조방법 | |
| US7439603B2 (en) | Non-volatile memory device and fabricating method thereof | |
| US6569735B2 (en) | Manufacturing method for isolation on non-volatile memory | |
| KR20010003086A (ko) | 플로팅 게이트 형성 방법 | |
| US8034681B2 (en) | Method of forming flash memory device having inter-gate plug | |
| KR100771152B1 (ko) | 트렌치 방식을 이용한 플래시 메모리 셀의 제조방법 | |
| KR101085620B1 (ko) | 불휘발성 메모리 소자의 게이트 패턴 형성방법 | |
| KR20050038751A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100725477B1 (ko) | 반도체 장치와 반도체 장치의 제조 방법 | |
| JP2004356428A (ja) | 不揮発性半導体記憶装置、及び、その製造方法 | |
| KR20030006962A (ko) | 불휘발성 반도체 기억 장치 및 그 제조 방법 | |
| KR100719738B1 (ko) | 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법 | |
| KR100958627B1 (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR100732391B1 (ko) | 비휘발성 메모리 소자의 제조 및 동작 방법 | |
| JP2010067683A (ja) | 半導体装置およびその製造方法 | |
| JP2009252773A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR20030049781A (ko) | 플래시 메모리 셀 제조 방법 | |
| KR100559996B1 (ko) | 플래시 메모리 제조 방법 | |
| KR100688579B1 (ko) | Ｎａｎｄ형 플래쉬 메모리 소자 및 그 제조 방법 | |
| KR20110066495A (ko) | 플래시 메모리 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |