KR100559996B1 - 플래시 메모리 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 반도체 제조 방법 중 플로팅 게이트와 싱글-바디 컨트롤 게이트 및 설렉트 게이트를 포함하는 플래시 메모리 소자 제조 방법에 관한 것이다.
본 발명의 플래시 메모리 제조 방법은 기판에 STI를 형성하는 단계; 상기 기판 위에 게이트 산화층을 증착하는 단계; 상기 게이트 산화층 위에 폴리를 증착하는 단계; 상기 폴리를 패턴하고 에치하여 플로팅 게이트 및 설렉트 게이트를 형성하는 단계; 유전체막을 형성하는 단계; 소오스 및 드레인을 형성하기 위해 CSD(Cell Source Drain, 이하 CSD) 이온을 주입하는 단계; 질화층을 형성하는 단계; 산화층을 증착하는 단계; 컨트롤 게이트를 형성하기 위해 산화층을 패턴하고 에치하여 트렌치를 형성하는 단계; 상기 트렌치의 노출된 질화층을 에치하는 단계; 컨트롤 게이트용 폴리를 증착하는 단계; 및 상기 폴리를 CMP(Chemical Mechanical Polishing, 이하 CMP)로 평탄화하여 컨트롤 게이트를 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 플래시 메모리 제조 방법은 유전체막 손상없이 컨트롤 게이트 사이즈를 축소하여 셀 사이즈를 줄임으로써 고집적화를 구현할 수 있고, 컨트롤 게이트 에치시 발생하는 설렉트 게이트 손상을 방지하는 효과가 있다.
control gate, shrinkage, 유전체막
Description
도 1은 종래기술에 의한 플래시 메모리 셀 구조의 단면도.
도 2 내지 도 8은 본 발명에의한 플래시 메모리 셀 구조의 공정 단면도.
<도면의 주요부분에 대한 부호의 설명>
11 : 게이트 산화층 12 : 플로팅 게이트
13 : 설렉트 게이트 14 : 유전체막
17 : 질화층 18 : 산화막
23 : 컨트롤 게이트
본 발명은 플래시 메모리 제조 방법에 관한 것으로, 보다 자세하게는 유전체막(Oxide-Nitride-Oxide)의 손상없이 컨트롤 게이트 사이즈를 축소하여 셀 사이즈를 줄임으로써 고집적화를 구현하는 것과 컨트롤 게이트 에치시 발생하는 설렉트 게이트 손상을 방지하는 것에 관한 것이다.
최근, 전기적으로 데이터의 소거 및 저장이 가능하고 전원이 공급되지 않아도 데이터 보존이 가능한 비휘발성(Non-Volatile) 반도체 메모리장치는 다양한 분야에서 그 응용이 증가되어 가고 있다.
이러한 비휘발성 반도체장치는 다양한 형태의 메모리 셀을 구성하고 있으며, 대표적으로 낸드(NAND)형 및 노어(NOR)형 비휘발성 반도체장치로 구분된다. 낸드형 비휘발성 반도체장치와 노어형 비휘발성 반도체장치는 고집적화와 고속성으로 대별되는 각각의 장단점을 갖고 있으며, 각각의 장점이 부각되는 응용 분야에서의 사용이 증가되고 있는 추세이다.
특히, 노어형 비휘발성 반도체장치는 하나의 비트 라인에 싱글 트랜지스터로 구성되는 다수의 메모리 셀이 병렬로 연결되어 있으며, 비트 라인으로 연결되는 드레인과 공통 소오스 라인으로 연결되는 소오스 사이에 하나의 메모리 셀 트랜지스터가 연결되어 있는 구조로서 플로팅 게이트와 컨트롤 게이트 사이에 절연막을 개재하여 적층되도록 형성되어 있다.
또한, 노어형 비휘발성 반도체장치는 메모리 셀의 전류를 증대시키며 고속동작이 가능하다는 장점이 있으며, 비트 라인 콘택과 소오스 라인이 차지하는 면적의 증대로 고집적화가 어렵다는 단점이 있다.
상기와 같은 노어형 및 낸드형 메모리소자는 반도체기판에 필드절연막으로 분리된 액티브영역에 플로팅 게이트, 플로팅 게이트와 컨트롤 게이트의 절연을 위한 절연막, 컨트롤 게이트가 적층된 스택형 게이트 구조를 형성한 후 소오스/드레 인을 형성하는 일련의 공정을 통해 완성된다.
종래에는, 불균일한 게이트 표면영역에 의해 컨트롤 게이트와 플로팅 게이트간의 결합 계수를 증가시켜 높은 프로그램, 소거 효율 및 판독 속도를 갖는 비휘발성 메모리 셀 트렌지스터를 제공하는 기술(특허 공개공보 제 2003-0022037), 사진식각공정 대신에 절연 스페이서를 이용한 셀프-얼라인(self-align)방식으로 컨트롤 게이트를 형성함으로써, 현재의 공정 진행상의 어려움 없이 단위 셀 크기를 줄일 수 있도록 한 스택형 플래시 메모리 소자 및 그 제조방법을 제공하는 특허(특허 공개공보 제 2002-0078886), 소자 분리를 위한 필드 산화공정이 필요없는 플래시 메모리소자의 제조방법(특허 등록공보 제 10-0317531)을 제공함으로써, 플로팅 게이트 형성을 위한 사진식각 공정에 제한을 받지 않게 되고, 이로 인해 고집적화가 가능한 작은 셀 사이즈를 구현할 수 있다. 그리고 STI공정에 의해 형성된 절연체에 트렌치를 형성하고 그 전면에 게이트 산화막, 플로팅 게이트, 절연막 등을 형성하여 플래시 소자를 형성하는 기술(특허 공개공보 제 2000-0051203)이 소개 되었다.
그러나, 상기와 같은 종래의 플래시 메모리 소자는 소자분리를 위한 필드산화막 형성시에 산화공정을 실시하면 산화공정에 따른 버즈빅(Bird's Beak) 발생으로 인하여 셀 사이즈의 축소에 제한이 따르고, 산화공정의 진행에 따른 제조공정의 기간을 지연시키게 된다. 또한, 플로팅 게이트 형성시에 식각 공정을 진행함으로써 보다 작은 셀을 구현하고자 할 때 식각 공정에 의한 제한이 따른다는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 플로팅 게이트 및 설렉트 게이트에 유전체막을 증착하고, CSD 이온주입을 한 후 산화층을 증착하고 에치하여 컨트롤 게이트를 위한 트렌치를 형성하고 트렌치 부분의 질화층도 에치한다. 이 이후 컨트롤 게이트용 폴리를 증착하고 CMP로 평탄화하여 소자를 형성하여 유전체막의 손상없이 컨트롤 게이트 사이즈를 축소하여 셀 사이즈를 줄임으로써 고집적화를 구현되도록 하는 플래시 메모리 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판에 STI(Shallow Trench Isolation, 이하 STI)를 형성하는 단계; 상기 기판 위에 게이트 산화층을 증착하는 단계; 상기 게이트 산화층 위에 폴리를 증착하는 단계; 상기 폴리를 패턴하고 에치하여 플로팅 게이트 및 설렉트 게이트를 형성하는 단계; 유전체막을 형성하는 단계; 소오스 및 드레인을 형성하기 위해 CSD 이온을 주입하는 단계; 질화층을 형성하는 단계; 산화층을 증착하는 단계; 컨트롤 게이트를 형성하기 위해 산화층을 패턴하고 에치하여 트렌치를 형성하는 단계; 상기 트렌치의 노출된 질화층을 에치하는 단계; 컨트롤 게이트용 폴리를 증착하는 단계; 및 상기 폴리를 CMP로 평탄화하여 컨트롤 게이트를 형성하는 단계로 이루어진 플래시 메모리 제조 방법에 의해 달성된다.
이하 도면을 참조하여 본 발명에 대하여 상세히 설명한다.
먼저, 도 1은 종래 기술에 의해 제조된 플래시 메모리의 구조에 관한 것으로서, 두 개의 플로팅 게이트(1)를 컨트롤 게이트(2)가 완전히 감싸고, 컨트롤 게이트 양 옆 라인에 설렉트 게이트(3)가 형성된 구조로, 컨트롤 게이트 1-바디(body)에 두 개의 트랜지스터가 작동하는 플래시 소자이다. 상기와 같이 컨트롤 게이트 1-바디에 두 개의 트랜지스터가 있는 경우, 컨트롤 게이트를 형성시 설렉트 게이트와 유전체막의 손상이 발생하는 경우가 많다.
다음, 도 2는 기판 위에 종래의 기술과 동일하게 기판상(10)에 게이트 산화층(11)을 형성하고 폴리를 증착한 후, 패턴하고 에치하여 플로팅 게이트(12) 및 설렉트 게이트(13)를 형성한 후, 유전체막(14)을 증착하는 것에 관한 것이다.
이때, 상기 유전체막은 ONO막(Oxide-Nitride-Oxide)을 이용할 수 있다. 상기 ONO는 제1산화층은 50 내지 100Å, 질화층은 50 내지 100Å, 제2산화층은 300 내지 400Å 두께로 증착하는데, 바람직하게는 제1산화층은 80Å, 질화층은 80Å, 제2산화층은 350Å 두께로 증착한다.
다음, 도 3은 소오스 또는 드레인(16)을 형성하기 위해 CSD 이온주입(15)을 하는 단계에 관한 것이다.이 공정에서 플로팅 게이트 및 설렉트 게이트가 형성되지 않은 부분에 불순물(dopant)을 이온주입하여 플로팅 게이트 및 설렉트 게이트의 소오스 및 드레인을 형성하는 단계이다.
다음, 도 4는 이온주입 단계 후 질화층(17)을 증착하는 단계로서, 두께는 50 내지 150Å으로로 증착하는데, 바람직하게는 100Å으로 증착한다. 이 단계에서 증착된 질화층은 이후 단계에서 증착되어지는 컨트롤 게이트를 형성하는 것에 관련된 산화층의 식각에서 상기의 유전체막층의 손상을 막아주는 유전체막층의 식각 방지막으로서의 역할과 플로팅 게이트와 컨트롤 게이트의 측면을 통한 영향을 막기 위한 질화측벽의 역할을 하게 된다.
다음, 도 5는 상기 증착된 질화층(17)위에 산화층(18)을 5000 내지 7000Å으로 증착한 후, CMP로 2000 내지 3000Å의 두께로 평탄화하는 단계이다. 이때 상기 산화층(18)을 바람직하게는 6000Å의 두께으로 증착하고, CMP로 2500Å의 두께로 평탄화한다.
다음, 도 6은 컨트롤 게이트 형성을 위한 패턴을 한 후 산화층을 식각하는 단계로서, 두 개의 플로팅 게이트 사이의 산화층은 기판상의 게이트 산화막이 노출될 때까지 식각(20)하고, 플로팅 게이트 상부의 산화층은 유전체막층이 노출될 때까지 식각(19)을 한다. 이때 플로팅 게이트의 측벽에는 질화층이 남게 한다. 플로팅 게이트의 측벽에 남은 질화층은 컨트롤 게이트와 양측의 플로팅 게이트 간의 측벽을 통한 영향을 막아주는 역할을 하게 된다.
상기 형성된 산화층(18)은 컨트롤 게이트를 형성하기 위한 패턴의 역할을 하게 되므로 종래의 기술에서 요구 되는 컨트롤 게이트용 포토레지스트(Photoresister)가 필요하지 않게 된다. 때문에 포토레지스트 제거 및 잔여 포토레지스트 제거에 관계된 공정에서 발생할 수 있는 유전체막의 손상을 막을 수 있다.
다음, 도 7은 컨트롤 게이트용 폴리를 5000 내지 6000Å(바람직하게는 5500Å)의 두께로 증착하는 단계이다. 이때, 셀의 사이즈가 작아질수록 CD(Critical Dimension)가 작아지게 되므로 플로팅 게이트 사이의 영역(도에 표시하지 않음)에도 충분히 폴리가 충진될 수 있도록 고에너지를 갖는 증착장비를 이용하여 증착하는 것이 바람직하다.
다음, 도 8은 상기 컨트롤 게이트용 폴리를 CMP를 이용해서 2000 내지 3000Å의 두께로 평탄화하여 컨트롤 게이트(23)를 형성함으로써 플래시 메모리 소자를 형성하는 단계이다. 상기 컨트롤 게이트용 폴리를 평탄화할 때, 바람직하게는 2500Å 두께로 평탄화한다. 상기 형성된 산화층(18)의 두께가 약 2500Å으로 평탄화되어 있으므로 같은 높이로 평탄화하게 되면 이후의 콘택홀 형성, 금속배선 형성등의 공정에서 오차가 발생할 요인이 적어지기 때문이다.
따라서, 본 발명의 플래시 메모리 제조 방법은 컨트롤 게이트를 산화층의 패턴을 이용하여 형성함으로써 유전체막의 손상없이 컨트롤 게이트 사이즈를 축소하여 셀 사이즈를 줄임으로써 고집적화를 구현할 수 있고, 컨트롤 게이트 에치시 발생하는 설렉트 게이트 손상을 방지하는 효과가 있다.
Claims (10)
- 플래시 메모리 제조 방법에 있어서,STI, 게이트 산화층, 플로팅 게이트 및 설렉트 게이트가 구비된 기판상에 유전체막을 증착하는 단계;소오스 및 드레인을 형성하기 위해 CSD 이온을 주입하는 단계;질화층을 증착하는 단계;산화층을 증착하고 상기 산화층을 CMP하는 단계;상기 산화층에 트렌치를 형성하는 단계;상기 트렌치의 노출된 질화층을 에치하는 단계;컨트롤 게이트용 폴리를 증착하는 단계; 및상기 컨트롤 게이트용 폴리를 CMP로 평탄화하여 컨트롤 게이트를 형성하는 단계를 포함함을 특징으로 하는 플래시 메모리 제조 방법.
- 제1항에 있어서,상기 유전체막은 제1 산화층-질화층-제2 산화층임을 특징으로 하는 플래시 메모리 제조 방법.
- 제2항에 있어서,상기 제1산화층은 50 내지 100Å, 질화층은 50 내지 100Å, 제2산화층은 300 내지 400Å 두께로 증착함을 특징으로 하는 플래시 메모리 제조 방법.
- 제1항에 있어서,상기 CSD 이온 주입은 플로팅 게이트 및 설렉트 게이트의 소오스 및 드레인을 형성하기 위한 이온 주입임을 특징으로 하는 플래시 메모리 제조 방법.
- 제1항에 있어서,상기 질화층은 50 내지 150Å 두께로 증착함을 특징으로 하는 플래시 메모리 제조 방법.
- 제1항에 있어서,상기 산화층은 5000 내지 7000Å 두께로 증착함을 특징으로 하는 플래시 메모리 제조 방법.
- 제1항에 있어서,상기 산화층의 CMP는 산화층을 2000 내지 3000Å의 두께 만큼 남게 평탄화하는 것을 특징으로 하는 플래시 메모리 제조 방법.
- 제1항에 있어서,상기 트렌치의 노출된 질화층의 에치는 플로팅 게이트의 측면의 질화층은 남기고 식각하는 것을 특징으로 하는 플래시 메모리 제조 방법.
- 제1항에 있어서,상기 컨트롤 게이트용 폴리는 5000 내지 6000Å 두께로 증착하는 것을 특징으로 하는 플래시 메모리 제조 방법.
- 제1항에 있어서,상기 폴리의 CMP는 폴리를 2000 내지 3000Å의 두께로 평탄화하는 것을 특징으로 하는 플래시 메모리 제조 방법.
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