KR100587396B1 - 비휘발성 메모리 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 소비전력을 줄이고 게이트간 절연막의 오염을 감소시키기 위한 비휘발성 메모리 소자 및 그의 제조방법에 관한 것으로, 이러한 목적을 달성하기 위한 비휘발성 메모리는 반도체 기판의 일영역상에 형성되는 터널링 산화막과, 상기 터널링 산화막상에 형성되는 트렌치 구조의 부유 게이트와, 상기 부유 게이트의 트렌치 구조 내부 공간에 형성되는 제어 게이트와, 상기 부유 게이트와 제어 게이트 사이에 형성되는 게이트간 절연막을 포함하여 구성됨을 특징으로 한다.
비휘발성 메모리, 소비전력, 플라즈마 데미지
Description
도 1은 종래 기술에 따른 비휘발성 메모리 소자의 단면도
도 2a 내지 도 2b는 종래 기술에 따른 비휘발성 메모리 소자의 제조공정 단면도
도 3은 본 발명에 따른 비휘발성 메모리 소자의 단면도
도 4a 내지 도 4e는 본 발명에 따른 비휘발성 메모리 소자의 제조공정 단면도
**도면의 주요 부분에 대한 부호 설명**
21 : 반도체 기판 22 : 터널링 산화막
23 : 부유 게이트용 폴리막 23a : 부유 게이트
24 : 트렌치 25 : 게이트간 절연막
26 : 제어 게이트용 폴리막 26a : 제어 게이트
27 : 절연막 측벽 28 : 소오스
29 : 드레인 30 : 실리사이드막
31 : 플러그
본 발명은 비휘발성 메모리 소자(Non-volatile memory device)관한 것으로 특히, 소비전력을 줄이고 게이트간 절연막의 오염을 감소시키기 위한 비휘발성 메모리 소자 및 그의 제조방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터(printer) 및 네트워크 서버(network server) 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터(sector) 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리 소자는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱전압을 증가시킨다. 반면에, 플래시 메모리 소자의 소거 동작은 소오스/기판과 플로팅 게이트간의 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱전압을 낮춘다.
이하, 첨부된 도면을 참조하여 종래 기술에 따른 비휘발성 메모리 소자를 설명하면 다음과 같다.
도 1은 본 발명에 따른 플래쉬 메모리 소자를 나타낸 도면으로, 게이트를 구 성하는 전하 저장용 부유 게이트(floating gate)(12b) 및 구동전원이 인가되는 제어 게이트(control gate)(12d)가 적층된 스택 게이트(stack gate) 구조를 갖는다.
보다 구체적으로, 반도체 기판(11)과, 상기 반도체 기판(11)의 일영역상에 적층되는 터널링 산화막(12a), 부유 게이트(12b), 게이트간 절연막(12c), 제어 게이트(12d)가 적층되어 구성되는 스택 게이트(12)와, 상기 스택 게이트(12) 양측면 라이너막(13)을 개재하여 형성된 절연막 측벽(14)과, 상기 스택 게이트(12) 양측 반도체 기판(11)내의 소오스/드레인(15/16)과, 상기 제어 게이트(12d) 및 소오스/드레인(15/16) 표면상의 살리사이드막(17)과, 반도체 기판(11)의 전표면상에 형성되는 층간 절연막(도시하지 않음), 상기 층간 절연막을 관통하여 상기 제어 게이트(12d) 및 소오스/드레인(15/16)상의 실리사이드막(17)에 콘택되는 플러그(18)로 구성된다.
이와 같은 스택 게이트형 플래쉬 메모리 소자의 제조방법은 다음과 같다.
도 2a 내지 도 2b는 종래 기술에 따른 플래쉬 메모리 소자의 제조공정 단면도이다.
우선, 도면에는 도시하지 않았지만 반도체 기판(11)의 표면에 희생 산화막을 형성하고, 웰(well)형성을 위한 웰 임플란트(implant) 공정 및 채널층을 위한 채널 임플란트(channel implant) 공정을 진행한 후, 습식 식각(wet etch) 공정으로 상기 희생 산화막을 제거한다.
이어, 상기 반도체 기판(11)상에 터널링 산화막(12a)과, 부유 게이트용 폴리막과, 게이트간 절연막(12c)과, 제어 게이트용 폴리막을 차례로 형성한다.
이때, 상기 터널링 산화막(12a)은 700~800℃의 조건에서 FTP(Furnace Thermal Process) 방법으로 90~100Å 두께로 형성하고, 상기 부유 게이트용 폴리막은 LP-CVD(Low Pressure-Chemical Mechanical Deposition) 방법으로 800∼1200Å의 두께로 증착하여 형성한다.
상기 게이트간 절연막(12c)은 산화막(Oxide)-질화막(Nitride)-산화막(Oxide)으로 이루어진 ONO 구조로, 700~800℃에서 LP-CVD법으로 산화막 50~70Å, 650~750℃ 조건에서 LP-CVD법으로 질화막 60~80Å, 80~900℃에서 FTP 방법으로 산화막을 차례로 형성하여 구성한다.
그리고, 상기 제어 게이트용 폴리막은 LP-CVD 방법으로 2000~2200Å의 두께로 형성한다.
이어, 포토 및 식각 공정으로 상기 제어 게이트용 폴리막, 게이트간 절연막(12c), 부유 게이트용 폴리막을 선택적으로 제거하여, 도 2a에 도시하는 바와 같이 터널링 산화막(12a), 부유 게이트(12b), 게이트간 절연막(12c), 제어 게이트(12d)의 적층되어 구성되는 스택 게이트(12)를 형성한다.
이때, 상기 식각 공정으로는 플라즈마 데미지(plasma damage)를 최소화하기 위하여 습식 및 건식 식각방법을 혼용한 2 스텝(step) 식각 공정을 사용한다.
이어, 상기 제어 게이트(12d), 게이트간 절연막(12c), 부유 게이트(12d)의 측면에 라이너막(13)을 형성한다.
그 다음으로 도 2b에 도시하는 바와 같이, 상기 라이너막(13)이 형성된 제어 게이트(12d), 게이트간 절연막(12c), 부유 게이트(12b)의 측면에 절연막 측벽(14) 을 형성한다.
그리고, 상기 스택 게이트(12) 및 절연막 측벽(14)을 마스크로 불순물 이온을 주입하여 소오스/드레인(15/16)을 형성한다.
이어, 실리사이드 공정으로 상기 소오스/드레인(15/16)과 제어 게이트(12d)의 표면에 실리사이드막(17)을 형성한 다음 전면에 층간 절연막(도시하지 않음)을 형성하고, 상기 층간 절연막을 관통하여 상기 소오스/드레인(15/16) 및 제어 게이트(12d)에 각각에 연결되는 플러그(18)를 형성한다.
이상으로 종래 기술에 따른 비휘발성 메모리 소자를 완성한다.
이 같은 구조의 비휘발성 메모리 소자는 프로그래밍(programming)시 제어 게이트(12d)에 워드라인(WL), 드레인(16)에 비트라인(BL)을 통해 프로그래밍 전압을 인가한다. 그러면, 드레인(16)의 전자는 터널링 산화막(12a)을 거쳐 부유 게이트(12c)쪽으로 핫-캐리어(hot-carrier) 방식으로 주입되어 셀 트랜지스터의 프로그램이 수행된다.
반면에, 데이터 소거(erase)시 소오스(15)에 소오스 라인(SL)을 통해 소거 전압을 인가한다. 그러면, 부유 게이트(12b)에 주입된 전자는 다시 터널링 산화막(12a)을 통해 채널쪽으로 방출되고 셀 트랜지스터의 문턱 전압을 낮추어 소거가 수행된다.
최근 들어 모바일(mobile) 제품이 보편화되면서 전력 소비를 최소화할 수 있는 저전력 플래쉬 메모리 소자(low power flash memory device) 개발에 대한 요구가 급격히 증가됨에 따라서 부유 게이트와 드레인간 오버랩(overlap), 부유 게이트 와 제어 게이트간 오버랩을 늘리고자 하는 추세이다.
한편, 상기 스택 게이트 형성을 위한 부유 게이트용 폴리막, 게이트간 절연막, 제어 게이트용 폴리막 식각시 식각 조건 및 플라즈마 데미지(Plasma damage)로 인하여 게이트간 절연막에 오염이 발생되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 소비 전력을 낮출 수 있는 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 플라즈마 데미지에 의한 절연막의 오염을 방지하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 비휘발성 메모리 소자는 반도체 기판의 일영역상에 형성되는 터널링 산화막과, 상기 터널링 산화막상에 형성되는 트렌치 구조의 부유 게이트와, 상기 부유 게이트의 트렌치 구조 내부 공간에 형성되는 제어 게이트와, 상기 부유 게이트와 제어 게이트 사이에 형성되는 게이트간 절연막을 포함하여 구성됨을 특징으로 한다.
상기한 구조의 비휘발성 메모리 소자의 제조방법은 반도체 기판상에 터널링 산화막을 형성하는 단계와, 상기 터널링 산화막상에 부유 게이트용 폴리막을 형성하는 단계와, 상기 부유 게이트용 폴리막에 일정 깊이의 트렌치를 형성하는 단계와, 상기 트렌치 내부에 게이트간 절연막을 형성하는 단계와, 상기 게이트 절연막 상부에 제어게이트용 폴리막을 형성한 후 부유게이트용 폴리막 표면까지 화학기계적 평탄화하는 단계와, 상기 부유게이트, 게이트절연막, 제어게이트 상부에 포토레지스트 패턴을 이용하여 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
본 발명의 다른 목적, 특징 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예의 구성과 그 작용을 설명하며, 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는 않는다.
도 3은 본 발명에 따른 비휘발성 메모리 소자의 단면도이다.
도면에 도시된 바에 따르면, 반도체 기판(21)의 일영역상에 터널링 산화막(22)이 형성되어 있고, 상기 터널링 산화막(22)상에 트렌치 구조의 부유 게이트(23a)가 형성되어 있으며, 상기 부유 게이트(23a)의 트렌치 구조 내부는 게이트간 절연막(25)을 개재한 제어 게이트(26a)로 채워져 있다.
그리고, 상기 부유 게이트(23a) 양측면에는 절연막 측벽(27)이 형성되어 있고, 상기 부유 게이트(23a) 양측 반도체 기판(21)내에는 소오스/드레인(28/29)이 형성되어 있다.
상기 소오스/드레인(28/29)이 형성된 반도체 기판(21)의 표면과 노출되어 있는 부유 게이트(23a)의 표면 즉, 트렌치 구조의 부유 게이트(23a)의 탑부분과 제어 게이트(26a)의 표면에는 실리사이드막(30)이 형성되어 있으며, 도시하지는 않았지만 전표면상에는 층간 절연막이 형성된다.
그리고, 상기 제어 게이트(26a)와 소오스/드레인(28/29)은 상기 층간 절연막을 관통하여 연결되는 플러그(31)를 통해 외부와 연결되어 있다.
이 같은 구조의 비휘발성 메모리 소자의 제조방법은 다음과 같다.
도 4a 내지 도 4d는 본 발명에 따른 비휘발성 메모리 소자의 제조공정 단면도이다.
우선, 도시하지는 않았지만 반도체 기판(21)상에 희생 산화막을 형성하고 웰(well)형성을 위한 웰 임플란트(implant) 공정 및 채널층을 위한 채널 임플란트(channel implant) 공정을 진행한 후, 습식 식각(wet etch) 공정으로 상기 희생 산화막을 제거한다.
그리고, 도 4a에 도시하는 바와 같이 반도체 기판(21)상에 90~100Å 두께의 터널링 산화막(22)을 형성하고, 상기 터널링 산화막(22)상에 4500~5500Å 두께의 부유 게이트용 폴리막(23)을 형성한다.
이때, 상기 터널링 산화막(22)은 700~800℃의 온도에서 FTP(Furnace Thermal Process) 방법으로 증착하여 형성하고, 상기 부유 게이트용 폴리막(23)은 LP-CVD 방법으로 증착하여 형성한다.
이어, Cl2를 이용하여 일정 영역의 부유 게이트용 폴리막(23)을 25000~3500Å 두께 제거하여 트렌치(24)를 형성한다.
따라서, 상기 트렌치(24) 하부에는 1000~3000Å 두께의 부유 게이트용 폴리막(23)이 잔류되게 된다.
그 다음, 도 4b에 도시하는 바와 같이 상기 트렌치(24)를 포함하는 부유 게이트용 폴리막(23)의 표면상에 ONO(Oxide-Nitride-Oxide) 구조의 게이트간 절연막(25)을 형성한다.
상기 게이트간 절연막(25)은 700~800℃의 조건에서 LP-CVD 방법으로 50~70Å의 두께로 산화막을 형성하고, 650~750℃의 조건에서 LP-CVD법으로 60~80Å의 두께로 질화막을 형성한 다음 80~900℃의 조건에서 FTP 방법으로 산화막을 형성하여 ONO 구조를 구성한다.
그리고, 상기 전면에 LP-CVD법으로 3500~4500Å의 제어 게이트용 폴리막(26)을 형성한다.
이어, 상기 부유 게이트용 폴리막(23)을 엔드 포인트(end-point)로 CMP(Chemical Mechanical Polishing) 공정을 실시하여 도 4c에 도시하는 바와 같이 상기 트렌치(24) 내부에 상기 제어 게이트용 폴리막(26)과 게이트간 절연막(25)을 잔류시킨다.
이로써, 부유 게이트용 폴리막(23)과 게이트간 절연막(25)을 사이에 두고 있는 제어 게이트(26a)가 형성되게 된다.
그 다음으로, 노광 및 현상 공정으로 상기 제어 게이트(26a), 게이트간 절연막(25) 및 이에 인접한 부유 게이트용 폴리막(23)상에 포토레지스트(도시하지 않음)를 형성하고, 이 포토레지스트를 마스크로 상기 부유 게이트용 폴리막(23)을 식 각하여 도 4d에 도시하는 바와 같이 내부가 게이트간 절연막(25)과 제어 게이트(26a)로 채워진 트렌치 구조의 부유 게이트(23a)를 형성한다.
이어, 전면에 절연막을 증착한 다음 에치백하여 도 4e에 도시하는 바와 같이 상기 부유 게이트(23a) 양측면에 절연막 측벽(27)을 형성하고, 상기 부유 게이트(23a)를 마스크로 불순물 이온을 주입하여 부유 게이트(23a) 양측 반도체 기판(21)내에 소오스/드레인(28/29)을 형성한다.
이어, 살리사이드 공정을 실시하여 상기 소오스/드레인(28/29)이 형성된 반도체 기판(21) 표면과, 트렌치 구조의 부유 게이트(23a)의 탑부, 제어 게이트(26a)의 표면에 실리사이드막(30)을 형성한다.
그리고, 도면에는 도시하지 않았지만 상기 구조물상에 층간 절연막을 형성하고 상기 층간 절연막에 상기 소오스/드레인(28/29) 및 제어 게이트(26a) 표면에 형성된 실리사이드막(30)을 노출시키는 콘택홀을 형성한 다음, 상기 콘택홀을 매립하여 플러그(31)를 형성한다.
이로써, 본 발명에 따른 비휘발성 메모리 소자를 완성한다.
상기와 같은 본 발명의 비휘발성 메모리 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 부유 게이트와 제어 게이트의 오버랩 면적이 증가되어 커플링비가 향상되므로 소비 전력을 줄일 수 있는 효과가 있다.
둘째, 게이트 형성을 위한 식각 공정시 1 스텝 식각 공정으로 부유 게이트용 폴리막만을 식각하면 되므로 식각 공정시 플라즈마 데미지로 인한 게이트 절연막 오염에 대한 문제를 해결할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
Claims (13)
- 반도체 기판의 일영역상에 형성되는 터널링 산화막과,상기 터널링 산화막상에 형성되는 트렌치 구조의 부유 게이트와,상기 부유 게이트의 트렌치 구조 내부 공간에 형성되는 제어 게이트와,상기 부유 게이트와 제어 게이트 사이에 형성되는 게이트간 절연막을 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 부유 게이트 양측 반도체 기판내의 소오스/드레인과,상기 부유 게이트 양측면의 절연막 측벽을 더 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 게이트간 절연막은 ONO(Oxide-Nitride-Oxide)막인 것을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 부유 게이트의 트렌치 탑부와 제어 게이트의 표면에 실리사이드막을 더 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
- 제 2항에 있어서,상기 소오스/드레인 표면에 실리사이드막을 더 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판상에 터널링 산화막을 형성하는 단계;상기 터널링 산화막상에 부유 게이트용 폴리막을 형성하는 단계;상기 부유 게이트용 폴리막에 일정 깊이의 트렌치를 형성하는 단계;상기 트렌치 내부에 게이트간 절연막을 형성하는 단계;상기 게이트 절연막상부에 제어게이트용 폴리막을 형성한 후 부유게이트용 폴리막 표면까지 화학기계적 평탄화하여 제어 게이트를 형성하는 단계;상기 부유게이트용 폴리막, 게이트절연막, 제어게이트 상부에 포토레지스트 패턴을 이용하여 식각하여 트렌치 구조의 부유 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 6항에 있어서,상기 부유 게이트용 폴리막을 4500~5500Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 7항에 있어서,상기 부유 게이트용 폴리막은 LP-CVD법으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 6항에 있어서,상기 트렌치를 Cl2를 이용한 식각 공정으로 형성하는 것을 특징으로 비휘발성 메모리 소자의 제조방법.
- 제 6항에 있어서,상기 트렌치를 2500~3500Å의 깊이로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 6항에 있어서,상기 제어 게이트용 폴리막을 3500~4500Å의 두께로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 6항에 있어서,상기 부유 게이트용 폴리막을 선택적으로 제거하는 단계에서 등방성 식각 공정을 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 6항에 있어서,상기 제어 게이트를 형성하는 단계 이후에상기 제어 게이트 양측면에 절연막 측벽을 형성하는 단계와,상기 제어 게이트 양측 반도체 기판내에 소오스/드레인을 형성하는 단계와,상기 트렌치 구조의 부유 게이트 탑부, 제어 게이트 표면, 소오스/드레인 표면에 실리사이드막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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