JP5085688B2 - 不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法 - Google Patents
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Description
基板側からソース領域、チャネル領域及びドレイン領域がこの順に形成された島状半導体と、
前記チャネル領域の外周を囲むように、トンネル絶縁膜を間に介在させて配置された中空柱状の浮遊ゲートと、
前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された中空柱状の制御ゲートと、を備え、
前記浮遊ゲートは、前記制御ゲートの上面、下面および横側面との間に、前記インターポリ絶縁膜を介在させた状態で前記制御ゲートと対向しており、
前記制御ゲートは、前記制御ゲートと前記浮遊ゲートとが前記インターポリ絶縁膜を介して対向する領域の横方向では、前記浮遊ゲートと前記インターポリ絶縁膜とを介して前記島状半導体と対向する一方、前記領域の上下方向では、前記島状半導体と対向していない、
ことを特徴とする。
前記不揮発性半導体メモリトランジスタは、前記基板の行列方向における行方向に複数配置され、
前記複数の不揮発性半導体メモリトランジスタの内の少なくとも1つの当該メモリトランジスタのドレイン領域は、前記基板の行列方向における列方向に配線された第2次ソース線に電気的に接続されている、
ことを特徴とする。
上部にハードマスクが形成された島状半導体を有する不揮発性半導体メモリトランジスタが複数配置されてなる不揮発性半導体メモリの製造方法であって、
前記島状半導体は、基板側からこの順番に形成されたソース領域、チャネル領域及びドレイン領域を備え、前記チャネル領域の近傍には、浮遊ゲートと制御ゲートとが前記チャネル領域側からこの順で配置され、
基板に第1次ソース線を形成する工程と、
前記第1次ソース線上に、島状半導体を形成する工程と、
前記島状半導体上に前記ハードマスクを形成する工程と、
前記島状半導体の外周壁面に絶縁膜サイドウォールを形成する工程と、
前記島状半導体の底部、および、前記第1次ソース線上に絶縁膜を形成する工程と、
前記絶縁膜上に、浮遊ゲート膜を形成する工程と、
前記浮遊ゲート膜をエッチングすることで、チャネル領域の近傍に浮遊ゲートを形成する工程と、
前記浮遊ゲートの外周にインターポリ絶縁膜を形成する工程と、
前記インターポリ絶縁膜の外周に制御ゲートを形成する工程と、
を含み、
前記浮遊ゲートは、前記制御ゲートの上面、下面および横側面との間に、前記インターポリ絶縁膜を介在させた状態で前記制御ゲートと対向するように形成し、
前記制御ゲートは、前記制御ゲートと前記浮遊ゲートとが前記インターポリ絶縁膜を介して対向する領域の横方向では、前記浮遊ゲートと前記インターポリ絶縁膜とを介して前記島状半導体と対向するように形成する一方、前記領域の上下方向では、前記島状半導体と対向しないように形成する、
ことを特徴とする。
図1に示すように、この不揮発性半導体メモリトランジスタは、ソース領域303、チャネル領域304およびドレイン領域302が、円柱状の島状半導体301を構成し、シリコン基板101側からこの順で形成されている。さらに、不揮発性半導体メモリトランジスタは、チャネル領域304の外周を囲むように配置された中空円柱状の浮遊ゲート306と、当該浮遊ゲート306の外周に位置し、浮遊ゲート306に対向(包囲)するように配置された中空円柱状の制御ゲート308と、を備えている。ここで、浮遊ゲート306とチャネル領域304との間にはトンネル絶縁膜305が介在配置されている。また、制御ゲート308と浮遊ゲート306との間には、インターポリ絶縁膜307が介在配置されている。
図2A、図2B、図2Cに示すように、この不揮発性半導体メモリトランジスタ213では、ソース領域502、チャネル領域128およびドレイン領域182が、島状半導体117を構成するとともに、シリコン基板101側からこの順で形成されている。
図2A、図2B、図2Dに示すように、この不揮発性半導体メモリトランジスタ214では、ソース領域503、チャネル領域129およびドレイン領域183が、島状半導体118を構成するとともに、シリコン基板101側からこの順で形成されている。
図2A、図2Bに示すように、この不揮発性半導体メモリトランジスタ215では、ソース領域504、チャネル領域130およびドレイン領域184が、島状半導体119を構成するとともに、シリコン基板101側からこの順で形成されている。
102 酸化膜
103 窒化膜
104〜107 レジスト
108〜111 窒化膜
112〜115 酸化膜
116〜119 島状半導体
120 犠牲酸化膜
121 酸化膜
122〜125 酸化膜サイドウォール
126 第1次ソース線
127〜130 チャネル領域
131〜135 酸化膜
136〜139 トンネル絶縁膜
140 ポリシリコン
142 酸化膜
143 窒化膜
144〜147 酸化膜
148〜151 窒化膜
152 ポリシリコン
153〜156 浮遊ゲート
157 インターポリ絶縁膜
158 ポリシリコン
159〜162 レジスト
163〜166 制御ゲート
167〜170 インターポリ絶縁膜
171〜174 第1の絶縁膜
175〜179 酸化膜
180 窒化膜
181〜184 ドレイン領域
185 コンタクトストッパ
186 層間膜
187 レジスト
188〜191 コンタクト孔
192〜195 コンタクト
196 メタル
197〜199 レジスト
200 第1次メタル配線
201 第2次ソース線
202 第1次メタル配線
203 層間膜
204 レジスト
205、206 ビア孔
207、208 ビア
209 メタル
210 レジスト
211 第2次メタル配線
212〜215 不揮発性半導体メモリトランジスタ
301 島状半導体
302 ドレイン領域
303 ソース領域
304 チャネル領域
305 トンネル絶縁膜
306 浮遊ゲート
307 インターポリ絶縁膜
308 制御ゲート
501〜504 ソース領域
520〜523 絶縁膜サイドウォール
Claims (4)
- 基板側からソース領域、チャネル領域及びドレイン領域がこの順に形成された島状半導体と、
前記チャネル領域の外周を囲むように、トンネル絶縁膜を間に介在させて配置された中空柱状の浮遊ゲートと、
前記浮遊ゲートの外周を囲むように、インターポリ絶縁膜を間に介在させて配置された中空柱状の制御ゲートと、を備え、
前記浮遊ゲートは、前記制御ゲートの上面、下面および横側面との間に、前記インターポリ絶縁膜を介在させた状態で前記制御ゲートと対向しており、
前記制御ゲートは、前記制御ゲートと前記浮遊ゲートとが前記インターポリ絶縁膜を介して対向する領域の横方向では、前記浮遊ゲートと前記インターポリ絶縁膜とを介して前記島状半導体と対向する一方、前記領域の上下方向では、前記島状半導体と対向していないことを特徴とする不揮発性半導体メモリトランジスタ。 - 前記浮遊ゲートの下方に位置するように前記基板上に配置され、かつ前記トンネル絶縁膜およびインターポリ絶縁膜の少なくとも一方より厚さが厚い第1の絶縁膜をさらに備えていることを特徴とする請求項1に記載の不揮発性半導体メモリトランジスタ。
- 請求項1または2に記載の不揮発性半導体メモリトランジスタを備え、
前記不揮発性半導体メモリトランジスタは、前記基板の行列方向における行方向に複数配置され、
前記複数の不揮発性半導体メモリトランジスタの内の少なくとも1つの当該メモリトランジスタのドレイン領域は、前記基板の行列方向における列方向に配線された第2次ソース線に電気的に接続されていることを特徴とする不揮発性半導体メモリ。 - 上部にハードマスクが形成された島状半導体を有する不揮発性半導体メモリトランジスタが複数配置されてなる不揮発性半導体メモリの製造方法であって、
前記島状半導体は、基板側からこの順番に形成されたソース領域、チャネル領域及びドレイン領域を備え、前記チャネル領域の近傍には、浮遊ゲートと制御ゲートとが前記チャネル領域側からこの順で配置され、
基板に第1次ソース線を形成する工程と、
前記第1次ソース線上に、島状半導体を形成する工程と、
前記島状半導体上に前記ハードマスクを形成する工程と、
前記島状半導体の外周壁面に絶縁膜サイドウォールを形成する工程と、
前記島状半導体の底部、および、前記第1次ソース線上に絶縁膜を形成する工程と、
前記絶縁膜上に、浮遊ゲート膜を形成する工程と、
前記浮遊ゲート膜をエッチングすることで、チャネル領域の近傍に浮遊ゲートを形成する工程と、
前記浮遊ゲート膜の外周にインターポリ絶縁膜を形成する工程と、
前記インターポリ絶縁膜の外周に制御ゲートを形成する工程と、を含み、
前記浮遊ゲートは、前記制御ゲートの上面、下面および横側面との間に、前記インターポリ絶縁膜を介在させた状態で前記制御ゲートと対向するように形成し、
前記制御ゲートは、前記制御ゲートと前記浮遊ゲートとが前記インターポリ絶縁膜を介して対向する領域の横方向では、前記浮遊ゲートと前記インターポリ絶縁膜とを介して前記島状半導体と対向するように形成する一方、前記領域の上下方向では、前記島状半導体と対向しないように形成する、
ことを特徴とする不揮発性半導体メモリの製造方法。
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