TWI423399B - 非揮發性半導體記憶體電晶體、非揮發性半導體記憶體及非揮發性半導體記憶體之製造方法 - Google Patents

非揮發性半導體記憶體電晶體、非揮發性半導體記憶體及非揮發性半導體記憶體之製造方法 Download PDF

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Description

非揮發性半導體記憶體電晶體、非揮發性半導體記憶體及非揮發性半導體記憶體之製造方法
本發明係關於一種非揮發性半導體記憶體電晶體、非揮發性半導體記憶體及非揮發性半導體記憶體之製造方法。
已知有一種具有控制閘極與電荷蓄積層，且利用熱電子(hot electron)或諾德翰(Fowler-Nordheim)電流等來進行將電荷注入至電荷蓄積層的快閃記憶體(flash memory)。此記憶體單元(cell)係利用臨限值電壓因為電荷蓄積層之電荷蓄積狀態而相異之情形來記錄“1”或“0”的單位資料。
為了以良好效率進行將電子注入至電荷蓄積層與從電荷蓄積層釋出電子，亦即單位資料的寫入與抹除，浮游閘極與控制閘極之間之電容結合的關係極為重要。浮游閘極與控制閘極間的電容愈大，則愈可有效地將控制閘極之電位傳遞至浮游閘極，藉此，即易於進行寫入、抹除。
為了增大浮游閘極與控制閘極間的電容，已提出一種如第57圖所示之三向控制閘極環繞式閘極電晶體快閃記憶體單元(Tri-Control Gate Surrounding Gate Transistor(TCG-SGT)Flash Memory Cell)(參照例如非專利文獻1)。此TCG-SGT快閃記憶體單元之控制閘極，具有除覆蓋浮游閘極之側面外，尚且覆蓋浮游閘極之上面、下面的構造，因此可將浮游閘極與控制閘極間的電容增 大，而易於進行寫入、抹除。
然而，由於第57圖所示之TCG-SGT快閃記憶體單元之控制閘極之上下部位與島狀半導體之外周壁面係隔著絕緣膜相接，因此在控制閘極與島狀半導體間會產生寄生電容。此種控制閘極與島狀半導體間的寄生電容，會成為電晶體動作速度降低的原因，故無需要。
(先前技術文獻)
非專利文獻1：Takuya Ohba, Hiroki Nakamura, Hiroshi Sakuraba, Fujio Masuoka,“A novel tri-control gate surrounding gate transistor (TCG-SGT) nonvolatile memory cell for flash memory”, Solid-State Electronics, Vol.50, No.6, pp.924-928, June 2006
本發明係有鑑於上述情形而研創者，其目的在提供一種具有使用島狀半導體之構造的非揮發性半導體記憶體電晶體、非揮發性半導體記憶體及非揮發性半導體記憶體之製造方法，可增大浮游閘極與控制閘極間的電容，並且可降低控制閘極與島狀半導體間的寄生電容。
為了達成上述目的，本發明之第1觀點之非揮發性半導體記憶體電晶體係具備：島狀半導體，從基板側依序形成有源極區域、通道(channel)區域及汲極區域；中空柱狀 浮游閘極，以包圍前述通道區域外周之方式，使穿隧(tunnel)絕緣膜介設於其間而配置；及中空柱狀控制閘極，以包圍前述浮游閘極外周之方式，使多晶矽層間(interpoly)絕緣膜介設於其間而配置；在前述浮游閘極、與前述控制閘極之上面、下面及內側面之間，係介設配置有多晶矽層間絕緣膜。
此外，較佳為，復具備以位於前述浮游閘極之下方之方式配置於前述基板上，而且厚度比前述穿隧絕緣膜及多晶矽層間絕緣膜之至少一方還厚的第1絕緣膜。
此外，為了達成上述目的，本發明之第2觀點之非揮發性半導體記憶體係具備本發明第1觀點之非揮發性半導體記憶體電晶體；前述非揮發性半導體記憶體電晶體係在前述基板之行列方向中之列(row)方向配置複數個；前述複數個非揮發性半導體記憶體電晶體中之至少1個該記憶體電晶體之汲極區域係電性連接於配線於前述基板之行列方向中之行(column)方向之第2汲極線。
此外，為了達成上述目的，本發明之第3觀點之非揮發性半導體記憶體之製造方法，係一種非揮發性半導體記憶體由配置複數個具有在上部形成有硬遮罩(hard mask)之島狀半導體的非揮發性半導體記憶體電晶體所構成者；前述島狀半導體係具備從基板側依序形成之源極區域、通道區域及汲極區域，而在前述通道區域附近，係從前述通道區域側依序配置有浮游閘極與控制閘極；該製造方法係包括以下步驟：在基板形成第1源極線的步驟；在前述第 1源極線上形成島狀半導體的步驟；在前述島狀半導體上形成前述硬遮罩的步驟；在前述島狀半導體之外周壁面形成絕緣膜邊壁(sidewall)的步驟；在前述島狀半導體之底部、及前述第1源極線上形成絕緣膜的步驟；在前述絕緣膜上形成浮游閘極膜的步驟；及藉由將前述浮游閘極膜予以蝕刻而在通道區域附近形成浮游閘極的步驟。
依據本發明，可提供一種具有使用島狀半導體之構造的非揮發性半導體記憶體電晶體、非揮發性半導體記憶體及非揮發性半導體記憶體之製造方法，可增大浮游閘極與控制閘極間的電容，並且可降低控制閘極與島狀半導體間的寄生電容。
以下參照圖式說明本發明之實施形態。另外，本發明並不限定於以下所示實施形態。
第1圖係為顯示本發明之實施形態之非揮發性半導體記憶體電晶體之剖面圖。
如第1圖所示，此非揮發性半導體記憶體電晶體係由源極區域303、通道區域304及汲極區域302構成圓柱狀島狀半導體301，且從矽基板101側依序形成。再者，非揮發性半導體記憶體電晶體係具備：中空圓柱狀浮游閘極306，以包圍通道區域304外周之方式配置；及中空圓柱狀控制閘極308，位於該浮游閘極306之外周，且以與浮游閘極306相對向(包圍)之方式配置。在此，在浮游閘極306 與通道區域304之間係介設配置有穿隧絕緣膜305。此外，在控制閘極308與浮游閘極306之間係介設配置有多晶矽層間絕緣膜307。
如第1圖所示，在浮游閘極306係沿著其外周壁形成有圓環狀凹部306a。再者，在該凹部306a係配置有中空柱狀控制閘極308，該控制閘極308係在與該控制閘極308之上面、下面及內側面之間介設有多晶矽層間絕緣膜307之狀態下配置。藉由此配置構成，相較於控制閘極308的大小(體積)，會在控制閘極308與浮游閘極306之間形成厚度較薄，且面積較廣而作為電介質的多晶矽層間絕緣膜307，因此可將浮游閘極306與控制閘極308間的電容(靜電電容)增大。而且，藉由此配置構成，控制閘極308之上面、下面及內側面為由導電體的浮游閘極306所覆蓋，因此控制閘極308與島狀半導體301不會隔著絕緣膜相接，而可使控制閘極與島狀半導體間的寄生電容實質上為0(零)。
第2A圖、第2B圖、第2C圖、第2D圖係分別顯示本實施形態之非揮發性半導體記憶體之平面圖、第2A圖之X-X’線之剖面圖、第2A圖之Y-Y’線之剖面圖、第2A圖之Y2-Y2’線之剖面圖。
如第2A圖及第2B圖所示，此非揮發性半導體記憶體係為具有第1圖所示構造之複數個(圖中為4個)非揮發性半導體記憶體電晶體212、213、214、215在矽基板101上之行列方向中之複數個列(row)方向，分別以一直線狀且大 致等角度間隔整齊排列配置而成者。
在第2A圖至第2D圖所示之非揮發性半導體記憶體中，於矽基板101上之行列方向中之行(column)方向的第1行，係配置有非揮發性半導體記憶體電晶體212。
如第2A圖、第2B圖所示，在此非揮發性半導體記憶體電晶體212中，係由源極區域501、通道區域127及汲極區域181構成島狀半導體116，並且從矽基板101側依序形成。
非揮發性半導體記憶體電晶體212係具備：中空柱狀浮游閘極153，包圍通道區域127之外周，而且在與該通道區域127之間介設穿隧絕緣膜136之狀態下所配置；及中空柱狀控制閘極163，包圍浮游閘極153之外周，而且在與該浮游閘極153之間介設多晶矽層間絕緣膜167之狀態下所配置。
如第2B圖所示，浮游閘極153係沿著其外周壁而形成有圓環狀凹部153a。在該凹部153a係收容有中空柱狀控制閘極163，該控制閘極163係在與該控制閘極163之上面、下面及內側面之間介設有多晶矽層間絕緣膜167的狀態下收容。
在非揮發性半導體記憶體電晶體212中，於浮游閘極153之下面，係配置有厚度比穿隧絕緣膜136及多晶矽層間絕緣膜167厚的第1絕緣膜171。在此，第1絕緣膜171之厚度，係比穿隧絕緣膜136及多晶矽層間絕緣膜167之任一者的厚度還厚。然而不限定於此，第1絕緣膜171亦 可比穿隧絕緣膜136及多晶矽層間絕緣膜167之至少一者的厚度還厚。
在第2A圖、第2B圖、第2C圖、第2D圖所示之非揮發性半導體記憶體中，於矽基板101上之行列方向中之行方向的第2行，係配置有非揮發性半導體記憶體電晶體213。
如第2A圖、第2B圖、第2C圖所示，在此非揮發性半導體記憶體電晶體213中，係由源極區域502、通道區域128及汲極區域182構成島狀半導體117，並且從矽基板101側依序形成。
非揮發性半導體記憶體電晶體213係具備：中空柱狀浮游閘極154，包圍通道區域128之外周，而且在與該通道區域128之間介設穿隧絕緣膜137之狀態下所配置；及中空柱狀控制閘極164，包圍浮游閘極154之外周，而且在與該浮游閘極154之間介設多晶矽層間絕緣膜168之狀態下所配置。
如第2B圖、第2C圖所示，浮游閘極154係沿著其外周壁而形成有圓環狀凹部154a。在該凹部154a係收容有中空柱狀控制閘極164，該控制閘極164係在與該控制閘極164之上面、下面及內側面之間介設有多晶矽層間絕緣膜168的狀態下收容。
在非揮發性半導體記憶體電晶體213中，於浮游閘極154之下面，係配置有厚度比穿隧絕緣膜137及多晶矽層間絕緣膜168厚的第1絕緣膜172。在此，第1絕緣膜172 之厚度，係比穿隧絕緣膜137及多晶矽層間絕緣膜168之任一者的厚度還厚。然而不限定於此，第1絕緣膜172亦可比穿隧絕緣膜137及多晶矽層間絕緣膜168之至少一者的厚度還厚。
在第2A圖、第2B圖、第2C圖、第2D圖所示之非揮發性半導體記憶體中，於矽基板101上之行列方向中之行方向的第3行，係配置有非揮發性半導體記憶體電晶體214。
如第2A圖、第2B圖、第2D圖所示，在此非揮發性半導體記憶體電晶體214中，係由源極區域503、通道區域129及汲極區域183構成島狀半導體118，並且從矽基板101側依序形成。
非揮發性半導體記憶體電晶體214係具備：中空柱狀浮游閘極155，包圍通道區域129之外周，而且在與該通道區域129之間介設穿隧絕緣膜138之狀態下所配置；及中空柱狀控制閘極165，包圍浮游閘極155之外周，而且在與該浮游閘極155之間介設多晶矽層間絕緣膜169之狀態下所配置。
如第2B圖、第2D圖所示，浮游閘極155係沿著其外周壁而形成有圓環狀凹部155a。在該凹部155a係收容有中空柱狀控制閘極165，該控制閘極165係在與該控制閘極165之上面、下面及內側面之間介設有多晶矽層間絕緣膜169的狀態下收容。
在非揮發性半導體記憶體電晶體214中，於浮游閘極 155之下面，係配置有厚度比穿隧絕緣膜138及多晶矽層間絕緣膜169厚的第1絕緣膜173。在此，第1絕緣膜173之厚度係比穿隧絕緣膜138及多晶矽層間絕緣膜169之任一者的厚度還厚。然而不限定於此，第1絕緣膜173亦可比穿隧絕緣膜138及多晶矽層間絕緣膜169之至少一者的厚度還厚。
在第2A圖至第2D圖所示之非揮發性半導體記憶體中，於矽基板101上之行列方向中之行方向的第4行，係配置有非揮發性半導體記憶體電晶體215。
如第2A圖、第2B圖所示，在此非揮發性半導體記憶體電晶體215中，係由源極區域504、通道區域130及汲極區域184構成島狀半導體119，並且從矽基板101側依序形成。
非揮發性半導體記憶體電晶體215係具備：中空柱狀浮游閘極156，包圍通道區域130之外周，而且在與該通道區域130之間介設穿隧絕緣膜139之狀態下所配置；及中空柱狀控制閘極166，包圍浮游閘極156之外周，而且在與該浮游閘極156之間介設多晶矽層間絕緣膜170之狀態下所配置。
如第2B圖所示，浮游閘極156係沿著其外周壁而形成有圓環狀凹部156a。在該凹部156a係配置有中空柱狀控制閘極166，該控制閘極166係在與該控制閘極166之上面、下面及內側面之間介設有多晶矽層間絕緣膜170的狀態下配置。
在非揮發性半導體記憶體電晶體215中，於浮游閘極156之下面，係配置有厚度比穿隧絕緣膜139及多晶矽層間絕緣膜170厚的第1絕緣膜174。在此，第1絕緣膜174之厚度係比穿隧絕緣膜139及多晶矽層間絕緣膜170之任一者的厚度還厚。然而不限定於此，第1絕緣膜17亦可比穿隧絕緣膜139及多晶矽層間絕緣膜170之至少一者的厚度還厚。
在第2A圖至第2D圖所示之非揮發性半導體記憶體中，非揮發性半導體記憶體電晶體212、213、214、215之源極區域501、502、503、504係分別形成於非揮發性半導體記憶體電晶體212、213、214、215之島狀半導體116、117、118、119之下方部位，並且電性連接於配置於矽基板101上之行列方向中之行方向的第1源極線126。此外，非揮發性半導體記憶體電晶體212、213、215之汲極區域181、182、184係電性連接於配線於矽基板101上之行列方向中之行方向之作為汲極配線的第1金屬(metal)配線200、202。再者，非揮發性半導體記憶體電晶體214之汲極區域183係電性連接於配線於矽基板101上之行列方向中之列方向的第2汲極線201。
在第2A圖至第2D圖之非揮發性半導體記憶體中，於非揮發性半導體記憶體電晶體212、213、214、215之浮游閘極153、154、155、156之下方，係分別配置有厚度比穿隧絕緣膜136、137、138、139、及多晶矽層間絕緣膜167、168、169、170厚的第1絕緣膜171、172、173、174。藉 此，在非揮發性半導體記憶體電晶體212、213、214、215中，分別降低浮游閘極153、154、155、156、與第1源極線126之間的寄生電容。結果，從外部電源(未圖示)施加於控制閘極163、164、165、166之電壓相較於未配置有第1絕緣膜171、172、173、174之情形，可更有效率地傳遞至浮游閘極153、154、155、156。藉此，在非揮發性半導體記憶體電晶體212、213、214、215中，可更確實地進行“1”、“0”等之資訊的寫入、抹除、讀取。
此外，在第2A圖至第2D圖所示之非揮發性半導體記憶體中，於矽基板101上，配置於第3行之非揮發性半導體記憶體電晶體214之汲極區域183係透過接觸部(contact)194而連接於配線於矽基板101上之行列方向中之行方向的第2汲極線201。此非揮發性半導體記憶體電晶體214係用以透過該電晶體214而從第2汲極線201施加電壓於第1源極線126所使用。因此，可使用非揮發性半導體記憶體電晶體214之重複樣式(pattern)。藉由使用此種非揮發性半導體記憶體電晶體214之重複樣式，可提高曝光的解析度(resolution)，且可使製造時的加工形狀均勻。
以下參照第3圖至第56圖說明用以形成本發明之實施形態之非揮發性半導體記憶體所具備之記憶體單元陣列(array)之構造之製造步驟的一例。
參照第3A圖至第3C圖，在矽基板101上堆積氧化膜102。之後，從氧化膜102上堆積氮化膜103。
接著參照第4A圖至第4C圖，在氮化膜103上的預定位置，形成用以形成島狀半導體301、302、303、304之阻劑(resist)104、105、106、107。
接著參照第5A圖至第5C圖，藉由反應性離子蝕刻(RIE)以阻劑104、105、106、107作為遮罩(mask)，將氮化膜103、氧化膜102予以蝕刻。藉此，在矽基板101上分別形成由氮化膜108及氧化膜112所構成之硬遮罩、由氮化膜109及氧化膜113所構成之硬遮罩、由氮化膜110及氧化膜114所構成之硬遮罩、氮化膜111及氧化膜115所構成之硬遮罩。
接著參照第6A圖至第6C圖，進一步藉由反應性離子蝕刻，以阻劑104、105、106、107作為遮罩，將矽基板101予以蝕刻，形成島狀半導體116、117、118、119。
接著參照第7A圖至第7C圖將阻劑104、105、106、107剝離。
接著參照第8A圖至第8C圖，將島狀半導體116、117、118、119犧牲氧化，且在島狀半導體116、117、118、119的外周壁面及島狀半導體116、117、118、119間的底面形成犧牲氧化膜120。
接著參照第9A圖至第9C圖，從島狀半導體116、117、118、119的外周壁面及島狀半導體116、117、118、119間的底面，將犧牲氧化膜120予以去除，使矽基板101及島狀半導體116、117、118、119之矽表面露出。
接著參照第10A圖至第10C圖，在島狀半導體116、 117、118、119之外周壁面及島狀半導體116、117、118、119間的底面堆積氧化膜121。
接著參照第11A圖至第11C圖，將氧化膜121予以蝕刻，在島狀半導體116、117、118、119的外周壁面形成氧化膜邊壁122、123、124、125。
接著參照第12A圖至第12C圖，在矽基板101注入砷(參照箭頭As)，且在矽基板101表面形成屬於n型(第2導電型)半導體的第1源極線126，並且在島狀半導體116、117、118、119之下方部位以皆與第1源極線126電性連接的方式形成源極區域501、502、503、504。此時，通道區域127、128、129、130係分別形成於源極區域501、502、503、504、與氮化膜108及氧化膜112、氮化膜109及氧化膜113、氮化膜110及氧化膜114、氮化膜111及氧化膜115之間。
接著參照第13A圖至第13C圖，藉由蝕刻將氧化膜邊壁122、123、124、125予以去除。
接著參照第14A圖至第14C圖，係以在第1源極線126上、及氮化膜108、109、110、111上厚度較厚之方式、而且在島狀半導體116、117、118、119之外周壁面厚度較薄之方式堆積氧化膜131。
接著參照第15A圖至第15C圖，藉由等向性(isotropic)蝕刻，將堆積於島狀半導體116、117、118、119之外周壁面的氧化膜131予以蝕刻。藉此，在藉由蝕刻將島狀半導體116、117、118、119之外周壁面的氧化膜131予以去除 之後，亦會在第1源極線126上殘存氧化膜131。再者，在氮化膜108、109、110、111上，分別殘存氧化膜132、133、134、135成圓盤狀。如此，參照第14A圖至第14C圖，氧化膜131殘存作為氧化膜132、133、134、135的原因乃是由於在第1源極線126上、及氮化膜108、109、110、111上以厚度較厚之方式堆積氧化膜131，並且在島狀半導體116、117、118、119之外周壁面以厚度較薄之方式堆積氧化膜131，並且將氧化膜131使用在任一方向都以相同速度進行蝕刻之等向性蝕刻的關係。再者，在此第1源極線126上殘留的氧化膜131，在所獲得之非揮發性半導體記憶體電晶體212、213、214、215中，係分別成為第1絕緣膜171、172、173、174(參照第2B圖至第2D圖)，而有助於浮游閘極153、154、155、156與第1源極線126之間之電容的降低。
接著參照第16A圖至第16C圖，進行閘極氧化，且在島狀半導體116、117、118、119之外周壁面形成穿隧絕緣膜136、137、138、139為邊壁間隔件(sidewall spacer)狀。之後，以埋設至圓盤狀氧化膜132、133、134、135之前端之方式，在氮化膜108、109、110、111、及島狀半導體116、117、118、119之間堆積多晶矽(polysilicon)140。之後，藉由CMP(Chemical Mechanical Polishing，化學機械研磨)進行平坦化，且使氧化膜132、133、134、135之前端部露出。
接著參照第17A圖至第17C圖，藉由蝕刻將氧化膜 132、133、134、135予以去除。
接著參照第18A圖至第18C圖，將多晶矽140予以蝕刻並回蝕(etch back)至預定深度，以決定閘極長度。
接著參照第19A圖至第19C圖，從多晶矽140上、穿隧絕緣膜136、137、138、139上、及氮化膜108、109、110、111上堆積氧化膜142。之後，從氧化膜142上堆積氮化膜143。
接著參照第20A圖至第20C圖，藉由異向性(Anisotropic)蝕刻將氮化膜143、氧化膜142予以蝕刻。再者，使氮化膜143及氧化膜142殘存於島狀半導體116、117、118、119、及氮化膜108及氧化膜112、氮化膜109及氧化膜113、氮化膜110及氧化膜114、氮化膜111及氧化膜115之外周壁面成為邊壁狀。藉此，形成由氮化膜148(氮化膜143)及氧化膜144(氧化膜142)所構成之絕緣膜邊壁520、由氮化膜149及氧化膜145所構成之絕緣膜邊壁521、由氮化膜150及氧化膜146所構成之絕緣膜邊壁522、由氮化膜151及氧化膜147所構成之絕緣膜邊壁523。
接著參照第21A圖至第21C圖，藉由蝕刻將多晶矽140予以去除。藉此，在矽基板101上形成由氧化膜131、島狀半導體116、117、118、119(穿隧絕緣膜136、137、138、139)、絕緣膜邊壁520、521、522、523所包圍的空間。
接著參照第22A圖至第22C圖，從氧化膜131、島狀半導體116、117、118、119(穿隧絕緣膜136、137、138、139)、絕緣膜邊壁520、521、522、523之上方，堆積作為 浮游閘極膜的多晶矽152。在將多晶矽140予以蝕刻時，於穿隧絕緣膜136、137、138、139損傷之情形下，為了填補該損傷，在此，可於堆積多晶矽152之前，於去除穿隧絕緣膜136、137、138、139之後再重新堆積穿隧絕緣膜。
接著參照第23A圖至第23C圖，將磷(參照箭頭P)注入於多晶矽152，且進行熱處理而使磷在多晶矽152內擴散。
接著參照第24A圖至第24C圖，以絕緣膜邊壁520、521、522、523作為遮罩將設為N+ 之多晶矽152進行異向性蝕刻，在島狀半導體116、117、118、119(穿隧絕緣膜136、137、138、139)之外壁面形成所要獲得之非揮發性半導體記憶體電晶體212、213、214、215中之浮游閘極153、154、155、156。浮游閘極153、154、155、156係形成於絕緣膜邊壁520、521、522、523之下面與第1源極線126上之氧化膜131之上面之間。
接著參照第25A圖至第25C圖，從第1源極線126上之氧化膜131、浮游閘極153、154、155、156、絕緣膜邊壁520、521、522、523、及氮化膜108、109、110、111上形成多晶矽層間絕緣膜157。之後，在多晶矽層間絕緣膜157上堆積多晶矽158，且藉由CMP進行表面的平坦化。在此，多晶矽層間絕緣膜157係可由氧化膜、氧化膜、氮化膜、氧化膜之疊層構造、高電介質膜之任一者形成。
接著參照第26A圖至第26C圖，將多晶矽158蝕刻並回蝕至預定深度。此多晶矽即成為所要獲得之非揮發性半 導體記憶體電晶體212、213、214、215中之控制閘極163、164、165、166。
接著參照第27A圖至第27C圖，將多晶矽層間絕緣膜157予以蝕刻，以將氮化膜148、149、150、151、氧化膜144、145、146、147、及氮化膜108、109、110、111上的多晶矽層間絕緣膜157予以去除。
接著參照第28A圖至第28C圖，將磷注入於多晶矽158(參照箭頭P)，且將該多晶矽158設為p型(第1導電型)矽。
接著參照第29A圖至第29C圖，在氮化膜108、109、110、111上，將用以形成控制閘極163、164、165、166之阻劑159、160、161、162以朝行方向延伸之方式形成。
接著參照第30A圖至第30C圖，以絕緣膜邊壁520、521、522、523、阻劑159、160、161、162作為遮罩，將多晶矽158予以蝕刻，藉此將控制閘極163、164、165、166朝行方向形成。如此一來，即形成中空柱狀浮游閘極153、154、155、156成為使多晶矽層間絕緣膜157介設於其間，且與中空柱狀控制閘極163、164、165、166之上面、下面及內側面相對向之構造。
接著參照第31A圖至第31C圖，將多晶矽層間絕緣膜157予以蝕刻，且將位於控制閘極163、164、165、166之上面、及氧化膜131之上面的部分予以去除，形成多晶矽層間絕緣膜167、168、169、170。之後，將氧化膜131之露出部分予以蝕刻，形成第1絕緣膜171、172、173、174。 接著參照第32A圖至第32C圖，將氮化膜108、109、110、111上之阻劑159、160、161、162予以剝離。
接著參照第33A圖至第33C圖，進行控制閘極163、164、165、166、多晶矽層間絕緣膜167、168、169、170、浮游閘極153、154、155、156之各表層部的氧化，且在浮游閘極153、154、155、156、控制閘極163、164、165、166、第1源極線126上形成氧化膜175、176、177、178、179。
接著參照第34A圖至第34C圖，將氮化膜108、109、110、111、氮化膜148、149、150、151予以剝離，並且將氧化膜112、113、114、115、氧化膜144、145、146、147、氧化膜175、176、177、178、179予以剝離。
接著參照第35A圖至第35C圖，堆積氮化膜180以覆蓋島狀半導體116、117、118、119及第1源極線126。在此步驟之前，亦可將砷注入於島狀半導體之上層部。
接著參照第36A圖至第36C圖，將氮化膜180予以蝕刻，使氮化膜180在島狀半導體116、117、118、119之側壁殘存成邊壁狀。
接著參照第37A圖至第37C圖，將砷(參照箭頭As)注入於島狀半導體116、117、118、119之上層部，形成屬於n型半導體之汲極區域181、182、183、184。之後，為了低電阻化，亦可使用金屬材料在島狀半導體或控制閘極或第1源極線施行矽化物(silicide)步驟。
接著參照第38A圖至第38C圖，使用絕緣性材料堆積 接觸部擋止層(contact stopper)185以覆蓋島狀半導體116、117、118、119及氮化膜180，並且進一步在接觸部擋止層185上層堆積層間膜186之後，藉由CMP予以平坦化。
接著參照第39A圖至第39C圖，在層間膜186上之預定位置，形成用以形成接觸孔188、189、190、191(參照第40圖)之阻劑187。
接著參照第40A圖至第40C圖，以阻劑187作為遮罩，將層間膜186予以蝕刻，形成接觸孔188、189、190、191，且使接觸部擋止層185之表面露出。
接著參照第41A圖至第41C圖，將阻劑187予以剝離。
接著參照第42A圖至第42C圖，藉由蝕刻將位於接觸孔188、189、190、191之底部的接觸部擋止層185予以去除。
接著參照第43A圖至第43C圖，在接觸孔188、189、190、191內，使用導電性物質形成接觸部192、193、194、195，用以與島狀半導體116、117、118、119之汲極區域181、182、183、184電性連接。
接著參照第44A圖至第44C圖，使用金屬材料在層間膜186、及接觸部192、193、194、195上堆積金屬196。
接著參照第45A圖至第45C圖，在金屬196上形成第1金屬配線200、202、與用以形成第2汲極線201之阻劑197、198、199。
接著參照第46A圖至第46C圖，以阻劑197、198、199 作為遮罩將金屬196予以蝕刻，形成第1金屬配線200、202、與第2汲極線201。此時，第2汲極線201係朝行方向配線。
接著參照第47A圖至第47C圖，將阻劑197、198、199予以剝離。
接著參照第48A圖至第48C圖，在第1金屬配線200、202、第2汲極線201、及層間膜186上，使用絕緣性材料堆積層間膜203。
接著參照第49A圖至第49C圖，在層間膜203上形成用以形成介層孔洞(via hole)205、206(參照第50圖)的阻劑204。
接著參照第50A圖至第50C圖，以阻劑204作為遮罩將層間膜203予以蝕刻，形成介層孔洞205、206以使第1金屬配線200、202之一部分露出。
接著參照第51A圖至第51C圖，將阻劑204予以剝離。
接著參照第52A圖至第52C圖，在介層孔洞205、206內，使用導電性材料形成介層孔(via)207、208。
接著參照第53A圖至第53C圖，在層間膜203及介層孔207、208上，使用導電性材料堆積金屬209。
接著參照第54A圖至第54C圖，在金屬209上的預定位置形成用以形成第2金屬配線211(參照第55圖)的阻劑210。
接著參照第55A圖至第55C圖，以阻劑210作為遮罩將金屬209予以蝕刻，以形成第2金屬配線211。此第2 金屬配線211係透過介層孔207、208而與第1金屬配線200、202電性連接，而成為位元線(bit line)。
接著參照第56A圖至第56C圖，將阻劑210予以剝離。藉此，完成第2A圖至第2D圖所示之非揮發性半導體記憶體。
另外，在上述實施形態中，具有源極區域303、通道區域304及汲極區域302之島狀半導體301係設為圓柱狀。只要可獲得本發明之作用功效，例如，亦可為四角柱狀，再者，亦可為圓柱狀以外之剖面為六角形、八角形等的多角形的柱狀。此外，島狀半導體301雖設為厚度方向之剖面面積大致相等的形狀，惟只要可獲得本發明之作用功效，例如，當然亦可設為剖面面積在厚度方向之中央部較小的形狀。
在上述實施形態中，浮游閘極306、控制閘極308、浮游閘極306與通道區域304之間的穿隧絕緣膜305、控制閘極308與浮游閘極306之間的多晶矽層間絕緣膜307均設為中空圓柱狀。惟只要可獲得本發明之作用功效，例如，可為中空圓柱狀，再者，亦可為剖面為六角形、八角形等之多角形的中空柱狀。此外，浮游閘極306、控制閘極308、穿隧絕緣膜305、多晶矽層間絕緣膜307均設為厚度方向之剖面面積為大致相等的形狀，惟只要可獲得本發明之作用功效，例如，當然亦可設為剖面面積在厚度方向之中央部較小的形狀。
在上述實施形態中，浮游閘極306、控制閘極308、浮 游閘極306與通道區域304之間的穿隧絕緣膜305、控制閘極308與浮游閘極306之間的多晶矽層間絕緣膜307係均設為將島狀半導體301之外周連續包圍之中空柱狀形狀。浮游閘極306、控制閘極308、浮游閘極306與通道區域304之間的穿隧絕緣膜305、控制閘極308與浮游閘極306之間的多晶矽層間絕緣膜307，亦可為不連續的中空柱狀，例如，由複數個板狀體共同作用而包圍島狀半導體301之外周的形狀(關於控制閘極308，較佳為構成要素的複數個板狀體彼此電性連接)。即使是此種不連續的中空柱狀，亦包含於本發明中所稱之中空柱狀內。
另外，本發明在不脫離本發明之廣義精神與範圍下，均可進行各種實施形態及變形。此外，上述實施形態僅以用以說明本發明之一實施例，並非用以限定本發明之範圍。
101‧‧‧矽基板
102‧‧‧氧化膜
103‧‧‧氮化膜
104、105、106、107‧‧‧阻劑
108、109、110、111‧‧‧氮化膜
112、113、114、115‧‧‧氧化膜
116、117、118、119‧‧‧島狀半導體
120‧‧‧犧牲氧化膜
121‧‧‧氧化膜
122、123、124、125‧‧‧氧化膜邊壁
126‧‧‧第1源極線
127、128、129、130‧‧‧通道區域
131、132、133、134、135‧‧‧氧化膜
136、137、138、139‧‧‧穿隧絕緣膜
140‧‧‧多晶矽
142‧‧‧氧化膜
143‧‧‧氮化膜
144、145、146、147‧‧‧氧化膜
148、149、150、151‧‧‧氮化膜
152‧‧‧多晶矽
153、154、155、156‧‧‧浮游閘極
157‧‧‧多晶矽層間絕緣膜
158‧‧‧多晶矽
159、160、161、162‧‧‧阻劑
163、164、165、166‧‧‧控制閘極
167、168、169、170‧‧‧多晶矽層間絕緣膜
171、172、173、174‧‧‧第1絕緣膜
175、176、177、178、179‧‧‧氧化膜
180‧‧‧氮化膜
181、182、183、184‧‧‧汲極區域
185‧‧‧接觸部擋止層
186‧‧‧層間膜
187‧‧‧阻劑
188、189、190、191‧‧‧接觸孔
192、193、194、195‧‧‧接觸部
196‧‧‧金屬
197、198、199‧‧‧阻劑
200‧‧‧第1金屬配線
201‧‧‧第2汲極線
202‧‧‧第1金屬配線
203‧‧‧層間膜
204‧‧‧阻劑
205、206‧‧‧介層孔洞
207、208‧‧‧介層孔
209‧‧‧金屬
210‧‧‧阻劑
211‧‧‧第2金屬配線
212、213、214、215‧‧‧非揮發性半導體記憶體電晶體
301‧‧‧島狀半導體
302‧‧‧汲極區域
303‧‧‧源極區域
304‧‧‧通道區域
305‧‧‧穿隧絕緣膜
306‧‧‧浮游閘極
306a‧‧‧凹部
307‧‧‧多晶矽層間絕緣膜
308‧‧‧控制閘極
501、502、503、504‧‧‧源極區域
520、521、522、523‧‧‧絕緣膜邊壁
第1圖係為顯示本發明之實施形態之非揮發性半導體記憶體電晶體之主要部分的剖面圖。
第2A圖係為本發明之實施形態之非揮發性半導體記憶體之平面圖。
第2B圖係為第2A圖之X-X’線之剖面圖。
第2C圖係為第2A圖之Y-Y’線之剖面圖。
第2D圖係為第2A圖之Y2-Y2’線之剖面圖。
第3A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第3B圖係為第3A圖之X-X’線之剖面圖。
第3C圖係為第3A圖之Y-Y’線之剖面圖。
第4A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第4B圖係為第4A圖之X-X’線之剖面圖。
第4C圖係為第4A圖之Y-Y’線之剖面圖。
第5A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第5B圖係為第5A圖之X-X’線之剖面圖。
第5C圖係為第5A圖之Y-Y’線之剖面圖。
第6A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第6B圖係為第6A圖之X-X’線之剖面圖。
第6C圖係為第6A圖之Y-Y’線之剖面圖。
第7A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第7B圖係為第7A圖之X-X’線之剖面圖。
第7C圖係為第7A圖之Y-Y’線之剖面圖。
第8A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第8B圖係為第8A圖之X-X’線之剖面圖。
第8C圖係為第8A圖之Y-Y’線之剖面圖。
第9A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第9B圖係為第9A圖之X-X’線之剖面圖。
第9C圖係為第9A圖之Y-Y’線之剖面圖。
第10A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第10B圖係為第10A圖之X-X’線之剖面圖。
第10C圖係為第10A圖之Y-Y’線之剖面圖。
第11A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第11B圖係為第11A圖之X-X’線之剖面圖。
第11C圖係為第11A圖之Y-Y’線之剖面圖。
第12A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第12B圖係為第12A圖之X-X’線之剖面圖。
第12C圖係為第12A圖之Y-Y’線之剖面圖。
第13A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第13B圖係為第13A圖之X-X’線之剖面圖。
第13C圖係為第13A圖之Y-Y’線之剖面圖。
第14A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第14B圖係為第14A圖之X-X’線之剖面圖。
第14C圖係為第14A圖之Y-Y’線之剖面圖。
第15A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第15B圖係為第15A圖之X-X’線之剖面圖。
第15C圖係為第15A圖之Y-Y’線之剖面圖。
第16A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第16B圖係為第16A圖之X-X’線之剖面圖。
第16C圖係為第16A圖之Y-Y’線之剖面圖。
第17A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第17B圖係為第17A圖之X-X’線之剖面圖。
第17C圖係為第17A圖之Y-Y’線之剖面圖。
第18A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第18B圖係為第18A圖之X-X’線之剖面圖。
第18C圖係為第18A圖之Y-Y’線之剖面圖。
第19A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第19B圖係為第19A圖之X-X’線之剖面圖。
第19C圖係為第19A圖之Y-Y’線之剖面圖。
第20A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第20B圖係為第20A圖之X-X’線之剖面圖。
第20C圖係為第20A圖之Y-Y’線之剖面圖。
第21A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第21B圖係為第21A圖之X-X’線之剖面圖。
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第22A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第22B圖係為第22A圖之X-X’線之剖面圖。
第22C圖係為第22A圖之Y-Y’線之剖面圖。
第23A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第23B圖係為第23A圖之X-X’線之剖面圖。
第23C圖係為第23A圖之Y-Y’線之剖面圖。
第24A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第24B圖係為第24A圖之X-X’線之剖面圖。
第24C圖係為第24A圖之Y-Y’線之剖面圖。
第25A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第25B圖係為第25A圖之X-X’線之剖面圖。
第25C圖係為第25A圖之Y-Y’線之剖面圖。
第26A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第26B圖係為第26A圖之X-X’線之剖面圖。
第26C圖係為第26A圖之Y-Y’線之剖面圖。
第27A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第27B圖係為第27A圖之X-X’線之剖面圖。
第27C圖係為第27A圖之Y-Y’線之剖面圖。
第28A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第28B圖係為第28A圖之X-X’線之剖面圖。
第28C圖係為第28A圖之Y-Y’線之剖面圖。
第29A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第29B圖係為第29A圖之X-X’線之剖面圖。
第29C圖係為第29A圖之Y-Y’線之剖面圖。
第30A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第30B圖係為第30A圖之X-X’線之剖面圖。
第30C圖係為第30A圖之Y-Y’線之剖面圖。
第31A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第31B圖係為第31A圖之X-X’線之剖面圖。
第31C圖係為第31A圖之Y-Y’線之剖面圖。
第32A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第32B圖係為第32A圖之X-X’線之剖面圖。
第32C圖係為第32A圖之Y-Y’線之剖面圖。
第33A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第33B圖係為第33A圖之X-X’線之剖面圖。
第33C圖係為第33A圖之Y-Y’線之剖面圖。
第34A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第34B圖係為第34A圖之X-X’線之剖面圖。
第34C圖係為第34A圖之Y-Y’線之剖面圖。
第35A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第35B圖係為第35A圖之X-X’線之剖面圖。
第35C圖係為第35A圖之Y-Y’線之剖面圖。
第36A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第36B圖係為第36A圖之X-X’線之剖面圖。
第36C圖係為第36A圖之Y-Y’線之剖面圖。
第37A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第37B圖係為第37A圖之X-X’線之剖面圖。
第37C圖係為第37A圖之Y-Y’線之剖面圖。
第38A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第38B圖係為第38A圖之X-X’線之剖面圖。
第38C圖係為第38A圖之Y-Y’線之剖面圖。
第39A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第39B圖係為第39A圖之X-X’線之剖面圖。
第39C圖係為第39A圖之Y-Y’線之剖面圖。
第40A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第40B圖係為第40A圖之X-X’線之剖面圖。
第40C圖係為第40A圖之Y-Y’線之剖面圖。
第41A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第41B圖係為第41A圖之X-X’線之剖面圖。
第41C圖係為第41A圖之Y-Y’線之剖面圖。
第42A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第42B圖係為第42A圖之X-X’線之剖面圖。
第42C圖係為第42A圖之Y-Y’線之剖面圖。
第43A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第43B圖係為第43A圖之X-X’線之剖面圖。
第43C圖係為第43A圖之Y-Y’線之剖面圖。
第44A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第44B圖係為第44A圖之X-X’線之剖面圖。
第44C圖係為第44A圖之Y-Y’線之剖面圖。
第45A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第45B圖係為第45A圖之X-X’線之剖面圖。
第45C圖係為第45A圖之Y-Y’線之剖面圖。
第46A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第46B圖係為第46A圖之X-X’線之剖面圖。
第46C圖係為第46A圖之Y-Y’線之剖面圖。
第47A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第47B圖係為第47A圖之X-X’線之剖面圖。
第47C圖係為第47A圖之Y-Y’線之剖面圖。
第48A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第48B圖係為第48A圖之X-X’線之剖面圖。
第48C圖係為第48A圖之Y-Y’線之剖面圖。
第49A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第49B圖係為第49A圖之X-X’線之剖面圖。
第49C圖係為第49A圖之Y-Y’線之剖面圖。
第50A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第50B圖係為第50A圖之X-X’線之剖面圖。
第50C圖係為第50A圖之Y-Y’線之剖面圖。
第51A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第51B圖係為第51A圖之X-X’線之剖面圖。
第51C圖係為第51A圖之Y-Y’線之剖面圖。
第52A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第52B圖係為第52A圖之X-X’線之剖面圖。
第52C圖係為第52A圖之Y-Y’線之剖面圖。
第53A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第53B圖係為第53A圖之X-X’線之剖面圖。
第53C圖係為第53A圖之Y-Y’線之剖面圖。
第54A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第54B圖係為第54A圖之X-X’線之剖面圖。
第54C圖係為第54A圖之Y-Y’線之剖面圖。
第55A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第55B圖係為第55A圖之X-X’線之剖面圖。
第55C圖係為第55A圖之Y-Y’線之剖面圖。
第56A圖係為用以說明本發明之實施形態之非揮發性半導體記憶體之製造方法之平面圖。
第56B圖係為第56A圖之X-X’線之剖面圖。
第56C圖係為第56A圖之Y-Y’線之剖面圖。
第57圖係為習知例之SGT快閃記憶體之剖面圖。
101‧‧‧矽基板
301‧‧‧島狀半導體
302‧‧‧汲極區域
303‧‧‧源極區域
304‧‧‧通道區域
305‧‧‧穿隧絕緣膜
306‧‧‧浮游閘極
306a‧‧‧凹部
307‧‧‧多晶矽層間絕緣膜
308‧‧‧控制閘極

Claims (4)

  1. 一種非揮發性半導體記憶體電晶體，係具備：島狀半導體，從基板側依序形成有源極區域、通道(channel)區域及汲極區域；中空柱狀浮游閘極，以包圍前述通道區域外周之方式，使穿隧絕緣膜介設於其間而配置；及中空柱狀控制閘極，以包圍前述浮游閘極外周之方式，使多晶矽層間(interpoly)絕緣膜介設於其間而配置；在前述浮游閘極、與前述控制閘極之上面、下面及內側面之間，係介設配置有多晶矽層間絕緣膜；在前述控制閘極與前述浮游閘極相向的區域的上下方向不存在前述島狀半導體。
  2. 如申請專利範圍第1項所述之非揮發性半導體記憶體電晶體，其中，復具備第1絕緣膜，以位於前述浮游閘極之下方之方式配置於前述基板上，而且厚度較前述穿隧絕緣膜及多晶矽層間絕緣膜之至少一方還厚。
  3. 一種非揮發性半導體記憶體，係具備申請專利範圍第1項或第2項之非揮發性半導體記憶體電晶體；前述非揮發性半導體記憶體電晶體係在前述基板之行列方向中之列(row)方向配置複數個；前述複數個非揮發性半導體記憶體電晶體中之至少1個該記憶體電晶體之汲極區域，係電性連接於配線於前述基板之行列方向中之行(column)方向之第2汲 極線。
  4. 一種非揮發性半導體記憶體之製造方法，該非揮發性半導體記憶體係由配置複數個具有在上部形成有硬遮罩(hard mask)之島狀半導體的非揮發性半導體記憶體電晶體所構成者；前述島狀半導體係具備從基板側依序形成之源極區域、通道區域及汲極區域，而在前述通道區域附近，係從前述通道區域側依序配置有浮游閘極與控制閘極，在前述控制閘極與前述浮游閘極相向的區域的上下方向不存在前述島狀半導體，且包括以下步驟：在基板形成第1源極線的步驟；在前述第1源極線上形成島狀半導體的步驟；在前述島狀半導體上形成前述硬遮罩的步驟；在前述島狀半導體之外周壁面形成絕緣膜邊壁(sidewall)的步驟；在前述島狀半導體之底部、及前述第1源極線上形成絕緣膜的步驟；在前述絕緣膜上形成浮游閘極膜的步驟；及藉由將前述浮游閘極膜予以蝕刻而在通道區域附近形成浮游閘極的步驟。
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