TWI415252B - 非揮發性半導體記憶體電晶體，及非揮發性半導體記憶體之製造方法 - Google Patents

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Description

非揮發性半導體記憶體電晶體，及非揮發性半導體記憶體之製造方法
本發明係關於一種非揮發性半導體記憶體電晶體及非揮發性半導體記憶體之製造方法。
已知有一種具有控制閘極與電荷蓄積層，且利用熱電子(hot electron)或傅勒-諾德翰(Fowler-Nordheim)電流等來進行將電荷注入至電荷蓄積層的快閃記憶體(flash memory)。此記憶體單元(cell)係利用臨限值電壓因為電荷蓄積層之電荷蓄積狀態而相異之情形來記錄“1”或“0”的單位資料。
為了以良好效率進行將電子注入至電荷蓄積層與從電荷蓄積層釋出電子，亦即單位資料的寫入與抹除，浮游閘極與控制閘極之間之電容耦合的關係很重要。浮游閘極與控制閘極間的電容愈大，則愈可有效地將控制閘極之電位傳遞至浮游閘極，藉此，即易於進行寫入、抹除。
為了增大浮游閘極與控制閘極間的電容，已提出一種如第46圖所示之Tri-Control Gate Surrounding Gate Transistor(TCG-SGT) Flash Memory Cell，三向控制閘極環繞式閘極電晶體快閃記憶體單元)(例如參照非專利文獻1)。此TCG-SGT快閃記憶體單元之控制閘極，具有除覆蓋浮游閘極之側面外，尚且覆蓋浮游閘極之上表面、下表面的構造，因此可將浮游閘極與控制閘極間的電容增大，而易於進行寫入、抹除。
[先前技術文獻] [非專利文獻]
[非專利文獻1]Takuya Ohba,Hiroki Nakamura,Hiroshi Sakuraba,Fujio Masuoka,“A novel tri-control gate surrounding gate transistor(TCG-SGT)nonvolatile memory cell for flash memory",Solid-State Electronics,Vol. 50,No. 6,pp. 924-928,June 2006
然而，若要以第46圖所示之TCG-SGT快閃記憶體單元來增大浮游閘極與控制閘極間的電容，需將浮游閘極增厚。當浮游閘極膜厚變薄時，就難以將浮游閘極與控制閘極間的電容增大。
本發明係有鑑於上述情形而研創者，其目的在提供一種具有使用島狀半導體之構造的非揮發性半導體記憶體電晶體及非揮發性半導體記憶體之製造方法，可增大浮游閘極與控制閘極間的電容。
為了達成上述目的，本發明之第1觀點之非揮發性半導體記憶體電晶體之特徵為具備：島狀半導體，從基板側依序形成有源極區域、通道(channel)區域及汲極區域；浮游閘極，以包圍前述通道區域之外周的方式使穿隧絕緣膜介設配置於其間；控制閘極，以包圍前述浮游閘極之外周的方式使多晶矽層間(interpoly)絕緣膜介設配置於其間；及控制閘極線，電性連接於前述控制閘極，且朝預定方向延伸；在前述浮游閘極、與前述控制閘極之下表面及內側面之間，及前述浮游閘極、與前述控制閘極線之下表面之間，係分別介設配置有多晶矽層間絕緣膜。
此外，係以復具備以位於前述浮游閘極之下方之方式配置於前述基板上，而且厚度較前述穿隧氧化膜及多晶矽層間絕緣膜之至少一方為厚的第1絕緣膜為佳。
此外，為了達成上述目的，本發明之第2觀點係提供一種非揮發性半導體記憶體之製造方法，該非揮發性半導體記憶體係具備：浮游閘極，以包圍島狀半導體之外周的方式使穿隧絕緣膜介設配置於其間；控制閘極，以包圍前述浮游閘極之外周的方式使多晶矽層間絕緣膜介設配置於其間；及控制閘極線，電性連接於前述控制閘極，且朝預定方向延伸；該製造方法包括以下步驟：在形成於基板之預定位置之源極線上形成複數個前述島狀半導體之步驟；在相鄰接之前述島狀半導體之間與前述源極線上形成絕緣膜之步驟；藉由沈積導電性材料於前述絕緣膜上而形成浮游閘極膜之步驟；在前述浮游閘極膜上形成阻劑的步驟，該阻劑具有在相對於前述控制閘極線所延伸之預定方向正交之方向延伸之溝；使用前述阻劑，將前述浮游閘極膜在前述溝之下方區域且為前述絕緣膜之上方藉由蝕刻予以分離，且在各前述島狀半導體形成浮游閘極之步驟；在相鄰接之前述島狀半導體之2個前述浮游閘極之上方，以包圍前述島狀半導體之外周之方式在各前述島狀半導體形成控制閘極之步驟；及形成前述控制閘極線之步驟，該控制閘極線係用以連接相鄰接之前述島狀半導體之前述控制閘極彼此間。
依據本發明，可提供一種具有使用島狀半導體之構造的非揮發性半導體記憶體電晶體及非揮發性半導體記憶體之製造方法，可增大浮游閘極與控制閘極間的電容。
以下參照圖式說明本發明之實施形態。另外，本發明並不限定於以下所示實施形態。
第1圖係顯示本發明之實施形態之非揮發性半導體記憶體電晶體之剖面圖。
如第1圖所示，此非揮發性半導體記憶體電晶體係從基板側依序形成源極區域303、通道區域304及汲極區域302，並且構成圓柱狀島狀半導體301。再者，非揮發性半導體記憶體電晶體係具備：浮游閘極306，以包圍通道區域304之外周的方式使穿隧絕緣膜305介設配置於其間；控制閘極308a，以包圍浮游閘極306之外周的方式使多晶矽層間絕緣膜307介設配置於其間；及控制閘極線308，電性連接於控制閘極308a，且朝預定方向(第1圖之右方向)延伸。
在浮游閘極306、與控制閘極308a之下表面及內側面之間，及浮游閘極306、與控制閘極線308之下表面之間，係分別介設配置有多晶矽層間絕緣膜307。
如第1圖所示，浮游閘極306係具備：與控制閘極308a之下表面相對向的第1浮游閘極部306b；及與控制閘極線308之下表面相對向的第2浮游閘極部306c。藉由此第1浮游閘極部306b及第2浮游閘極部306c，即可增大浮游閘極306與控制閘極308a及控制閘極線308間的電容(靜電電容)。
第2A圖、第2B圖、第2C圖係分別顯示本實施形態之非揮發性半導體記憶體之平面圖、第2A圖之X-X’剖面圖、第2A圖之Y-Y’剖面圖。
如第2A圖及第2B圖所示，此非揮發性半導體記憶體係以朝矽基板101上之行列方向中之複數個列(row)方向，分別以一直線狀而且以大致等角度間隔整齊排列配置有複數個(在該圖中係為3個)具有第1圖所示構造的非揮發性半導體記憶體電晶體201、202、203而成者。
在第2A圖至第2C圖所示之非揮發性半導體記憶體中，於矽基板101上之行列方向中之行(column)方向的第1行，係配置有非揮發性半導體記憶體電晶體201。
如第2A圖、第2B圖、第2C圖所示，在此非揮發性半導體記憶體電晶體201中，係從矽基板101側依序形成有源極區域121、通道區域124及汲極區域156，並且構成島狀半導體113。
非揮發性半導體記憶體電晶體201係具備：以包圍通道區域124之外周之方式，而且使穿隧絕緣膜132介設於與該通道區域124之間所配置的浮游閘極139；及以包圍浮游閘極139之外周之方式，而且在使多晶矽層間絕緣膜142介設於與該浮游閘極139之間之狀態下所配置之控制閘極153a。再者，在控制閘極153a中，係電性連接有在非揮發性半導體記憶體電晶體201、202之間朝預定方向(第2B圖之左右方向)延伸之控制閘極線153(在第2B圖中係一體性顯示控制閘極153a與控制閘極線153)。
如第2B圖所示，浮游閘極139係具備：與控制閘極153a之下表面相對向的部分(相當於第1圖之第1浮游閘極部306b)、及與控制閘極線153之下表面相對向的部分(相當於第1圖之第2浮游閘極部306c)。
在非揮發性半導體記憶體電晶體201中，於浮游閘極139之下表面，係配置有厚度較穿隧絕緣膜132及多晶矽層間絕緣膜142厚的氧化膜(第1絕緣膜)128。在此，氧化膜128之厚度，係較穿隧氧化膜132及多晶矽層間絕緣膜142之任一者的厚度都厚。然而不限定於此，氧化膜128亦可較穿隧絕緣膜132及多晶矽層間絕緣膜142之至少一方的厚度還厚。
在第2A圖至第2C圖所示之非揮發性半導體記憶體中，於矽基板101上之行列方向中之行方向的第2行，係配置有非揮發性半導體記憶體電晶體202。
如第2A圖、第2B圖、第2C圖所示，在此非揮發性半導體記憶體電晶體202中，係從矽基板101側依序形成有源極區域122、通道區域125及汲極區域157，並且構成島狀半導體114。
非揮發性半導體記憶體電晶體202係具備：以包圍通道區域125之外周之方式，而且使穿隧絕緣膜133介設於與該通道區域125之間所配置的浮游閘極140；及以包圍浮游閘極140之外周之方式，而且在使多晶矽層間絕緣膜142介設於與該浮游閘極140之間之狀態下所配置之控制閘極153b。再者，在控制閘極153a中，係電性連接有在非揮發性半導體記憶體電晶體202、203之間朝預定方向(第2B圖之左右方向)延伸之控制閘極線153(在第1圖中係一體性顯示控制閘極153b與控制閘極線153)。
如第2B圖所示，浮游閘極140係具備：與控制閘極153b之下表面相對向的部分(相當於第1圖之第1浮游閘極部306b)、及與控制閘極線153之下表面相對向的部分(相當於第1圖之第2浮游閘極部306c)。
在非揮發性半導體記憶體電晶體202中，於浮游閘極140之下表面，係配置有厚度較穿隧絕緣膜133及多晶矽層間絕緣膜142厚的氧化膜(第1絕緣膜)128。在此，氧化膜128之厚度，係較穿隧氧化膜133及多晶矽層間絕緣膜142之任一者的厚度都厚。然而不限定於此，氧化膜128亦可較穿隧絕緣膜133及多晶矽層間絕緣膜142之至少一方的厚度還厚。
在第2A圖至第2C圖所示之非揮發性半導體記憶體中，於矽基板101上之行列方向中之行方向的第3行，係配置有非揮發性半導體記憶體電晶體203。
如第2A圖、第2B圖、第2C圖所示，在此非揮發性半導體記憶體電晶體203中，係從矽基板101側依序形成有源極區域123、通道區域126及汲極區域158，並且構成島狀半導體115。
非揮發性半導體記憶體電晶體203係具備：以包圍通道區域126之外周之方式，而且使穿隧絕緣膜134介設於與該通道區域126之間所配置的浮游閘極141；及以包圍浮游閘極141之外周之方式，而且在使多晶矽層間絕緣膜142介設於與該浮游閘極141之間之狀態下所配置之控制閘極153c。再者，在控制閘極153a中，係電性連接有朝預定方向(第2B圖之左右方向)延伸之控制閘極線153(在第1圖中係一體性顯示控制閘極153c與控制閘極線153)。
如第2B圖所示，浮游閘極141係具備：與控制閘極153c之下表面相對向的部分(相當於第1圖之第1浮游閘極部306b)、及與控制閘極線153之下表面相對向的部分(相當於第1圖之第2浮游閘極部306c)。
在非揮發性半導體記憶體電晶體203中，於浮游閘極141之下表面，係配置有厚度較穿隧絕緣膜134及多晶矽層間絕緣膜142厚的氧化膜(第1絕緣膜)128。在此，氧化膜128之厚度，係較穿隧氧化膜134及多晶矽層間絕緣膜142之任一者的厚度都厚。然而不限定於此，氧化膜128亦可較穿隧絕緣膜134及多晶矽層間絕緣膜142之至少一方的厚度還厚。
在第2A圖至第2C圖所示之非揮發性半導體記憶體中，非揮發性半導體記憶體電晶體201、202、203之源極區域121、122、123係分別形成於非揮發性半導體記憶體電晶體201、202、203之島狀半導體113、114、115之下方部位，並且電性連接於矽基板101上之源極線120。此外，非揮發性半導體記憶體電晶體201、202、203之汲極區域156、157、158係經由接觸窗(contact)176、177、178而連接於位元(bit)線183、184、185。
如第2A圖至第2C圖所示，控制閘極線153係以將相鄰接之島狀半導體113、114、115之控制閘極153a、153b、153c彼此予以連接之方式朝預定方向延伸。
以下參照第3至第45圖說明用以形成本發明之實施形態之非揮發性半導體記憶體所具備之記憶體單元陣列(array)之構造之製造步驟之一例。
參照第3A圖至第3C圖，使氧化膜102成膜於矽基板101上。之後，從氧化膜102上沈積氮化膜103。
接著參照第4A圖至第4C圖，在氮化膜103上的預定位置，形成用以形成島狀半導體113、114、115(參照第2A圖至第2C圖)之阻劑(resist)104、105、106。
接著參照第5A圖至第5C圖，藉由反應性離子蝕刻(RIE)以阻劑104、105、106為遮罩，將氮化膜103、氧化膜102予以蝕刻。藉此，在矽基板101上分別形成由氮化膜107及氧化膜110所構成之硬遮罩、由氮化膜108及氧化膜111所構成之硬遮罩、由氮化膜109及氧化膜112所構成之硬遮罩。
接著參照第6A圖至第6C圖，進一步藉由反應性離子蝕刻，以阻劑104、105、106為遮罩，將矽基板101予以蝕刻，形成島狀半導體113、114、115。
接著參照第7A圖至第7C圖將阻劑104、105、106剝離。
接著參照第8A圖至第8C圖，使氧化膜116沈積於島狀半導體113、114、115之外周壁面及島狀半導體113、114、115間的底面。
接著參照第9A圖至第9C圖，將氧化膜116予以蝕刻，在島狀半導體113、114、115之外周壁面，形成氧化膜邊壁(sidewall)117、118、119。
接著參照第10A圖至第10C圖，在矽基板101注入砷(參照箭頭As)，且在矽基板101表面形成屬於n型(第2導電型)半導體之源極線120，並且在島狀半導體113、114、115(參照第9A圖至第9C圖)之下方部位，以均與源極線120電性連接之方式形成源極區域121、122、123。此時，通道區域124、125、126係分別形成於源極區域121、122、123、與氮化膜107及氧化膜110、氮化膜108及氧化膜111、氮化膜109及氧化膜112之間。
接著參照第11A圖至第11C圖，將氧化膜邊壁117、118、119藉由蝕刻予以去除。
接著參照第12A圖至第12C圖，係以在源極線120上、及氮化膜107、108、109上厚度較厚之方式、而且在島狀半導體113、114、115(參照第9A圖至第9C圖)之外周壁面厚度較薄之方式沈積氧化膜127。
接著參照第13A圖至第13C圖，藉由等向性蝕刻，將沈積於島狀半導體113、114、115(參照第9A圖至第9C圖)之外周壁面的氧化膜127予以蝕刻。藉此，在藉由蝕刻將島狀半導體113、114、115之外周壁面的氧化膜127予以去除之後，亦會在相鄰接之島狀半導體113、114、115(參照第9A圖至第9C圖)之間與源極線120上殘存屬於絕緣膜的氧化膜128。再者，在氮化膜107、108、109上，分別殘存氧化膜129、130、131成圓盤狀。如此，參照第12A圖至第12C圖，氧化膜127之所以殘存為氧化膜129、130、131，係由於在源極線120上、及氮化膜107、108、109上以厚度較厚之方式沈積氧化膜127，並且在島狀半導體113、114、115之外周壁面以厚度較薄之方式沈積氧化膜127，並且將該氧化膜117使用在任一方向都以相同速度進行蝕刻之等向性蝕刻之故。再者，在此源極線120上殘留的氧化膜128，在所獲得之非揮發性半導體記憶體電晶體201、202、203中，係分別成為第1絕緣膜128(參照第2B圖至第2C圖)，而有助於浮游閘極139、140、141與源極線120之間之電容的降低。
接著參照第14A圖至第14C圖，進行閘極氧化，且在島狀半導體113、114、115(參照第9A圖至第9C圖)之外周壁面形成穿隧絕緣膜132、133、134。
接著參照第15A圖至第15C圖，將成為浮游閘極之多晶矽135使用多晶矽等之導電性材料來沈積。
接著參照第16A圖至第16C圖，以分別覆蓋彼此鄰接之島狀半導體113、114、115(參照第9A圖至第9C圖)之方式形成阻劑136、137、138。阻劑136、137、138係分別具備配置於阻劑136、137、138之間，並且朝相對於控制閘極線153所延伸之預定方向(第16B圖之左右方向)正交之方向延伸的溝。控制閘極線153係以將相鄰接之島狀半導體113、114、115(參照第9A圖至第9C圖)之控制閘極153a、153b、153c彼此連接之方式朝預定方向延伸(參照第2A圖至第2C圖)。
接著參照第17A至第17C圖，使用阻劑136、137、138作為遮罩，將多晶矽135藉由蝕刻在上述溝之下方區域且在氧化膜128上予以分離，且在各島狀半導體113、114、115(參照第9A圖至第9C圖)形成浮游閘極139、140、141。
接著參照第18A圖至第18C圖，將阻劑136、137、138予以剝離。
接著參照第19A圖至第19C圖，從源極線120上之氧化膜128、浮游閘極139、140、141、及氧化膜129、130、131上形成多晶矽層間絕緣膜142。之後，在多晶矽層間絕緣膜142上沈積多晶矽143，且藉由CMP(Chemical Mechanical Polishing，化學機械研磨)進行平坦化，而使氧化膜129、130、131之前端部露出。在此，多晶矽層間絕緣膜142亦可由氧化膜、氧化膜、氮化膜、氧化膜之疊層構造、高電介質膜之任一者形成。
接著參照第20A至第20C圖，將氧化膜129、130、131藉由蝕刻予以去除。
接著參照第21A圖至第21C圖，將多晶矽143予以蝕刻且回蝕至預定深度。
接著參照第22A圖至第22C圖，將多晶矽層間絕緣膜142所露出之部分藉由蝕刻予以去除。
接著參照第23A至第23C圖，將浮游閘極139、140、141所露出之部分、與多晶矽143之一部分藉由蝕刻予以去除。藉由此蝕刻，來決定所獲得之非揮發性半導體記憶體電晶體201、202、203之閘極長度。
接著參照第24A圖至第24C圖將氧化膜144予以沈積。之後，從氧化膜144上沈積氮化膜145。
接著參照第25A圖至第25C圖，藉由異向性蝕刻，將氮化膜145、氧化膜144予以蝕刻。然後，使氮化膜145及氧化膜144(參照第24A圖至第24C圖)殘存於島狀半導體113、114、115、穿隧絕緣膜132、133、134、以及氮化膜107及氧化膜110、氮化膜108及氧化膜111、氮化膜109及氧化膜112之外周壁面成邊壁(sidewall)狀。藉此，在各島狀半導體113、114、115(參照第9A圖至第9C圖)，分別形成由氮化膜146及氧化膜149所構成之絕緣膜邊壁501、氮化膜147及氧化膜150所構成之絕緣膜邊壁502、氮化膜148及氧化膜151所構成之絕緣膜邊壁503。
接著參照第26A圖至第26C圖，以朝第26A圖、第26B圖之左右方向延伸之方式形成用以形成控制閘極線153之阻劑152，以覆蓋絕緣膜邊壁501、502、503、及氮化膜107、108、109。
接著參照第27A圖至第27C圖，使用絕緣膜邊壁501、502、503、阻劑152作為遮罩，將多晶矽143、多晶矽層間絕緣膜142、浮游閘極139、140、141予以蝕刻，藉此而形成控制閘極153a、153b、153c及控制閘極線153。如此一來，即在所獲得之非揮發性半導體記憶體電晶體201、202、203中，浮游閘極139、140、141形成具備與控制閘極153a、153b、153c之下表面相對向之部分、及與控制閘極線153之下表面相對向之部分的構造。
接著參照第28A圖至第28C圖，將氧化膜128之露出部分予以蝕刻而形成第1絕緣膜128。
接著參照第29A圖至第29C圖，將阻劑152予以剝離，且進行控制閘極線153、浮游閘極139、140、141、源極線120之各表層部的氧化，而在控制閘極線153、浮游閘極139、140、141上形成氧化膜154，及在源極線120上形成氧化膜155。
接著參照第30A圖至第30C圖，將氮化膜107、108、109、氮化膜146、147、148予以剝離。
接著參照第31A圖至第32C圖，將氧化膜110、111、112、氧化膜149、150、151、氧化膜154、155、穿隧絕緣膜132、133、134予以剝離，使島狀半導體113、114、115(參照第9A圖至第9C圖)之通道區域124、125、126露出。
接著參照第32A圖至第32C圖，在島狀半導體113、114、115之通道區域124、125、126之上層部注入砷(參照箭頭As)，且形成屬於n型半導體之汲極區域156、157、158。
接著參照第33A圖至第33C圖，以覆蓋島狀半導體113、114、115(參照第9A圖至第9C圖)、及源極線120之方式沈積氮化膜159。
接著參照第34A圖至第34C圖，將氮化膜159予以蝕刻，使之殘存於島狀半導體113、114、115(參照第9A圖至第9C圖)之側壁與控制閘極線153之側壁成邊壁狀，而形成氮化膜邊壁160、161、162、163。
接著參照第35A圖至第35C圖，為了達成低電阻化，係使用金屬材料對島狀半導體113、114、115、控制閘極線153、源極線120施以矽化物(silicide)步驟，而形成金屬半導體化合物164、165、166、167、168、169。
接著參照第36A圖至第36C圖，以覆蓋島狀半導體113、114、115及氮化膜邊壁160、161、162、163之方式，使用絕緣性材料沈積接觸窗擋止層(contact stopper)170，並且進一步在其上層沈積層間膜171之後，藉由CMP予以平坦化。
接著參照第37A圖至第37C圖，在層間膜171上之預定位置，形成用以形成接觸窗孔173、174、175(參照第38A圖至第38C圖)的阻劑172。
接著參照38A圖至第38C圖，以阻劑172為遮罩，將層間膜171予以蝕刻，形成接觸窗孔173、174、175，使接觸窗擋止層170之表面露出。
接著參照第39A圖至第39C圖，將阻劑172予以剝離。
接著參照第40A圖至第40C圖，將位於接觸窗孔173、174、175之底部的接觸窗擋止層170藉由蝕刻予以去除。
接著參照第41A圖至第41C圖，在接觸窗孔173、174、175內，使用導電性物質形成接觸窗176、177、178，且與島狀半導體113、114、115(參照第9A圖至第9C圖)之汲極區域156、157、158電性連接。
接著參照第42A圖至第42C圖，使用金屬材料在層間膜171、及接觸窗176、177、178上沈積金屬(metal)179。
接著參照第43A圖至第43C圖，在金屬179上，形成用以形成要獲得之非揮發性半導體記憶體電晶體201、202、203之位元線183、184、185之阻劑180、181、182。
接著參照第44A圖至第44C圖，使用阻劑180、182、183作為遮罩，且將金屬179予以蝕刻而形成位元線183、184、185。
接著參照第45A圖至第45C圖，將阻劑180、181、182予以剝離。藉此，完成第2A圖至第2C圖所示之非揮發性半導體記憶體。
另外，本發明在不脫離本發明之廣義精神與範圍下，均可進行各種實施形態及變化。此外，上述實施形態係用以說明本發明之一實施例，並非用以限定本發明之範圍。
101．．．矽基板
102、110、111、112、116、127、129、130、131、144、149、150、151、154、155．．．氧化膜
103、107、108、109、145、146、147、148、159．．．氮化膜
104、105、106、136、137、138、152、172、180、181、182．．．阻劑
113、114、115、301．．．島狀半導體
117、118、119．．．氧化膜邊壁
120．．．源極線
121、122、123、303．．．源極區域
124、125、126、304．．．通道區域
128．．．第1絕緣膜、氧化膜
132、133、134、305．．．穿隧絕緣膜
135、143．．．多晶矽
139、140、141、306．．．浮游閘極
142、307．．．多晶矽層間絕緣膜
153a、153b、153c、308a．．．控制閘極
153、308．．．控制閘極線
156、157、158、302．．．汲極區域
160、161、162、163．．．氮化膜邊壁
164、165、166、167、168、169．．．金屬半導體化合物
170．．．接觸窗擋止層
171．．．層間膜
173、174、175．．．接觸窗孔
176、177、178．．．接觸窗
179．．．金屬
183、184、185．．．位元線
201、202、203．．．非揮發性半導體記憶體電晶體
306b．．．第1浮游閘極部
306c．．．第2浮游閘極部
501、502、503．．．絕緣膜邊壁
第1圖係為顯示本發明實施形態之非揮發性半導體記憶體電晶體之主要部分的剖面圖。
第2A圖係為本發明實施形態之非揮發性半導體記憶體之平面圖，第2B圖係為第2A圖之X-X’線之剖面圖，第2C圖係為第2A圖之Y-Y’線之剖面圖。
第3A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第3B圖係為第3A圖之X-X’線之剖面圖，第3C圖係為第3A圖之Y-Y’線之剖面圖。
第4A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第4B圖係為第4A圖之X-X’線之剖面圖，第4C圖係為第4A圖之Y-Y’線之剖面圖。
第5A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第5B圖係為第5A圖之X-X’線之剖面圖，第5C圖係為第5A圖之Y-Y’線之剖面圖。
第6A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第6B圖係為第6A圖之X-X’線之剖面圖，第6C圖係為第6A圖之Y-Y’線之剖面圖。
第7A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第7B圖係為第7A圖之X-X’線之剖面圖，第7C圖係為第7A圖之Y-Y’線之剖面圖。
第8A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第8B圖係為第8A圖之X-X’線之剖面圖，第8C圖係為第8A圖之Y-Y’線之剖面圖。
第9A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第9B圖係為第9A圖之X-X’線之剖面圖，第9C圖係為第9A圖之Y-Y’線之剖面圖。
第10A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第10B圖係為第10A圖之X-X’線之剖面圖，第10C圖係為第10A圖之Y-Y’線之剖面圖。
第11A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第11B圖係為第11A圖之X-X’線之剖面圖，第11C圖係為第11A圖之Y-Y’線之剖面圖。
第12A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第12B圖係為第12A圖之X-X’線之剖面圖，第12C圖係為第12A圖之Y-Y’線之剖面圖。
第13A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第13B圖係為第13A圖之X-X’線之剖面圖，第13C圖係為第13A圖之Y-Y’線之剖面圖。
第14A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第14B圖係為第14A圖之X-X’線之剖面圖，第14C圖係為第14A圖之Y-Y’線之剖面圖。
第15A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第15B圖係為第15A圖之X-X’線之剖面圖，第15C圖係為第15A圖之Y-Y’線之剖面圖。
第16A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第16B圖係為第16A圖之X-X’線之剖面圖，第16C圖係為第16A圖之Y-Y’線之剖面圖。
第17A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第17B圖係為第17A圖之X-X’線之剖面圖，第17C圖係為第17A圖之Y-Y’線之剖面圖。
第18A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第18B圖係為第18A圖之X-X’線之剖面圖，第18C圖係為第18A圖之Y-Y’線之剖面圖。
第19A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第19B圖係為第19A圖之X-X’線之剖面圖，第19C圖係為第19A圖之Y-Y’線之剖面圖。
第20A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第20B圖係為第20A圖之X-X’線之剖面圖，第20C圖係為第20A圖之Y-Y’線之剖面圖。
第21A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第21B圖係為第21A圖之X-X’線之剖面圖，第21C圖係為第21A圖之Y-Y’線之剖面圖。
第22A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第22B圖係為第22A圖之X-X’線之剖面圖，第22C圖係為第22A圖之Y-Y’線之剖面圖。
第23A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第23B圖係為第23A圖之X-X’線之剖面圖，第23C圖係為第23A圖之Y-Y’線之剖面圖。
第24A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第24B圖係為第24A圖之X-X’線之剖面圖，第24C圖係為第24A圖之Y-Y’線之剖面圖。
第25A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第25B圖係為第25A圖之X-X’線之剖面圖，第25C圖係為第25A圖之Y-Y’線之剖面圖。
第26A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第26B圖係為第26A圖之X-X’線之剖面圖，第26C圖係為第26A圖之Y-Y’線之剖面圖。
第27A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第27B圖係為第27A圖之X-X’線之剖面圖，第27C圖係為第27A圖之Y-Y’線之剖面圖。
第28A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第28B圖係為第28A圖之X-X’線之剖面圖，第28C圖係為第28A圖之Y-Y’線之剖面圖。
第29A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第29B圖係為第29A圖之X-X’線之剖面圖，第29C圖係為第29A圖之Y-Y’線之剖面圖。
第30A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第30B圖係為第30A圖之X-X’線之剖面圖，第30C圖係為第30A圖之Y-Y’線之剖面圖。
第31A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第31B圖係為第31A圖之X-X’線之剖面圖，第31C圖係為第31A圖之Y-Y’線之剖面圖。
第32A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第32B圖係為第32A圖之X-X’線之剖面圖，第32C圖係為第32A圖之Y-Y’線之剖面圖。
第33A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第33B圖係為第33A圖之X-X’線之剖面圖，第33C圖係為第33A圖之Y-Y’線之剖面圖。
第34A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第34B圖係為第34A圖之X-X’線之剖面圖，第34C圖係為第34A圖之Y-Y’線之剖面圖。
第35A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第35B圖係為第35A圖之X-X’線之剖面圖，第35C圖係為第35A圖之Y-Y’線之剖面圖。
第36A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第36B圖係為第36A圖之X-X’線之剖面圖，第36C圖係為第36A圖之Y-Y’線之剖面圖。
第37A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第37B圖係為第37A圖之X-X’線之剖面圖，第37C圖係為第37A圖之Y-Y’線之剖面圖。
第38A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第38B圖係為第38A圖之X-X’線之剖面圖，第38C圖係為第38A圖之Y-Y’線之剖面圖。
第39A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第39B圖係為第39A圖之X-X’線之剖面圖，第39C圖係為第39A圖之Y-Y’線之剖面圖。
第40A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第40B圖係為第40A圖之X-X’線之剖面圖，第40C圖係為第40A圖之Y-Y’線之剖面圖。
第41A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第41B圖係為第41A圖之X-X’線之剖面圖，第41C圖係為第41A圖之Y-Y’線之剖面圖。
第42A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第42B圖係為第42A圖之X-X’線之剖面圖，第42C圖係為第42A圖之Y-Y’線之剖面圖。
第43A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第43B圖係為第43A圖之X-X’線之剖面圖，第43C圖係為第43A圖之Y-Y’線之剖面圖。
第44A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第44B圖係為第44A圖之X-X’線之剖面圖，第44C圖係為第44A圖之Y-Y’線之剖面圖。
第45A圖係為用以說明本發明實施形態之非揮發性半導體記憶體之製造方法之平面圖，第45B圖係為第45A圖之X-X’線之剖面圖，第45C圖係為第45A圖之Y-Y’線之剖面圖。
第46圖係為習知例之SGT快閃記憶體之剖面圖。
301．．．島狀半導體
302．．．汲極區域
303．．．源極區域
304．．．通道區域
305．．．穿隧絕緣膜
306．．．浮游閘極
306b．．．第1浮游閘極部
306c．．．第2浮游閘極部
307．．．多晶矽層間絕緣膜
308．．．控制閘極線
308a．．．控制閘極

Claims (3)

  1. 一種非揮發性半導體記憶體電晶體，其特徵為具備：島狀半導體，從基板側依序形成有源極區域、通道區域及汲極區域；浮游閘極，以包圍前述通道區域之外周的方式使穿隧絕緣膜介設配置於其間；控制閘極，以包圍前述浮游閘極之外周的方式使多晶矽層間絕緣膜介設配置於其間；及控制閘極線，電性連接於前述控制閘極，且朝預定方向延伸；在前述浮游閘極、與前述控制閘極之下表面及內側面之間，及前述浮游閘極、與前述控制閘極線之下表面之間，係分別介設配置有多晶矽層間絕緣膜。
  2. 如申請專利範圍第1項所述之非揮發性半導體記憶體電晶體，其中，復具備：第1絕緣膜，以位於前述浮游閘極之下方之方式配置於前述基板上，而且厚度較前述穿隧絕緣膜及多晶矽層間絕緣膜之至少一方為厚。
  3. 一種非揮發性半導體記憶體之製造方法，該非揮發性半導體記憶體係具備：浮游閘極，以包圍島狀半導體之外周的方式使穿隧絕緣膜介設配置於其間；控制閘極，以包圍前述浮游閘極之外周的方式使多晶矽層間絕緣膜介設配置於其間；及控制閘極線，電性連接於前述控制閘極，且朝預定方向延伸；該製造方法包括以下步驟：在形成於基板之預定位置之源極線上形成複數個前述島狀半導體之步驟；在相鄰接之前述島狀半導體之間與前述源極線上形成絕緣膜之步驟；藉由沈積導電性材料於前述絕緣膜上而形成浮游閘極膜之步驟；在前述浮游閘極膜上形成阻劑的步驟，該阻劑具有在相對於前述控制閘極線所延伸之預定方向正交之方向延伸之溝；使用前述阻劑，將前述浮游閘極膜在前述溝之下方區域且為前述絕緣膜之上方藉由蝕刻予以分離，且在各前述島狀半導體形成浮游閘極之步驟；在相鄰接之前述島狀半導體之2個前述浮游閘極之上方，以包圍前述島狀半導體之外周之方式在各前述島狀半導體形成控制閘極之步驟；及形成前述控制閘極線之步驟，該控制閘極線係用以連接相鄰接之前述島狀半導體之前述控制閘極彼此間。
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