JPH05251710A - Ｍｏｓ型半導体記憶装置 - Google Patents
Ｍｏｓ型半導体記憶装置Info
- Publication number
- JPH05251710A JPH05251710A JP27297091A JP27297091A JPH05251710A JP H05251710 A JPH05251710 A JP H05251710A JP 27297091 A JP27297091 A JP 27297091A JP 27297091 A JP27297091 A JP 27297091A JP H05251710 A JPH05251710 A JP H05251710A
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- Japan
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- gate
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- semiconductor memory
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Abstract
(57)【要約】
【目的】 メモリセルとなるトランジスタを立体的に構
成し、１ビット毎の消去が可能で、書き込みも１ビット
毎にでき、書き込み／読み出しが速く、しかも小型化に
伴う性能の劣化をなくす。 【構成】 ＭＯＳ型半導体記憶装置において、Ｓｉ基板
１上に形成されるＳｉ柱３と、そのＳｉ柱３のまわり及
びＳｉ基板１上に形成されるトンネル酸化膜６と、Ｓｉ
柱３のまわり及びそれに接するＳｉ基板１表面に形成さ
れるフローティングゲート８と、そのフローティングゲ
ート８の表面に形成されるゲート酸化膜１０と、そのゲ
ート酸化膜１０の表面に形成されるコントロールゲート
１２と、Ｓｉ柱３の上部に形成されるソース拡散層１３
と、Ｓｉ柱３の基部およびトンネル酸化膜６下のＳｉ基
板１に形成されるドレイン拡散層５とを形成する。
成し、１ビット毎の消去が可能で、書き込みも１ビット
毎にでき、書き込み／読み出しが速く、しかも小型化に
伴う性能の劣化をなくす。 【構成】 ＭＯＳ型半導体記憶装置において、Ｓｉ基板
１上に形成されるＳｉ柱３と、そのＳｉ柱３のまわり及
びＳｉ基板１上に形成されるトンネル酸化膜６と、Ｓｉ
柱３のまわり及びそれに接するＳｉ基板１表面に形成さ
れるフローティングゲート８と、そのフローティングゲ
ート８の表面に形成されるゲート酸化膜１０と、そのゲ
ート酸化膜１０の表面に形成されるコントロールゲート
１２と、Ｓｉ柱３の上部に形成されるソース拡散層１３
と、Ｓｉ柱３の基部およびトンネル酸化膜６下のＳｉ基
板１に形成されるドレイン拡散層５とを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型半導体記憶装
置、特に不揮発型記憶セルの構造に関するものである。
置、特に不揮発型記憶セルの構造に関するものである。
【０００２】
【従来の技術】従来、この種の技術としては、例えば
「最新版 超ＬＳＩプロセスデータハンドブック」
（株）サイエンス・フォーラム，１９９０／３／３１，
第１版、Ｐ．８１〜８８に記載されるものがあった。従
来、この種の装置は、上記文献に開示されるように、Ｍ
ＡＳＫ−ＲＯＭ、ＥＰ−ＲＯＭ、ＥＥ−ＰＲＯＭ、Ｆｌ
ａｓｈＥＥ−ＰＲＯＭ、ＮＡＮＤ型ＥＥ−ＰＲＯＭがあ
る。
「最新版 超ＬＳＩプロセスデータハンドブック」
（株）サイエンス・フォーラム，１９９０／３／３１，
第１版、Ｐ．８１〜８８に記載されるものがあった。従
来、この種の装置は、上記文献に開示されるように、Ｍ
ＡＳＫ−ＲＯＭ、ＥＰ−ＲＯＭ、ＥＥ−ＰＲＯＭ、Ｆｌ
ａｓｈＥＥ−ＰＲＯＭ、ＮＡＮＤ型ＥＥ−ＰＲＯＭがあ
る。
【０００３】これらを使用することにより、現在コンピ
ュータの外部記憶装置として使用されている磁気記憶装
置（ハードディスク、フロッピーディスク、磁気テー
プ）が置き換えられる可能性がある。これが実現すれ
ば、コンピュータから機械的な駆動部が無くなることに
なり、より信頼性の高い、より書き込み／読み出し速度
の速い、より小型・軽量なコンピュータが実現できるこ
とになる。
ュータの外部記憶装置として使用されている磁気記憶装
置（ハードディスク、フロッピーディスク、磁気テー
プ）が置き換えられる可能性がある。これが実現すれ
ば、コンピュータから機械的な駆動部が無くなることに
なり、より信頼性の高い、より書き込み／読み出し速度
の速い、より小型・軽量なコンピュータが実現できるこ
とになる。
【０００４】これに適する装置としては、電気的に書き
込み／読み出しができるＥＥ−ＰＲＯＭ、ＦｌａｓｈＥ
Ｅ−ＰＲＯＭ、ＮＡＮＤ型ＥＥ−ＰＲＯＭが挙げられ
る。このうち１ビットあたりのセル面積を最も小さくす
ることができる、すなわち、１ビットあたりのコストを
安くできるＮＡＮＤ型ＥＥ−ＰＲＯＭが有望とされてい
る。このＮＡＮＤ型ＥＥ−ＰＲＯＭでは、セル面積を小
さくするために、８ビットを直列に構成し、コンタクト
ホールの数を極力減らしたために、他のＰＲＯＭでは達
成できなかった高密度化が可能となった。
込み／読み出しができるＥＥ−ＰＲＯＭ、ＦｌａｓｈＥ
Ｅ−ＰＲＯＭ、ＮＡＮＤ型ＥＥ−ＰＲＯＭが挙げられ
る。このうち１ビットあたりのセル面積を最も小さくす
ることができる、すなわち、１ビットあたりのコストを
安くできるＮＡＮＤ型ＥＥ−ＰＲＯＭが有望とされてい
る。このＮＡＮＤ型ＥＥ−ＰＲＯＭでは、セル面積を小
さくするために、８ビットを直列に構成し、コンタクト
ホールの数を極力減らしたために、他のＰＲＯＭでは達
成できなかった高密度化が可能となった。
【０００５】
【発明が解決しようとする課題】しかしながら、ＮＡＮ
Ｄ型ＥＥ−ＰＲＯＭでは、メモリセルを直列に配置した
ために、消去は８ビット単位で行わなければならな
い。プログラム（書き込み）はシリアルで行わなけれ
ばならない。書き込み／読み出しが遅い。更に小型
化すると、トランジスタのソース／ドレイン間のチャネ
ル間ショートが生じやすいといった問題があった。
Ｄ型ＥＥ−ＰＲＯＭでは、メモリセルを直列に配置した
ために、消去は８ビット単位で行わなければならな
い。プログラム（書き込み）はシリアルで行わなけれ
ばならない。書き込み／読み出しが遅い。更に小型
化すると、トランジスタのソース／ドレイン間のチャネ
ル間ショートが生じやすいといった問題があった。
【０００６】本発明は、上記問題点を除去し、メモリセ
ルとなるトランジスタを立体的に構成し、１ビット毎
の消去が可能な、書き込みも１ビット毎にでき、書
き込み／読み出しが速く、小型化に伴う性能の劣化が
ないＭＯＳ型半導体記憶装置を提供することを目的とす
る。
ルとなるトランジスタを立体的に構成し、１ビット毎
の消去が可能な、書き込みも１ビット毎にでき、書
き込み／読み出しが速く、小型化に伴う性能の劣化が
ないＭＯＳ型半導体記憶装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＭＯＳ型半導体記憶装置において、半導
体基板上に形成されるシリコン柱と、該シリコン柱のま
わり及び半導体基板上に形成されるトンネル酸化膜と、
前記シリコン柱のまわり及びそれに接する半導体基板表
面に形成されるフローティングゲートと、該フローティ
ングゲート表面に形成されるゲート酸化膜と、該ゲート
酸化膜上に形成されるコントロールゲートと、前記シリ
コン柱の上部に形成されるソース拡散層と、前記シリコ
ン柱の基部および前記トンネル酸化膜下の半導体基板に
形成されるドレイン拡散層とを設けるようにしたもので
ある。
成するために、ＭＯＳ型半導体記憶装置において、半導
体基板上に形成されるシリコン柱と、該シリコン柱のま
わり及び半導体基板上に形成されるトンネル酸化膜と、
前記シリコン柱のまわり及びそれに接する半導体基板表
面に形成されるフローティングゲートと、該フローティ
ングゲート表面に形成されるゲート酸化膜と、該ゲート
酸化膜上に形成されるコントロールゲートと、前記シリ
コン柱の上部に形成されるソース拡散層と、前記シリコ
ン柱の基部および前記トンネル酸化膜下の半導体基板に
形成されるドレイン拡散層とを設けるようにしたもので
ある。
【０００８】
【作用】本発明によれば、上記したように、ＭＯＳ型半
導体記憶装置（ＥＥ−ＰＲＯＭ）の構造をシリコン柱に
形成するようにしたので、記憶セルの平面積を小さくす
ることができる。また、記憶セルの平面積を増すことな
く、充分なゲート長を確保することができる。ゲート電
極が柱状のシリコンのまわりを一周取り囲む構造である
ために、電流経路がシリコン柱全体となり、高いコンダ
クタンスｇｍが得られるために、スイッチングのマージ
ンを広くとることができる。
導体記憶装置（ＥＥ−ＰＲＯＭ）の構造をシリコン柱に
形成するようにしたので、記憶セルの平面積を小さくす
ることができる。また、記憶セルの平面積を増すことな
く、充分なゲート長を確保することができる。ゲート電
極が柱状のシリコンのまわりを一周取り囲む構造である
ために、電流経路がシリコン柱全体となり、高いコンダ
クタンスｇｍが得られるために、スイッチングのマージ
ンを広くとることができる。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１、図２及び図３は本発明の
実施例を示すＭＯＳ型半導体記憶装置の製造工程断面
図、図４はそのＭＯＳ型半導体記憶装置の断面図であ
る。まず、図１（ａ）に示すように、シリコン（Ｓｉ）
基板１上に既知の技術であるＳｉＮ膜の成膜、ホトリソ
グラフィー、ドライエッチングにより、Ｓｉ柱を形成す
るための窒化シリコン（ＳｉＮ）パターン２を形成す
る。ここでは、ＳｉＮパターン２の膜厚は１μｍで、大
きさは０．５×０．５μｍとする。
ながら詳細に説明する。図１、図２及び図３は本発明の
実施例を示すＭＯＳ型半導体記憶装置の製造工程断面
図、図４はそのＭＯＳ型半導体記憶装置の断面図であ
る。まず、図１（ａ）に示すように、シリコン（Ｓｉ）
基板１上に既知の技術であるＳｉＮ膜の成膜、ホトリソ
グラフィー、ドライエッチングにより、Ｓｉ柱を形成す
るための窒化シリコン（ＳｉＮ）パターン２を形成す
る。ここでは、ＳｉＮパターン２の膜厚は１μｍで、大
きさは０．５×０．５μｍとする。
【００１０】次に、図１（ｂ）に示すように、ＳｉＮパ
ターン２をマスクとして、ドライエッチング、例えばＣ
ｌ2 を使用した反応性イオンエッチング（ＲＩＥ）によ
り、Ｓｉ柱３の長さが５μｍになるまでＳｉをエッチン
グする。その後、図１（ｃ）に示すように、既知の熱酸
化技術により、マスク酸化膜４を、例えば２００Åの厚
さに形成する。このマスク酸化膜４は、次に行うリンイ
オン（Ｐ+ ）の注入時に、Ｓｉ基板１へのダメージ防止
及び汚染防止の働きと、Ｓｉ柱３へリンイオンが注入さ
れないようにするためのマスクとしての働きを兼ねてい
る。リンイオン注入はＳｉ基板１のみに注入し、Ｓｉ柱
３へ注入しないように、Ｓｉ基板１に対して、垂直方向
から行う。注入条件は、例えばリンイオンを４０ＫｅＶ
で加速して５×１０15／cm2 のドーズ量とする。これに
より、ドレイン拡散層５が形成される。次に、マスク酸
化膜４をフッ酸により除去し、例えば９５０℃の窒素中
で２０分間処理して、リンの活性化及びＳｉ表面のイオ
ン注入によるダメージ回復を行う。
ターン２をマスクとして、ドライエッチング、例えばＣ
ｌ2 を使用した反応性イオンエッチング（ＲＩＥ）によ
り、Ｓｉ柱３の長さが５μｍになるまでＳｉをエッチン
グする。その後、図１（ｃ）に示すように、既知の熱酸
化技術により、マスク酸化膜４を、例えば２００Åの厚
さに形成する。このマスク酸化膜４は、次に行うリンイ
オン（Ｐ+ ）の注入時に、Ｓｉ基板１へのダメージ防止
及び汚染防止の働きと、Ｓｉ柱３へリンイオンが注入さ
れないようにするためのマスクとしての働きを兼ねてい
る。リンイオン注入はＳｉ基板１のみに注入し、Ｓｉ柱
３へ注入しないように、Ｓｉ基板１に対して、垂直方向
から行う。注入条件は、例えばリンイオンを４０ＫｅＶ
で加速して５×１０15／cm2 のドーズ量とする。これに
より、ドレイン拡散層５が形成される。次に、マスク酸
化膜４をフッ酸により除去し、例えば９５０℃の窒素中
で２０分間処理して、リンの活性化及びＳｉ表面のイオ
ン注入によるダメージ回復を行う。
【００１１】次に、図１（ｄ）に示すように、例えば、
９５０℃の酸素中で１２分間処理して、１００Åのトン
ネル酸化膜６をＳｉ基板１及びＳｉ柱３の表面に形成す
る。更に、ポリシリコン７を、例えば、減圧ＣＶＤ法に
より２０００Å形成し、既知の技術により、ポリシリコ
ン７にリンを拡散する。次に、通常のリソグラフィー及
びＣｌ2 を使用したＲＩＥにより、ポリシリコン７をパ
ターニングして、図１（ｅ）に示すように、フローティ
ングゲート８を形成する。
９５０℃の酸素中で１２分間処理して、１００Åのトン
ネル酸化膜６をＳｉ基板１及びＳｉ柱３の表面に形成す
る。更に、ポリシリコン７を、例えば、減圧ＣＶＤ法に
より２０００Å形成し、既知の技術により、ポリシリコ
ン７にリンを拡散する。次に、通常のリソグラフィー及
びＣｌ2 を使用したＲＩＥにより、ポリシリコン７をパ
ターニングして、図１（ｅ）に示すように、フローティ
ングゲート８を形成する。
【００１２】更に、図２（ａ）に示すように、第１の層
間絶縁膜９を、例えば、減圧ＣＶＤ法により酸化シリコ
ン（ＳｉＯ2 ）をＳｉ柱３が充分に埋まるまで堆積す
る。次に、図２（ｂ）に示すように、第１の層間絶縁膜
９を厚さ２μｍまでエッチバックする。次に、図２
（ｃ）に示すように、Ｓｉ柱３のまわりの第１の層間絶
縁膜９を通常のホトリソグラフィー、ＲＩＥによるエッ
チングにより、下方のフローティングゲート８の上まで
除去する。
間絶縁膜９を、例えば、減圧ＣＶＤ法により酸化シリコ
ン（ＳｉＯ2 ）をＳｉ柱３が充分に埋まるまで堆積す
る。次に、図２（ｂ）に示すように、第１の層間絶縁膜
９を厚さ２μｍまでエッチバックする。次に、図２
（ｃ）に示すように、Ｓｉ柱３のまわりの第１の層間絶
縁膜９を通常のホトリソグラフィー、ＲＩＥによるエッ
チングにより、下方のフローティングゲート８の上まで
除去する。
【００１３】次に、図２（ｄ）に示すように、フローテ
ィングゲート８の表面を酸化し、例えば２００Å厚のゲ
ート酸化膜１０を形成する。次いで、図２（ｅ）に示す
ように、減圧ＣＶＤ法により、ポリシリコン１１をＳｉ
柱３が充分に埋まるまで堆積する。次に、例えば、第１
の層間絶縁膜９上のポリシリコン１１が１μｍ厚になる
までエッチバックする。その後、ポリシリコン１１に既
知の技術によりリンを拡散し、更に、通常のホトリソグ
ラフィー、ＲＩＥによるエッチングにより、ポリシリコ
ン１１を加工し、図３（ａ）に示すように、コントロー
ルゲート１２を形成する。
ィングゲート８の表面を酸化し、例えば２００Å厚のゲ
ート酸化膜１０を形成する。次いで、図２（ｅ）に示す
ように、減圧ＣＶＤ法により、ポリシリコン１１をＳｉ
柱３が充分に埋まるまで堆積する。次に、例えば、第１
の層間絶縁膜９上のポリシリコン１１が１μｍ厚になる
までエッチバックする。その後、ポリシリコン１１に既
知の技術によりリンを拡散し、更に、通常のホトリソグ
ラフィー、ＲＩＥによるエッチングにより、ポリシリコ
ン１１を加工し、図３（ａ）に示すように、コントロー
ルゲート１２を形成する。
【００１４】次に、図３（ｂ）に示すように、フッ酸に
より表面に露出しているゲート酸化膜１０を除去し、更
に、Ｃｌ2 による等方性のドライエッチングにより、Ｓ
ｉ柱３の上部のフローティングゲート８が無くなるま
で、フローティングゲート８とコントロールゲート１２
をエッチングする。更に、Ｓｉ柱３の露出した部分に既
知の技術によりリンを拡散させ、ソース拡散層（ソース
電極）１３を形成する。更に、例えば、９５０℃の酸素
中で、２０分間処理して、フローティングゲート８、コ
ントロールゲート１２、ソース電極１３の各電極間が酸
化シリコン（ＳｉＯ2 ）膜１４で覆われるようにする。
より表面に露出しているゲート酸化膜１０を除去し、更
に、Ｃｌ2 による等方性のドライエッチングにより、Ｓ
ｉ柱３の上部のフローティングゲート８が無くなるま
で、フローティングゲート８とコントロールゲート１２
をエッチングする。更に、Ｓｉ柱３の露出した部分に既
知の技術によりリンを拡散させ、ソース拡散層（ソース
電極）１３を形成する。更に、例えば、９５０℃の酸素
中で、２０分間処理して、フローティングゲート８、コ
ントロールゲート１２、ソース電極１３の各電極間が酸
化シリコン（ＳｉＯ2 ）膜１４で覆われるようにする。
【００１５】次に、減圧ＣＶＤ法により、酸化シリコン
（ＳｉＯ2 ）膜を堆積し、ＳｉＮパターン２が露出する
まで、エッチバックすることにより、平坦化し、図３
（ｃ）に示すように、第２の層間絶縁膜１５を形成す
る。その後、熱リン酸に浸すことにより、ＳｉＮパター
ン２を除去し、ビット線１６を形成するために、例え
ば、Ａｌを既知の方法により、堆積し、ホトリソグラフ
ィー、エッチングする。
（ＳｉＯ2 ）膜を堆積し、ＳｉＮパターン２が露出する
まで、エッチバックすることにより、平坦化し、図３
（ｃ）に示すように、第２の層間絶縁膜１５を形成す
る。その後、熱リン酸に浸すことにより、ＳｉＮパター
ン２を除去し、ビット線１６を形成するために、例え
ば、Ａｌを既知の方法により、堆積し、ホトリソグラフ
ィー、エッチングする。
【００１６】このようにして、図３（ｃ）にその断面
を、図４（ａ）に図３（ｃ）のＡ−Ａ線断面を、図４
（ｂ）に図３（ｃ）のＢ−Ｂ線断面を、それぞれ示す本
発明にかかるＭＯＳ型半導体記憶装置（記憶セル）を得
ることができる。以下、このＭＯＳ型半導体記憶装置
（記憶セル）の動作について、以下に１例を図５を用い
て説明する。
を、図４（ａ）に図３（ｃ）のＡ−Ａ線断面を、図４
（ｂ）に図３（ｃ）のＢ−Ｂ線断面を、それぞれ示す本
発明にかかるＭＯＳ型半導体記憶装置（記憶セル）を得
ることができる。以下、このＭＯＳ型半導体記憶装置
（記憶セル）の動作について、以下に１例を図５を用い
て説明する。
【００１７】（１）書き込み 図５（ａ）に示すように、コントロールゲート１２を接
地し、ドレイン拡散層５に１２Ｖを印加すると、ドレイ
ン拡散層５からトンネル酸化膜６を通してフローティン
グゲート８に電子が注入される。ここで、ソース電極１
３は何にも接続せずに浮かしておいてよいが、点線で示
すように、ドレイン拡散層５に接続して、ソース電極１
３からもフローティングゲート８へ電子を注入するよう
にしてもよい。この場合は、コントロールゲート１２の
見かけの閾値電圧Ｖｔは大きくなる。
地し、ドレイン拡散層５に１２Ｖを印加すると、ドレイ
ン拡散層５からトンネル酸化膜６を通してフローティン
グゲート８に電子が注入される。ここで、ソース電極１
３は何にも接続せずに浮かしておいてよいが、点線で示
すように、ドレイン拡散層５に接続して、ソース電極１
３からもフローティングゲート８へ電子を注入するよう
にしてもよい。この場合は、コントロールゲート１２の
見かけの閾値電圧Ｖｔは大きくなる。
【００１８】（２）消去 図５（ｂ）に示すように、ドレイン拡散層５を接地し、
コントロールゲート１２に１２Ｖを印加することによ
り、フローティングゲート８の電子をトンネル酸化膜６
を通してドレイン拡散層５へ引き抜く。ソース電極１３
には何にも接続せずに浮かしておいてよいが、ドレイン
拡散層５と同様に、点線で示すように、接地して、フロ
ーティングゲート８の電子をドレイン拡散層５のみでな
く、ソース電極１３へ引き抜くようにしてもよい。この
場合は、コントロールゲート１２の見かけの閾値電圧Ｖ
ｔは小さくなる。
コントロールゲート１２に１２Ｖを印加することによ
り、フローティングゲート８の電子をトンネル酸化膜６
を通してドレイン拡散層５へ引き抜く。ソース電極１３
には何にも接続せずに浮かしておいてよいが、ドレイン
拡散層５と同様に、点線で示すように、接地して、フロ
ーティングゲート８の電子をドレイン拡散層５のみでな
く、ソース電極１３へ引き抜くようにしてもよい。この
場合は、コントロールゲート１２の見かけの閾値電圧Ｖ
ｔは小さくなる。
【００１９】（３）読み出し 図５（ｃ）に示すように、ドレイン拡散層５を接地し、
ソース電極１３に１Ｖを印加した状態で、コントロール
ゲート１２に５Ｖを加え、その時、ドレイン電流が流れ
た時、“０”で、ドレイン電流が流れない時、“１”と
して読み出す。なお、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々の変形が可
能であり、これらを本発明の範囲から排除するものでは
ない。
ソース電極１３に１Ｖを印加した状態で、コントロール
ゲート１２に５Ｖを加え、その時、ドレイン電流が流れ
た時、“０”で、ドレイン電流が流れない時、“１”と
して読み出す。なお、本発明は上記実施例に限定される
ものではなく、本発明の趣旨に基づいて種々の変形が可
能であり、これらを本発明の範囲から排除するものでは
ない。
【００２０】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、以下のような効果を奏することができる。 （１）ＭＯＳ型半導体記憶装置（ＥＥ−ＰＲＯＭ）の構
造を、シリコン柱に形成するようにしたので、記憶セル
の平面積を小さくすることができる。
よれば、以下のような効果を奏することができる。 （１）ＭＯＳ型半導体記憶装置（ＥＥ−ＰＲＯＭ）の構
造を、シリコン柱に形成するようにしたので、記憶セル
の平面積を小さくすることができる。
【００２１】（２）記憶セルの平面積を増すことなく、
充分なゲート長を確保することができる。 （３）ゲート電極が柱状のシリコンのまわりを一周取り
囲む構造であるために、電流経路がシリコン柱全体とな
り、高いコンダクタンスｇｍを得ることができ、スイッ
チングのマージンが広くとれる。
充分なゲート長を確保することができる。 （３）ゲート電極が柱状のシリコンのまわりを一周取り
囲む構造であるために、電流経路がシリコン柱全体とな
り、高いコンダクタンスｇｍを得ることができ、スイッ
チングのマージンが広くとれる。
【００２２】（４）基板のシリコンが、全ビット共通の
ドレインになっているので、１ビットあたりのコンタク
トは１つにもかかわらず、データの消去と書き込みがラ
ンダムに行える。 （５）１ビット毎にランダムに制御できるので、書き込
み／読み出しが速い。
ドレインになっているので、１ビットあたりのコンタク
トは１つにもかかわらず、データの消去と書き込みがラ
ンダムに行える。 （５）１ビット毎にランダムに制御できるので、書き込
み／読み出しが速い。
【図１】本発明の実施例を示すＭＯＳ型半導体記憶装置
の製造工程断面図（その１）である。
の製造工程断面図（その１）である。
【図２】本発明の実施例を示すＭＯＳ型半導体記憶装置
の製造工程断面図（その２）である。
の製造工程断面図（その２）である。
【図３】本発明の実施例を示すＭＯＳ型半導体記憶装置
の製造工程断面図（その３）である。
の製造工程断面図（その３）である。
【図４】本発明の実施例を示すＭＯＳ型半導体記憶装置
の断面図である。
の断面図である。
【図５】本発明のＭＯＳ型半導体記憶装置の動作説明図
である。
である。
１ シリコン（Ｓｉ）基板 ２ 窒化シリコン（ＳｉＮ）パターン ３ Ｓｉ柱 ４ マスク酸化膜 ５ ドレイン拡散層 ６ トンネル酸化膜 ７，１１ ポリシリコン ８ フローティングゲート ９ 第１の層間絶縁膜 １０ ゲート酸化膜 １２ コントロールゲート １３ ソース拡散層（ソース電極） １４ 酸化シリコン（ＳｉＯ2 ）膜 １５ 第２の層間絶縁膜 １６ ビット線
Claims (1)
- 【請求項１】（ａ）半導体基板上に形成されるシリコン
柱と、 （ｂ）該シリコン柱のまわり及び半導体基板上に形成さ
れるトンネル酸化膜と、 （ｃ）前記シリコン柱のまわり及びそれに接する半導体
基板表面に形成されるフローティングゲートと、 （ｄ）該フローティングゲート表面に形成されるゲート
酸化膜と、 （ｅ）該ゲート酸化膜上に形成されるコントロールゲー
トと、 （ｆ）前記シリコン柱の上部に形成されるソース拡散層
と、 （ｇ）前記シリコン柱の基部および前記トンネル酸化膜
下の半導体基板に形成されるドレイン拡散層とを具備す
ることを特徴とするＭＯＳ型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27297091A JPH05251710A (ja) | 1991-10-22 | 1991-10-22 | Ｍｏｓ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27297091A JPH05251710A (ja) | 1991-10-22 | 1991-10-22 | Ｍｏｓ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05251710A true JPH05251710A (ja) | 1993-09-28 |
Family
ID=17521334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27297091A Withdrawn JPH05251710A (ja) | 1991-10-22 | 1991-10-22 | Ｍｏｓ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05251710A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440905B1 (ko) * | 2000-08-11 | 2004-07-21 | 샤프 가부시키가이샤 | 반도체 기억장치 및 그의 제조방법 |
| KR100483035B1 (ko) * | 2001-03-30 | 2005-04-15 | 샤프 가부시키가이샤 | 반도체 기억장치 및 그 제조방법 |
| WO2006054605A1 (ja) * | 2004-11-16 | 2006-05-26 | Nec Corporation | 不揮発性半導体記憶装置およびその製造方法 |
| KR100490654B1 (ko) * | 1997-12-30 | 2006-08-18 | 주식회사 하이닉스반도체 | 수직형이이피롬셀및그제조방법 |
| US7193270B2 (en) | 2003-05-20 | 2007-03-20 | Renesas Technology Corp. | Semiconductor device with a vertical transistor |
| JP2011258812A (ja) * | 2010-06-10 | 2011-12-22 | Unisantis Electronics Singapore Pte Ltd | 不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法 |
| CN102347370A (zh) * | 2010-07-27 | 2012-02-08 | 新加坡优尼山帝斯电子私人有限公司 | 非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法 |
| JP2012033631A (ja) * | 2010-07-29 | 2012-02-16 | Unisantis Electronics Singapore Pte Ltd | 不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法 |
-
1991
- 1991-10-22 JP JP27297091A patent/JPH05251710A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100490654B1 (ko) * | 1997-12-30 | 2006-08-18 | 주식회사 하이닉스반도체 | 수직형이이피롬셀및그제조방법 |
| KR100440905B1 (ko) * | 2000-08-11 | 2004-07-21 | 샤프 가부시키가이샤 | 반도체 기억장치 및 그의 제조방법 |
| KR100483035B1 (ko) * | 2001-03-30 | 2005-04-15 | 샤프 가부시키가이샤 | 반도체 기억장치 및 그 제조방법 |
| US7193270B2 (en) | 2003-05-20 | 2007-03-20 | Renesas Technology Corp. | Semiconductor device with a vertical transistor |
| JP5045105B2 (ja) * | 2004-11-16 | 2012-10-10 | 日本電気株式会社 | 不揮発性半導体記憶装置，その駆動方法およびその製造方法 |
| WO2006054605A1 (ja) * | 2004-11-16 | 2006-05-26 | Nec Corporation | 不揮発性半導体記憶装置およびその製造方法 |
| US7880215B2 (en) | 2004-11-16 | 2011-02-01 | Nec Corporation | Nonvolatile semiconductor storage unit and production method therefor |
| US8772107B2 (en) | 2010-06-10 | 2014-07-08 | Unisantis Electronics Singapore Pte Ltd. | Nonvolatile semiconductor memory transistor, nonvolatile semiconductor memory, and method for manufacturing nonvolatile semiconductor memory |
| US8575686B2 (en) | 2010-06-10 | 2013-11-05 | Unisantis Electronics Singapore Pte Ltd. | Nonvolatile semiconductor memory transistor, nonvolatile semiconductor memory, and method for manufacturing nonvolatile semiconductor memory |
| JP2011258812A (ja) * | 2010-06-10 | 2011-12-22 | Unisantis Electronics Singapore Pte Ltd | 不揮発性半導体メモリトランジスタ、不揮発性半導体メモリ、および、不揮発性半導体メモリの製造方法 |
| US8772863B2 (en) | 2010-06-10 | 2014-07-08 | Unisantis Electronics Singapore Pte. Ltd. | Nonvolatile semiconductor memory transistor, nonvolatile semiconductor memory, and method for manufacturing nonvolatile semiconductor memory |
| JP2012028678A (ja) * | 2010-07-27 | 2012-02-09 | Unisantis Electronics Singapore Pte Ltd | 不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法 |
| CN102347370A (zh) * | 2010-07-27 | 2012-02-08 | 新加坡优尼山帝斯电子私人有限公司 | 非易失性半导体存储器晶体管及非易失性半导体存储器的制造方法 |
| US9159813B2 (en) | 2010-07-27 | 2015-10-13 | Unisantis Electronics Singapore Pte Ltd. | Nonvolatile semiconductor memory transistor and method for manufacturing nonvolatile semiconductor memory |
| US9312396B2 (en) | 2010-07-27 | 2016-04-12 | Unisantis Electronics Singapore Pte Ltd. | Nonvolatile semiconductor memory transistor and method for manufacturing nonvolatile semiconductor memory |
| JP2012033631A (ja) * | 2010-07-29 | 2012-02-16 | Unisantis Electronics Singapore Pte Ltd | 不揮発性半導体メモリトランジスタ、および、不揮発性半導体メモリの製造方法 |
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