JPH05315622A - 不揮発性メモリ装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 不揮発性メモリ装置の高集積度を維持しつ
つ、カップリング比の増大を図る。 【構成】 半導体基板50に溝51を設け、溝の側面及び底
面を絶縁体膜58で覆い、かつ絶縁体膜の中央に貫通孔58
a を設けてある。この絶縁体膜の側壁から溝の中央にむ
かって制御ゲート用導電体膜60、第１絶縁体膜62、浮遊
ゲート用導電体膜64、第２絶縁体膜66、ドレイン引き出
し電極72が設けてある。また、溝51の底面に設けられた
貫通孔の下にはドレイン領域があり、溝51の周囲の表面
部分にソース領域を設けてある。また、製造方法として
は、溝形成済の半導体基盤50の上側全面に導電体膜を形
成する場合、薄膜を異方エッチングによって形成する。
このようにして構成された不揮発性メモリ装置はＫw が
大きいため効率の良い書き込み・消去が可能となり、か
つ、電源電圧低減などにも優れている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体不揮発性メモ
リ装置の構造およびその製造方法に関するものである。

【０００２】

【従来の技術】従来の不揮発性メモリ装置の一例が、例
えば、文献Ｉ（Ｋｏｌｏｄｎｙ ｅｔ．ａｌ．，”Ａｎ
ａｌｙｓｉｓ ａｎｄ Ｍｏｄｅｌｉｎｇ ｏｆ Ｆｌ
ｏａｔｉｎｇ−Ｇａｔｅ ＥＥＰＲＯＭ Ｃｅｌｌ
ｓ”、ＩＥＥＥ Ｔｒａｎｓ．ｏｎＥｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ Ｖｏｌ．ＥＤ−３３，Ｎｏ．６．ｐ．
８３５−８４４）に開示されている。図５（Ａ）は、こ
の装置の構造を概略的に示した断面図である。

【０００３】この文献Ｉに開示の装置は、通常のコント
ロールゲート（ＣＧ）１８の他に周囲から電気的に絶縁
されるフローテングゲート（ＦＧ）１６を有するＭＯＳ
トランジスタの構造からなる。更に、ＦＧ１６とドレイ
ン領域２０ｂとの間に膜厚が１００Ａ°程度のトンネル
酸化膜１４を有している。なお、図５（Ａ）において１
０はｐ型シリコン基板、１２はゲート絶縁膜、２０ａは
ソース領域、２２は素子間分離用酸化膜を示している。

【０００４】また、従来の不揮発性メモリ装置の他の例
として、図５（Ｂ）に断面図をもって示すような、シリ
コン基板３０上にトンネル酸化膜３２、浮遊ゲート３
４、ゲート間絶縁膜３６及び制御ゲート（コントロール
ゲート）３８を単純に積層した構成のものもあった。な
お、図５（Ｂ）において、４０はドレイン領域、４２は
ソース領域を示している。

【０００５】これらの装置でのデータ書き込み及び消去
並びにメモリ状態の読み取り方法について、図５（Ｂ）
を参照して説明する。まず、書き込みは、ドレインを０
Ｖにして、制御ゲート３８に正電圧を印加して、ドレイ
ンから浮遊ゲート３４へ電荷を注入することで行われ
る。一方消去は、制御ゲート３８を０Ｖとし、ソース４
２に高い電圧を印加することによって浮遊ゲート３４か
らソース４２へ電荷を引き抜くことで行われる。また、
メモリ状態の読み取りは、ソ−スドレイン間に電圧を印
加して、制御ゲート３８に所定の電圧を印加した状態
で、ソースドレイン間の電流の大小を判定することによ
って行われる。つまり、浮遊ゲート３４中に電荷が捕獲
されていると、制御ゲート３８から見たｐ型シリコン基
板３０にできるチャンネルのしきい値は、増大してソー
スドレイン電流は小さくなり、また浮遊ゲート３４中に
電荷が捕獲されていないとソースドレイン電流が大きく
なることを利用する。

【０００６】このように電気的に書き込みや消去の可能
な上述の装置いわゆるＥＥＰＲＯＭは、磁気ディスクの
ような機械的な駆動部分を持たないことから、補助記憶
装置の小型化、低消費電力化を果たすことができる利点
を有している。

【０００７】ところで、上述の文献Ｉには、図５（Ａ）
のＥＥＰＲＯＭでの浮遊ゲートの電子の注入効率に関す
る検討結果が開示されている。これによれば、制御ゲー
トに印加する電圧（Ｖg ）とトンネル酸化膜にかかる電
圧（Ｖtun ) との関係は次式によって示されるとある。

【０００８】 Ｖtun （ｗｒｉｔｅ）＝Ｖg ×Ｋw （１） ここで、Ｋw ＝Ｃpp／（Ｃpp＋Ｃgox ＋Ｃtun) （２） Ｃpp：制御ゲート〜浮遊ゲート間容量 Ｃgox ：浮遊ゲート〜基板容量 Ｃtun ：トンネル酸化膜容量 そして（１）式のＶtun は、浮遊ゲートに電荷（エレク
トロン）を注入するために酸化膜に加わる電位であるこ
とから、これが大きいほど効率良く浮遊ゲートへのエレ
クトロンの注入が行われる。すなわち、Ｋw （カップリ
ング比）が大きいほど書き込み効率が高くなるのであ
る。このＫw を大きくするために文献Ｉに開示の装置で
は図５（Ａ）に示すように、浮遊ゲート１６を厚い分離
酸化膜２２上に長く伸ばして、Ｃppの割合を大きくして
いた。

【０００９】また、図５（Ｂ）に示した積層型の不揮発
性メモリに対してもこの（１）、（２）式の考えは適用
できる。ただし、この図５（Ａ）のものでは、ゲート絶
縁膜１２とトンネル酸化膜１４とを別々に設けていたの
でＣgox とＣtun とを区別していたが、図５（Ｂ）のも
のではトンネル酸化膜３２は一様な膜厚の絶縁膜で構成
されているから、Ｃgox とＣtun とを合わせて考えるこ
とになる。

【００１０】

【発明が解決しようとする課題】しかしながら、図５
（Ａ）を用いて説明した装置では、浮遊ゲート１６を分
離酸化膜２２上にまで伸ばしているため装置の高集積化
という面で問題がある。

【００１１】また、図５（Ｂ）を用いて説明した装置で
は、基板に対向している部分の領域内に浮遊ゲート３
４、制御ゲート３８などをすべておさめる構造になって
いるため集積度は向上するもののトンネル酸化膜３２の
平面積とゲート間絶縁膜３６の平面積が同程度になって
しまうためカップリング比が小さくなり、０．５程度に
なってしまう。これは、上記（１）及び（２）式から明
らかなように、書き込み効率を低下させることにつなが
り、したがって、書き込み速度の低下、書き込み電圧低
減の阻害と言う問題を引き起こす原因になっていた。

【００１２】この発明は、このような点に鑑みなされた
ものであり、従ってこの発明の目的は、高集積度を維持
しつつ、カップリング比の増大を図ることができる不揮
発性メモリ装置の構造及びその製造方法を提供すること
にある。

【００１３】

【課題を解決するための手段】この目的の達成を図るた
め、この出願の第１発明の不揮発性メモリ装置によれ
ば、半導体基板に溝を設けてあり、該溝の側壁と底面と
に絶縁体膜であって前記溝底面の中央に当たる部分に貫
通孔を有する絶縁膜を設けてあり、前記絶縁膜の側壁部
分上に前記溝の中央に向かって、導電体膜と絶縁体膜と
を交互にかつ溝中央部が導電体膜となるように複数設け
てあり、複数の導電体膜のうちの１つは制御ゲート用導
電体膜であり、他の１つの導電体膜は浮遊ゲート用導電
体膜であり、前記半導体基板の、前記貫通孔の下側に当
たる部分にソース領域及びドレイン領域の一方を設け、
該半導体基板の、前記溝周囲の表面部分にソース領域及
びドレイン領域の他方を設けてあることを特徴とする。

【００１４】この出願の第２の発明の不揮発性メモリ装
置の製造方法によれば、前記各導電体膜を形成する場
合、前記溝形成済みの半導体基板の上側全面に当該導電
体膜形成用薄膜を形成し、その後、該薄膜を異方性エッ
チングすることによって行うことを特徴とする。

【００１５】

【作用】上述した第１発明の構成によれば、溝底面に設
けられている絶縁膜の、浮遊ゲート用導電体膜の端面と
半導体基板とに挟まれた部分を、トンネル酸化膜として
使用できる。また、浮遊ゲート・制御ゲート間絶縁膜
は、溝側壁上に積層された絶縁体膜のうちの浮遊ゲート
用導電体膜と制御ゲート用導電体膜とに挟まれている絶
縁体膜で構成される。浮遊ゲート用導電体膜の端面の面
積と主面（溝側壁と対向する面）の面積とは後者が広い
から、Ｋw （カップルング比）は大きくなる。

【００１６】さらに、浮遊ゲート用導電体膜と半導体基
板とこれら間の絶縁膜とにより一つのＭＯＳ構造が構成
され、また、制御ゲート用導電体膜と半導体基板とこれ
ら間の絶縁膜とによりさらに別のＭＯＳ構造が構成され
る。そして、これら２つのＭＯＳ構造が直列に接続され
た構造になる。

【００１７】さらに、この不揮発性メモリ装置は半導体
基板に設けた溝を利用して三次元的に構成されるから、
カップリング比の向上が図れるにもかかわらず、半導体
基板の平面積を増大させることがない。

【００１８】また、絶縁膜に設けた貫通孔の下側に当た
る半導体基板部分にソース領域及びドレイン領域の一方
を設け、この半導体基板の、前記溝周囲の表面部分にソ
ース領域及びドレイン領域の他方を設けてあるので、溝
を囲う半導体基板の溝底中央部分に当たる部分から溝に
沿った基板表面までに放射状にチャネルが形成される。

【００１９】また、第２発明の構成によれば、各導電体
膜の形成は、溝形成済みの半導体基板の上側全面を導電
体膜形成用薄膜で覆い、その後この薄膜を異方性エッチ
ングにより加工するので、マスクを用いずに自己整合的
に行なえる。

【００２０】

【実施例】以下、図面を参照して、この発明の不揮発性
メモリ装置の構造及び製造方法について実施例に基づい
て説明する。しかしながら、参照する各図は、これらの
発明が理解できる程度に、各構成成分の形状、大きさお
よび配置関係を概略的に示してあるにすぎない。

【００２１】１．装置の説明 まず、図１（Ａ）及び（Ｂ）を参照して不揮発性メモリ
装置の実施例について説明する。ここで図１（Ａ）は、
実施例の不揮発性メモリの要部を半導体基板上方からみ
て示した平面図、図１（Ｂ）は、この装置を図１（Ａ）
のＰーＰ線に沿って切って示した切り欠き斜視図であ
る。

【００２２】この実施例の不揮発性メモリ装置では、半
導体基板としてのｐ型シリコン基板５０に所定の深さで
かつ平面形状がこの場合正方形の溝５１を設けてある。
さらに、この溝５１の側壁と底面とに絶縁膜５８であっ
て、それの溝５１底面の中央に当たる部分に貫通孔５８
ａを有する絶縁膜５８を設けてある。さらに、この絶縁
膜５８の側壁部分上に溝５１中央に向かって、導電体膜
と絶縁体膜とを交互にかつ溝中央部が導電体膜となるよ
うに複数、具体的にはこの実施例では第１の導電体膜６
０、第１の絶縁体膜６２、第２の導電体膜６４、第２の
絶縁体膜６６及び第３の導電体膜７２の順に設けてあ
る。このような構成としてあるので、各導電体膜及び絶
縁体膜は、基板５０上方から見ると、溝５１の形状に倣
って同心状にかつリング状に配置される。

【００２３】さらにこの実施例の不揮発性メモリ装置で
は、半導体基板５０の、前記貫通孔５８ａの下側に当た
る部分にソース領域及びドレイン領域の一方としてこの
場合ドレイン領域７０を設けてあり、さらにこの半導体
基板５０の、溝５１周囲の表面部分にソース領域５２を
設けてある。なお、ドレイン領域７０は、第２の導電体
膜６４下に及ぶように形成してある。

【００２４】この実施例の不揮発性メモリ装置では、第
１の導電体膜６０を制御ゲート用導電体膜（以下、「制
御ゲート６０」とも呼ぶ。）として、第２の導電体膜６
４を浮遊ゲート用導電体膜６４（以下、「浮遊ゲート６
４」とも呼ぶ。）として、第３の導電体膜７２をドレイ
ン領域引き出し配線としてそれぞれ使用できる。さら
に、絶縁膜５８の、浮遊ゲート用導電体膜６４の端面と
半導体基板５０とに挟まれた部分５８ｘをトンネル酸化
膜として使用し、制御ゲート用導電体膜６０と接する部
分５８ｙをゲート絶縁膜として使用し、第１の絶縁体膜
６２を制御ゲート・浮遊ゲート間絶縁膜として使用でき
る。また、溝５１を囲う半導体基板部分の溝底中央部分
に当たる部分から溝５１に沿い基板５０表面までに放射
状にチャネル（図１（Ｂ）にＣの記号及び破線で示
す。）が形成される。

【００２５】この実施例の不揮発性メモリ装置は次のよ
うにして動作させることができる。

【００２６】まず、データの書き込みは、ソース５２を
０Ｖとし、ドレイン７０及び制御ゲート６０に正電圧を
印加してソース５２からドレイン７０にむかって電流を
流し、ドレイン７０近傍で発生したホットエレクトロン
をトンネル酸化膜５８ｘを通して浮遊ゲート６４へ注入
させることで行う。一方、消去は、制御ゲート６０を０
Ｖとし、ドレイン７０に正電圧を印加し浮遊ゲート６８
からトンネル酸化膜を通してドレインに電子を引き抜く
ことで行う。また、記憶情報の検出すなわち、読み取り
は、ソースドレイン間に電圧を印加させ、ソースドレイ
ン間に流れる電流の大小を判定することで行われる。す
なわち、浮遊ゲート６４に電子が捕獲された状態におい
て、浮遊ゲート下の溝底面は、制御ゲートの正電界が低
減された形になり、チャンネルは形成されない。その結
果、ソースドレイン電流は小さいレベルとなる。一方、
浮遊ゲートに電子が捕獲されていない状態において、制
御ゲートの正電界は浮遊ゲート下にある半導体基板に加
わり、チャンネルが形成されて大きなソースドレイン間
電流が検出される。

【００２７】以上、図１（Ａ）と（Ｂ）を参照して実施
例の装置の説明をしたが、この第１発明は上述の例に限
られない。

【００２８】例えば、上述の例では、第１導電体膜６０
を制御ゲート用導電体膜として使用し、第２導電体膜６
４を浮遊ゲート用導電体膜として使用する例を示した
が、第１導電体膜６０を浮遊ゲート用導電体膜として使
用し、第２導電体膜６４を制御ゲート用導電体膜として
使用しても良い。このようにする場合は、ドレイン領域
７０とソース領域５２も逆になる。そして、トンネル酸
化膜は図１（Ｂ）中５８ｙで示す部分になる。

【００２９】また、上述においては、溝５１を平面形状
が正方形のものとしていたが、溝の平面形状はこれに限
られず円形状、三角形状など設計に応じ変更できる。

【００３０】２．製造方法の説明 次に、図１を用いて説明した不揮発性メモリ装置を製造
する例により第２発明の製造方法の実施例を説明する。
図２〜図４はその説明に供する図であり製造工程中の主
な工程での試料の様子を図１（Ａ）のＰ−Ｐ線相当位置
の断面図で示した工程図である。

【００３１】まず、ｐ型シリコン基板５０の表面上に砒
素（Ａｓ）イオン注入することによってソース領域とな
るｎ⁺ 拡散層５２を形成する（図２（Ａ））。

【００３２】次に、ＣＶＤ法によって酸化膜または窒化
膜５４を膜厚０．１〜０．５μｍ程度に成膜する。次
に、ホトリソエッチング法を用いてこの膜５４にシリコ
ン基板５０の溝形成予定領域を露出するための開口部５
４ａを形成する。その後、この開口部５４ａを有する膜
５４をマスクにして、シリコン基板５０をエッチングし
て溝５１を形成する（図２（Ｂ））。

【００３３】次に、酸素雰囲気で溝５１の内壁のシリコ
ン表面を酸化して、絶縁膜５８を溝の内壁全面にわたっ
て成膜する。この時、絶縁体膜５８の膜厚は、３〜２０
ｎｍ程度に成膜してあれば良い。続いて、この試料全面
上に制御ゲート用導電体膜形成用薄膜６０ａとしてこの
場合ｎ⁺ ポリシリコン６０ａを０．５μｍ程度に成膜す
る。この時の成膜は、溝の上部、側面、及び底面の各表
面に沿って溝形状を維持した形でおこなわれる（図２
（Ｃ））。

【００３４】次に、ＲＩＥ法（Ｒｅａｃｔｉｖｅ Ｉｏ
ｎ Ｅｔｃｈｉｎｇの略。）などの異方性エッチングに
より制御ゲート用導電体膜形成用薄膜６０ａを選択的に
エッチングして、溝５１側壁にのみｎ⁺ ポリシリコン膜
を残存させて、制御ゲート用導電体膜６０を形成する。
なお、このエッチングによって溝底面で露出された絶縁
膜５８の部分もエッチングをして除去しておく（図３
（Ａ））。

【００３５】次に、再び酸化雰囲気中において酸化を行
い溝底部には絶縁膜５８を形成し、ポリシリコン６０表
面に第１の絶縁体膜６２を形成する。その後、図２
（Ｃ）のポリシリコンの成膜と同じ方法を用いて今度は
浮遊ゲート用導電体膜形成用薄膜としてｎ⁺ ポリシリコ
ン６４ａを成膜する（図３（Ｂ））。

【００３６】次に、図２（Ａ）の時と同様に異方性エッ
チングを行ない、絶縁体膜６２に当たる部分のみにｎ⁺
ポリシリコン膜を残存させ、浮遊ゲート用導電体膜６４
を得る（図３（Ｃ））。

【００３７】次に、溝底部の半導体基板部分に対しＡｓ
（砒素）イオン注入を行い、ここにドレイン拡散層（ド
レイン領域）７０を形成する。この時、Ａｓイオンが制
御ゲート用導電体膜６０及び浮遊ゲート用導電体膜６４
の表面にうちこまれてもこれらゲートはｎ⁺ ポリシリコ
ンであるため電気的性能にはまったく影響を受けること
はない。

【００３８】次に、ＣＶＤ法を用いて溝５１内の残りの
空間に絶縁膜を形成後ＲＩＥ法によってこの絶縁膜の溝
中央に当たる部分を異方性エッチングにより基板５０表
面が露出するまで除去して開口部６８を形成する。これ
により、溝底面及び側面上の絶縁膜５８の貫通孔５８ａ
と、第２の絶縁体膜６６とが形成される（図４
（Ａ））。

【００３９】次に、ドレイン拡散層７０から電極を取り
出すために、ｎ⁺ ポリシリコンまたはタングステン
（Ｗ）などを開口部６８に埋め込み、また、溝５１形成
の際に用いた膜５４をエッチングによって除去して実施
例の装置が完成する（図４（Ｂ））。

【００４０】

【発明の効果】上述した説明からも明らかなように、こ
の発明の不揮発性メモリ装置によれば、溝底面に設けら
れている絶縁膜の一部をトンネル酸化膜として使用で
き、また、浮遊ゲート・制御ゲート間絶縁膜は、溝側壁
上に積層された絶縁体膜のうちの浮遊ゲート用導電体膜
と制御ゲート用導電体とに挟まれている絶縁体膜で構成
できる。このため、Ｋw （カップルング比）を大きくで
きるから、効率の良い書き込み・消去特性が得られ、ま
た、電源電圧低減などの効果も期待できる。さらに、こ
のように溝を利用して三次元的に不揮発性メモリ装置を
構成したので、カップリング比の向上が図れるにもかか
わらず、半導体基板の平面積を増大させることがなく
（高集積度を維持できる。）、また、平面的な寸法が決
めやすく、カップリング比の関係などで設計の自由度の
増大を図ることができる。

【００４１】また、浮遊ゲート用導電体膜と半導体基板
とこれらの間の絶縁膜とにより一つのＭＯＳ構造が構成
され、また、制御ゲート用導電体膜と半導体基板とこれ
ら間の絶縁膜とによりさらに別のＭＯＳ構造が構成さ
れ、そして、これら２つのＭＯＳ構造が直列に接続され
た構造になる。このため、過剰消去により浮遊ゲートの
ＭＯＳＦＥＴが負のしきい値になっても、このＦＥＴと
直列接続の関係の制御ゲート下のＭＯＳＦＥＴがオフ状
態であるからリーク電流の増大をもたらさない。すなわ
ち、読み取り以外のスタンバイモードにおいて、浮遊ゲ
ートＭＯＳＦＥＴ部がデプレッション型になった場合で
もリーク電流は生じることなく、消費電力の低減化が図
れる。

【００４２】また、第２発明の構成によれば、各導電体
膜の形成は、溝形成済みの半導体基板の上側全面を導電
体膜形成用薄膜で覆い、その後この薄膜を異方性エッチ
ングにより加工するので、マスクを用いずに自己整合的
に行なえる。このため、第１発明の不揮発性メモリ装置
の微細化を進める上でも有効である。

【図面の簡単な説明】

【図１】（Ａ）及び（Ｂ）は、第１発明の実施例の説明
に供する要部平面図及び一部切り欠き斜視図である。

【図２】（Ａ）〜（Ｃ）は、第２発明の実施例の説明に
供する製造工程図である。

【図３】（Ａ）〜（Ｃ）は、第２発明の実施例の説明に
供する図２に続く製造工程図である。

【図４】（Ａ）及び（Ｂ）は、第２発明の実施例の説明
に供する図３に続く製造工程図である。

【図５】（Ａ）及び（Ｂ）は、従来の不揮発性メモリ装
置の構造を示す断面図である。

【符号の説明】

５０：シリコン基板 ５１：溝 ５２：ソース拡散層 ５８：絶縁膜 ５８ａ：貫通孔 ５８ｘ：トンネル酸化膜 ５８ｙ：ゲート絶縁膜 ６０：制御ゲート用導電体膜 ６２：第１絶縁体膜（ゲート酸化膜） ６４：浮遊ゲート用導電体膜 ６６：第２絶縁体膜（分離酸化膜） ７０：ドレイン拡散層 ７２：ドレイン引き出し電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板に溝を設けてあり、 該溝の側壁と底面とに絶縁膜であってそれの前記溝底面
   の中央に当たる部分に貫通孔を有する絶縁膜を設けてあ
   り、 前記絶縁膜の側壁部分上に前記溝の中央に向かって、導
   電体膜と絶縁体膜とを交互にかつ溝中央部が導電体膜と
   なるように複数設けてあり、 前記複数の導電体膜のうちの１つは制御ゲート用導電体
   膜であり、他の１つの導電体膜は浮遊ゲート用導電体膜
   であり、 前記半導体基板の、前記貫通孔の下側に当たる部分にソ
   ース領域及びドレイン領域の一方を設けてあり、該半導
   体基板の、前記溝周囲の表面部分にソース領域及びドレ
   イン領域の他方を設けてあること、 を特徴とする不揮発性メモリ装置。
2. 【請求項２】 請求項１に記載の不揮発性メモリ装置を
   製造するに当たり、 前記各導電体膜の形成は、 前記溝形成済みの半導体基板の上側全面に当該導電体膜
   形成用薄膜を形成し、その後、該薄膜を異方性エッチン
   グすることによって行うことを特徴とする不揮発性メモ
   リ装置の製造方法。