JP2978477B1 - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JP2978477B1 JP2978477B1 JP10165733A JP16573398A JP2978477B1 JP 2978477 B1 JP2978477 B1 JP 2978477B1 JP 10165733 A JP10165733 A JP 10165733A JP 16573398 A JP16573398 A JP 16573398A JP 2978477 B1 JP2978477 B1 JP 2978477B1
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Abstract
【要約】
【課題】 フローティングゲート型メモリセルに匹敵す
るスケーラビリティと、ＭＮＯＳ型メモリセルと同等以
上の高い信頼性とを併せ持った新規なセル構造の不揮発
性メモリおよびその製造方法を提供する。 【解決手段】 不揮発性メモリを構成するＭＩＳＦＥＴ
Ｑｍは、ゲート絶縁膜上に形成されたゲート電極１０ａ
と、一端がゲート電極１０ａの下部まで延在するｎ+ 型
半導体領域１３（ドレイン）と、ゲート電極１０ａに対
してオフセットするように形成されたｎ+ 型半導体領域
１５（高濃度ソース）と、一端がゲート電極１０ａの下
部まで延在するｎ- 型半導体領域１１（低濃度ソース）
とで構成される。ゲート絶縁膜は、ドレイン側が１層の
酸化シリコン膜９で構成され、ソース側が酸化シリコン
膜７と窒化シリコン膜８と酸化シリコン膜９とを積層し
た３層の絶縁膜で構成される。
るスケーラビリティと、ＭＮＯＳ型メモリセルと同等以
上の高い信頼性とを併せ持った新規なセル構造の不揮発
性メモリおよびその製造方法を提供する。 【解決手段】 不揮発性メモリを構成するＭＩＳＦＥＴ
Ｑｍは、ゲート絶縁膜上に形成されたゲート電極１０ａ
と、一端がゲート電極１０ａの下部まで延在するｎ+ 型
半導体領域１３（ドレイン）と、ゲート電極１０ａに対
してオフセットするように形成されたｎ+ 型半導体領域
１５（高濃度ソース）と、一端がゲート電極１０ａの下
部まで延在するｎ- 型半導体領域１１（低濃度ソース）
とで構成される。ゲート絶縁膜は、ドレイン側が１層の
酸化シリコン膜９で構成され、ソース側が酸化シリコン
膜７と窒化シリコン膜８と酸化シリコン膜９とを積層し
た３層の絶縁膜で構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、絶縁膜トラップを
電荷の蓄積領域とした単一ＭＩＳＦＥＴ構造の不揮発性
メモリを有する半導体集積回路装置に適用して有効な技
術に関する。
置およびその製造技術に関し、特に、絶縁膜トラップを
電荷の蓄積領域とした単一ＭＩＳＦＥＴ構造の不揮発性
メモリを有する半導体集積回路装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】シリコン基板上に形成される不揮発性メ
モリの基本セル構造は、ゲート酸化膜とその上部のコン
トロールゲート（ワード線）との間に設けられ、周囲と
電気的に絶縁されたフローティング（浮遊）ゲートを電
荷の蓄積領域とする、いわゆるフローティングゲート型
と、このようなフローティングゲートを持たず、ゲート
絶縁膜が酸化シリコン膜と窒化シリコン膜との積層膜で
構成され、上記窒化シリコン膜中にトラップされた電子
を電荷の蓄積領域とするＭＮＯＳ(Metal-gate Nitride
Oxide Silicon)型とに大別される。
モリの基本セル構造は、ゲート酸化膜とその上部のコン
トロールゲート（ワード線）との間に設けられ、周囲と
電気的に絶縁されたフローティング（浮遊）ゲートを電
荷の蓄積領域とする、いわゆるフローティングゲート型
と、このようなフローティングゲートを持たず、ゲート
絶縁膜が酸化シリコン膜と窒化シリコン膜との積層膜で
構成され、上記窒化シリコン膜中にトラップされた電子
を電荷の蓄積領域とするＭＮＯＳ(Metal-gate Nitride
Oxide Silicon)型とに大別される。
【０００３】図５２は、フローティングゲート型メモリ
セルの代表的なセル構造を示す断面図である。このメモ
リセルは、シリコン基板１０１の主面上に形成された膜
厚１０nm程度のゲート酸化膜１０２の上部にフローティ
ングゲート１０３、層間絶縁膜１０４およびコントロー
ルゲート（ＣＧ）１０５を順次形成し、フローティング
ゲート１０３の両側のシリコン基板１０１にソース
（Ｓ）１０６およびドレイン（Ｄ）１０７を形成した構
造になっている。
セルの代表的なセル構造を示す断面図である。このメモ
リセルは、シリコン基板１０１の主面上に形成された膜
厚１０nm程度のゲート酸化膜１０２の上部にフローティ
ングゲート１０３、層間絶縁膜１０４およびコントロー
ルゲート（ＣＧ）１０５を順次形成し、フローティング
ゲート１０３の両側のシリコン基板１０１にソース
（Ｓ）１０６およびドレイン（Ｄ）１０７を形成した構
造になっている。
【０００４】メモリセルの書き込みは、フローティング
ゲート１０３中に電子１０８を注入し、コントロールゲ
ート１０５から見たトランジスタのしきい値電圧（Ｖt
h）を電子１０８の蓄積のない状態に比較して３Ｖ〜５
Ｖ程度上昇させることによって行う。また、フローティ
ングゲート１０３への電子１０８の注入は、アバランシ
ェ・ブレークダウンによって発生するドレイン１０７近
傍のホットエレクトロンをコントロールゲート１０５に
印加した正電圧によってフローティングゲート１０３へ
引き込む方式が主流である。
ゲート１０３中に電子１０８を注入し、コントロールゲ
ート１０５から見たトランジスタのしきい値電圧（Ｖt
h）を電子１０８の蓄積のない状態に比較して３Ｖ〜５
Ｖ程度上昇させることによって行う。また、フローティ
ングゲート１０３への電子１０８の注入は、アバランシ
ェ・ブレークダウンによって発生するドレイン１０７近
傍のホットエレクトロンをコントロールゲート１０５に
印加した正電圧によってフローティングゲート１０３へ
引き込む方式が主流である。
【０００５】一方、図５３は、ＭＮＯＳ型メモリセルの
代表的なセル構造を示す断面図である。このメモリセル
は、シリコン基板１１１の主面上に形成された膜厚２nm
程度の直接トンネル酸化膜１１２の上部に窒化シリコン
膜１１３および書き込み／消去用のゲート電極（ＰＥ
Ｇ）１１５ａが順次形成され、ゲート電極１１５ａの両
側のシリコン基板１１１にソース（Ｓ）１１６および接
続拡散層（ドレイン）１１７が形成されたＭＩＳＦＥＴ
（記憶素子部）と、ゲート酸化膜１１８の上部に選択用
のゲート電極（ＳＧ）１１５ｂが形成され、ゲート電極
１１５ｂの両側のシリコン基板１１１に接続拡散層（ソ
ース）１１７およびドレイン（Ｄ）１１９が形成された
選択用ＭＩＳＦＥＴとで構成されている。
代表的なセル構造を示す断面図である。このメモリセル
は、シリコン基板１１１の主面上に形成された膜厚２nm
程度の直接トンネル酸化膜１１２の上部に窒化シリコン
膜１１３および書き込み／消去用のゲート電極（ＰＥ
Ｇ）１１５ａが順次形成され、ゲート電極１１５ａの両
側のシリコン基板１１１にソース（Ｓ）１１６および接
続拡散層（ドレイン）１１７が形成されたＭＩＳＦＥＴ
（記憶素子部）と、ゲート酸化膜１１８の上部に選択用
のゲート電極（ＳＧ）１１５ｂが形成され、ゲート電極
１１５ｂの両側のシリコン基板１１１に接続拡散層（ソ
ース）１１７およびドレイン（Ｄ）１１９が形成された
選択用ＭＩＳＦＥＴとで構成されている。
【０００６】メモリセルの書き込みは、シリコン基板１
１１および書き込み／消去用のゲート電極１１５ａの電
位を制御し、直接トンネル酸化膜１１２を介してシリコ
ン基板１１１側から窒化シリコン膜１１３中へ電子１０
８を全面注入してトラップさせることにより、記憶素子
部のＭＩＳＦＥＴのしきい値電圧を上昇させて行う。ま
た、消去も同様に、シリコン基板１１１およびゲート電
極１１５ａの電位を制御し、窒化シリコン膜１１３中に
トラップさせた電子をシリコン基板１１１側へ放出する
ことにより、記憶素子部のＭＩＳＦＥＴのしきい値電圧
を下降させて行う。この消去動作の際には、記憶素子部
のしきい値電圧を０Ｖ以下、すなわちデプレッション領
域まで低下させるので、読み出しを行うためには記憶素
子部のＭＩＳＦＥＴ以外に前記した選択用ＭＩＳＦＥＴ
が必要となる。
１１および書き込み／消去用のゲート電極１１５ａの電
位を制御し、直接トンネル酸化膜１１２を介してシリコ
ン基板１１１側から窒化シリコン膜１１３中へ電子１０
８を全面注入してトラップさせることにより、記憶素子
部のＭＩＳＦＥＴのしきい値電圧を上昇させて行う。ま
た、消去も同様に、シリコン基板１１１およびゲート電
極１１５ａの電位を制御し、窒化シリコン膜１１３中に
トラップさせた電子をシリコン基板１１１側へ放出する
ことにより、記憶素子部のＭＩＳＦＥＴのしきい値電圧
を下降させて行う。この消去動作の際には、記憶素子部
のしきい値電圧を０Ｖ以下、すなわちデプレッション領
域まで低下させるので、読み出しを行うためには記憶素
子部のＭＩＳＦＥＴ以外に前記した選択用ＭＩＳＦＥＴ
が必要となる。
【０００７】上記ＭＮＯＳ型メモリセルは、絶縁膜（窒
化シリコン膜１１３）中に電子をトラップさせる動作方
式であることから、トラップされた電子はそれぞれ独立
にしきい値電圧の変調に寄与している。そのため、直接
トンネル膜１１２中の欠陥に起因した窒化シリコン膜１
１３中の電子の部分的な漏洩による、記憶素子部のチャ
ネル全域にわたるしきい値電圧の変動が非常に小さい。
言い替えると、リテンション特性が優れており、信頼度
の高いメモリセル方式であると言える。
化シリコン膜１１３）中に電子をトラップさせる動作方
式であることから、トラップされた電子はそれぞれ独立
にしきい値電圧の変調に寄与している。そのため、直接
トンネル膜１１２中の欠陥に起因した窒化シリコン膜１
１３中の電子の部分的な漏洩による、記憶素子部のチャ
ネル全域にわたるしきい値電圧の変動が非常に小さい。
言い替えると、リテンション特性が優れており、信頼度
の高いメモリセル方式であると言える。
【０００８】図５４は、米国特許（ＵＳＰ）第５４０８
１１５号に記載され、“Self-Aligned Split-Gate EEPR
OM Device"と名付けられたセル構造を示す断面図であ
る。このメモリセルは、シリコン基板１２１の主面上に
ゲート酸化膜１２２および選択用ゲート電極（ＳＧ）１
２３を積層し、それらの側壁部に酸化シリコン膜１２
４、窒化シリコン膜１２５および酸化シリコン膜１２６
からなる３層の絶縁膜を介してサイドウォールゲート電
極（ＳＷＧ）１２７を形成した構造になっている。ま
た、ソース（Ｓ）１２８は、このサイドウォールゲート
電極（ＳＷＧ）１２７をマスクとするイオン注入により
形成され、ドレイン（Ｄ）１２９は、前記選択用ゲート
電極１２３をマスクとするイオン注入により形成されて
いる。
１１５号に記載され、“Self-Aligned Split-Gate EEPR
OM Device"と名付けられたセル構造を示す断面図であ
る。このメモリセルは、シリコン基板１２１の主面上に
ゲート酸化膜１２２および選択用ゲート電極（ＳＧ）１
２３を積層し、それらの側壁部に酸化シリコン膜１２
４、窒化シリコン膜１２５および酸化シリコン膜１２６
からなる３層の絶縁膜を介してサイドウォールゲート電
極（ＳＷＧ）１２７を形成した構造になっている。ま
た、ソース（Ｓ）１２８は、このサイドウォールゲート
電極（ＳＷＧ）１２７をマスクとするイオン注入により
形成され、ドレイン（Ｄ）１２９は、前記選択用ゲート
電極１２３をマスクとするイオン注入により形成されて
いる。
【０００９】メモリセルの書き込みは、“1997 Symposi
um on VLSI Technology Digest ofTechnical Papers p6
3-p64" に記載されているように、ドレイン１２９を接
地電位とし、ソース１２８、サイドウォールゲート電極
１２７および選択ゲート電極１２３にそれぞれ５Ｖ、９
Ｖ、１Ｖの電圧を印加することによって行う。
um on VLSI Technology Digest ofTechnical Papers p6
3-p64" に記載されているように、ドレイン１２９を接
地電位とし、ソース１２８、サイドウォールゲート電極
１２７および選択ゲート電極１２３にそれぞれ５Ｖ、９
Ｖ、１Ｖの電圧を印加することによって行う。
【００１０】図５５は、上記メモリセルの書き込み動作
時におけるチャネル領域の電位分布と電界強度分布とを
示している。ソース（Ｓ）−ドレイン（Ｄ）間に印加さ
れた電圧（５Ｖ）は、その大半がソース（Ｓ）の空乏層
に印加されるので、図示のように、チャネル方向に沿っ
た電界強度はサイドウォールゲート電極（ＳＷＧ）の直
下において最大値となる。そのため、ドレイン（Ｄ）か
らチャネル領域へ走行してきた電子は、ソース（Ｓ）近
傍の高電界領域で加速されてアバランシェ・ブレークダ
ウンを引き起こし、このとき発生したホットエレクトロ
ンがサイドウォールゲート電極（ＳＷＧ）による縦方向
の高電界によって窒化シリコン膜（１２５）中に注入、
トラップされる。すなわち、サイドウォールゲート電極
（ＳＷＧ）の直下の窒化シリコン膜（１２５）に電子が
トラップされることにより、サイドウォールゲート電極
（ＳＷＧ）から見たしきい値電圧が上昇する。このホッ
トエレクトロンによる書き込み方式は、前述したフロー
ティングゲート型メモリセルにおけるドレイン近傍のホ
ットエレクトロンをフローティングゲートへ引き込む方
式と基本的に同一である。
時におけるチャネル領域の電位分布と電界強度分布とを
示している。ソース（Ｓ）−ドレイン（Ｄ）間に印加さ
れた電圧（５Ｖ）は、その大半がソース（Ｓ）の空乏層
に印加されるので、図示のように、チャネル方向に沿っ
た電界強度はサイドウォールゲート電極（ＳＷＧ）の直
下において最大値となる。そのため、ドレイン（Ｄ）か
らチャネル領域へ走行してきた電子は、ソース（Ｓ）近
傍の高電界領域で加速されてアバランシェ・ブレークダ
ウンを引き起こし、このとき発生したホットエレクトロ
ンがサイドウォールゲート電極（ＳＷＧ）による縦方向
の高電界によって窒化シリコン膜（１２５）中に注入、
トラップされる。すなわち、サイドウォールゲート電極
（ＳＷＧ）の直下の窒化シリコン膜（１２５）に電子が
トラップされることにより、サイドウォールゲート電極
（ＳＷＧ）から見たしきい値電圧が上昇する。このホッ
トエレクトロンによる書き込み方式は、前述したフロー
ティングゲート型メモリセルにおけるドレイン近傍のホ
ットエレクトロンをフローティングゲートへ引き込む方
式と基本的に同一である。
【００１１】また、上記メモリセルの読み出しは、ソー
ス（１２８）を接地電位とし、サイドウォールゲート電
極（１２７）と選択用ゲート電極（１２３）とに１. ８
Ｖの電圧を印加し、窒化シリコン膜（１２５）中の電子
トラップの有無によるサイドウォールゲート電極（１２
７）から見たしきい値電圧の変調をドレイン電流から判
定する。このメモリセルは、ホットエレクトロンを用い
て書き込みを行うために、電子をトラップさせる窒化シ
リコン膜（１２５）の直下の酸化シリコン膜（１２４）
を前述したＭＮＯＳ型メモリセルの直接トンネル酸化膜
よりも厚い膜厚（例えば１０nm程度）で形成しても書き
込み速度が劣化しない。また、この酸化シリコン膜（１
２４）を厚い膜厚にするほど欠陥密度が減少し、結果的
にメモリセルのリテンション特性が改善する。
ス（１２８）を接地電位とし、サイドウォールゲート電
極（１２７）と選択用ゲート電極（１２３）とに１. ８
Ｖの電圧を印加し、窒化シリコン膜（１２５）中の電子
トラップの有無によるサイドウォールゲート電極（１２
７）から見たしきい値電圧の変調をドレイン電流から判
定する。このメモリセルは、ホットエレクトロンを用い
て書き込みを行うために、電子をトラップさせる窒化シ
リコン膜（１２５）の直下の酸化シリコン膜（１２４）
を前述したＭＮＯＳ型メモリセルの直接トンネル酸化膜
よりも厚い膜厚（例えば１０nm程度）で形成しても書き
込み速度が劣化しない。また、この酸化シリコン膜（１
２４）を厚い膜厚にするほど欠陥密度が減少し、結果的
にメモリセルのリテンション特性が改善する。
【００１２】ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅ Ｌｅｔｔ.,(vol.EDL-8,no.3,pp.93-95,March 1987)
は、コントロールゲートを持たない単一ＭＩＳＦＥＴ構
造の不揮発性メモリを開示している。この不揮発性メモ
リのメモリセルは、ゲート絶縁膜の上部に形成された多
結晶シリコンのゲート電極と、このゲート電極の両側の
半導体基板に形成されたソース、ドレインとで構成され
ており、ゲート絶縁膜は、２層の酸化シリコン膜の間に
窒化シリコン膜を挟んだ３層構造で構成されている。
ｅ Ｌｅｔｔ.,(vol.EDL-8,no.3,pp.93-95,March 1987)
は、コントロールゲートを持たない単一ＭＩＳＦＥＴ構
造の不揮発性メモリを開示している。この不揮発性メモ
リのメモリセルは、ゲート絶縁膜の上部に形成された多
結晶シリコンのゲート電極と、このゲート電極の両側の
半導体基板に形成されたソース、ドレインとで構成され
ており、ゲート絶縁膜は、２層の酸化シリコン膜の間に
窒化シリコン膜を挟んだ３層構造で構成されている。
【００１３】メモリセルの書き込みは、ドレイン近傍の
キャリヤを窒化シリコン膜中に注入、トラップさせるこ
とによって行う。このメモリセルは、２層の酸化シリコ
ン膜に挟まれた窒化シリコン膜中のキャリヤがドレイン
近傍の狭い領域に局在するために、ＭＮＯＳ型メモリセ
ルに比べてリテンション特性が優れている。
キャリヤを窒化シリコン膜中に注入、トラップさせるこ
とによって行う。このメモリセルは、２層の酸化シリコ
ン膜に挟まれた窒化シリコン膜中のキャリヤがドレイン
近傍の狭い領域に局在するために、ＭＮＯＳ型メモリセ
ルに比べてリテンション特性が優れている。
【００１４】特開平６−２３２４１６号公報は、ソース
とドレインとの間のチャネル領域の上部にゲート絶縁膜
とキャリヤを保持するトラップ膜とが連なって形成さ
れ、このゲート絶縁膜とトラップ膜との上部にゲート電
極が形成された単一ＭＩＳＦＥＴ構造の不揮発性メモリ
を開示している。ゲート絶縁膜は酸化シリコン膜で構成
され、トラップ膜は２層の酸化シリコン膜の間に窒化シ
リコン膜を挟んだ３層構造で構成されている。
とドレインとの間のチャネル領域の上部にゲート絶縁膜
とキャリヤを保持するトラップ膜とが連なって形成さ
れ、このゲート絶縁膜とトラップ膜との上部にゲート電
極が形成された単一ＭＩＳＦＥＴ構造の不揮発性メモリ
を開示している。ゲート絶縁膜は酸化シリコン膜で構成
され、トラップ膜は２層の酸化シリコン膜の間に窒化シ
リコン膜を挟んだ３層構造で構成されている。
【００１５】メモリセルの書き込みは、トラップ膜の一
部を構成する下層の酸化シリコン膜（トンネル酸化膜）
を通じて電子を窒化シリコン膜注入、トラップさせるこ
とによって行う。このメモリセルは、通常のエンハンス
メントＭＩＳＦＥＴのゲート絶縁膜とキャリヤを保持す
るメモリ部のトラップ膜とを単一ゲート電極の下部に形
成するので、セル面積を縮小することができる。
部を構成する下層の酸化シリコン膜（トンネル酸化膜）
を通じて電子を窒化シリコン膜注入、トラップさせるこ
とによって行う。このメモリセルは、通常のエンハンス
メントＭＩＳＦＥＴのゲート絶縁膜とキャリヤを保持す
るメモリ部のトラップ膜とを単一ゲート電極の下部に形
成するので、セル面積を縮小することができる。
【００１６】
【発明が解決しようとする課題】前述したフローティン
グゲート型メモリセルは、フローティングゲートの上部
にコントロールゲート（ワード線）を積層することか
ら、セル面積を比較的小さく設計することができ、大容
量化に適したセル構造となっている。一方、ＭＮＯＳ型
メモリセルは、フローティングゲート型メモリセルに比
べてリテンション特性が優れており、信頼度の高いセル
方式であると言えるが、記憶素子部と選択用とに２つの
基本素子を必要とするために、同一設計ルールでのセル
面積がフローティングゲート型メモリセルの４〜５倍程
度大きくなり、大容量化には適さないという欠点があ
る。
グゲート型メモリセルは、フローティングゲートの上部
にコントロールゲート（ワード線）を積層することか
ら、セル面積を比較的小さく設計することができ、大容
量化に適したセル構造となっている。一方、ＭＮＯＳ型
メモリセルは、フローティングゲート型メモリセルに比
べてリテンション特性が優れており、信頼度の高いセル
方式であると言えるが、記憶素子部と選択用とに２つの
基本素子を必要とするために、同一設計ルールでのセル
面積がフローティングゲート型メモリセルの４〜５倍程
度大きくなり、大容量化には適さないという欠点があ
る。
【００１７】また、米国特許（ＵＳＰ）第５４０８１１
５号に開示されたメモリセルは、フローティングゲート
型メモリセルに匹敵するスケーラビリティとＭＮＯＳ型
メモリセルと同等以上の高い信頼性とを有している。し
かしながら、選択用ゲート電極とサイドウォールゲート
電極とを有するセル構造は、フローティングゲート型メ
モリセルに比べて書き込み／消去動作が複雑になり、結
果として必要とする周辺回路の面積が増加する。しか
も、サイドウォールゲート電極の幅が１００nm程度ある
ため、その配線抵抗値が通常のゲート抵抗の５〜７倍に
増大し、これが読み出し速度の劣化を招いている。さら
に、選択用ゲート電極とサイドウォールゲート電極との
間、すなわち酸化シリコン膜（１２４）、窒化シリコン
膜（１２５）および酸化シリコン膜（１２６）が横方向
に積層された領域の直下のチャンネル領域は、その幅が
３０nm程度と僅かではあるが、その上部にゲート電極が
存在していない。そのため、この領域が寄生抵抗として
作用し、読み出し時のドレイン電流を低下させて読み出
し速度を劣化させるという問題がある。
５号に開示されたメモリセルは、フローティングゲート
型メモリセルに匹敵するスケーラビリティとＭＮＯＳ型
メモリセルと同等以上の高い信頼性とを有している。し
かしながら、選択用ゲート電極とサイドウォールゲート
電極とを有するセル構造は、フローティングゲート型メ
モリセルに比べて書き込み／消去動作が複雑になり、結
果として必要とする周辺回路の面積が増加する。しか
も、サイドウォールゲート電極の幅が１００nm程度ある
ため、その配線抵抗値が通常のゲート抵抗の５〜７倍に
増大し、これが読み出し速度の劣化を招いている。さら
に、選択用ゲート電極とサイドウォールゲート電極との
間、すなわち酸化シリコン膜（１２４）、窒化シリコン
膜（１２５）および酸化シリコン膜（１２６）が横方向
に積層された領域の直下のチャンネル領域は、その幅が
３０nm程度と僅かではあるが、その上部にゲート電極が
存在していない。そのため、この領域が寄生抵抗として
作用し、読み出し時のドレイン電流を低下させて読み出
し速度を劣化させるという問題がある。
【００１８】本発明の目的は、フローティングゲート型
メモリセルに匹敵するスケーラビリティとＭＮＯＳ型メ
モリセルと同等以上の高い信頼性とを併せ持った新規な
セル構造を備えた不揮発性メモリおよびその製造方法を
提供することにある。
メモリセルに匹敵するスケーラビリティとＭＮＯＳ型メ
モリセルと同等以上の高い信頼性とを併せ持った新規な
セル構造を備えた不揮発性メモリおよびその製造方法を
提供することにある。
【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００２１】本願発明の不揮発性メモリは、第１導電型
の半導体基板上に形成されたゲート絶縁膜上にワード線
と電気的に接続されたゲート電極が形成され、前記半導
体基板内にソース、ドレインを構成する第２導電型の第
１、第２半導体領域が形成され、前記第１半導体領域と
前記第２半導体領域との間にチャネル領域が形成される
ＭＩＳＦＥＴによって不揮発性のメモリセルが構成され
ており、前記ゲート絶縁膜は、少なくとも前記第１半導
体領域側が第１酸化シリコン膜、窒化シリコン膜および
第２酸化シリコン膜を積層した３層の絶縁膜からなる。
の半導体基板上に形成されたゲート絶縁膜上にワード線
と電気的に接続されたゲート電極が形成され、前記半導
体基板内にソース、ドレインを構成する第２導電型の第
１、第２半導体領域が形成され、前記第１半導体領域と
前記第２半導体領域との間にチャネル領域が形成される
ＭＩＳＦＥＴによって不揮発性のメモリセルが構成され
ており、前記ゲート絶縁膜は、少なくとも前記第１半導
体領域側が第１酸化シリコン膜、窒化シリコン膜および
第２酸化シリコン膜を積層した３層の絶縁膜からなる。
【００２２】前記メモリセルの書き込みは、選択したメ
モリセルの前記第２半導体領域を前記第１半導体領域よ
りも高電位にし、低不純物濃度の第２導電型半導体領域
で発生したホットエレクトロンを窒化シリコン膜中の電
子トラップに注入することにより行う。
モリセルの前記第２半導体領域を前記第１半導体領域よ
りも高電位にし、低不純物濃度の第２導電型半導体領域
で発生したホットエレクトロンを窒化シリコン膜中の電
子トラップに注入することにより行う。
【００２３】その他、本願に記載された発明の概要を項
分けして説明すれば、以下の通りである。
分けして説明すれば、以下の通りである。
【００２４】１．第１導電型の半導体基板上に形成され
たゲート絶縁膜上にワード線と電気的に接続されたゲー
ト電極が形成され、前記半導体基板内にソース、ドレイ
ンを構成する第２導電型の第１、第２半導体領域が形成
され、前記第１半導体領域と前記第２半導体領域との間
にチャネル領域が形成されるＭＩＳＦＥＴによって不揮
発性のメモリセルが構成された半導体集積回路装置であ
って、前記ゲート絶縁膜は、少なくとも前記第１半導体
領域側が第１酸化シリコン膜、窒化シリコン膜および第
２酸化シリコン膜を積層した３層の絶縁膜からなり、前
記メモリセルの書き込みは、前記第２半導体領域を前記
第１半導体領域よりも高電位にして行うことを特徴とす
る半導体集積回路装置。
たゲート絶縁膜上にワード線と電気的に接続されたゲー
ト電極が形成され、前記半導体基板内にソース、ドレイ
ンを構成する第２導電型の第１、第２半導体領域が形成
され、前記第１半導体領域と前記第２半導体領域との間
にチャネル領域が形成されるＭＩＳＦＥＴによって不揮
発性のメモリセルが構成された半導体集積回路装置であ
って、前記ゲート絶縁膜は、少なくとも前記第１半導体
領域側が第１酸化シリコン膜、窒化シリコン膜および第
２酸化シリコン膜を積層した３層の絶縁膜からなり、前
記メモリセルの書き込みは、前記第２半導体領域を前記
第１半導体領域よりも高電位にして行うことを特徴とす
る半導体集積回路装置。
【００２５】２．半導体基板上に形成されたゲート絶縁
膜上にワード線と電気的に接続されたゲート電極が形成
され、前記半導体基板内にソース、ドレインを構成する
第２導電型の第１、第２半導体領域が形成され、前記第
１半導体領域と前記第２半導体領域との間にチャネル領
域が形成されるＭＩＳＦＥＴによって不揮発性のメモリ
セルが構成された半導体集積回路装置であって、前記ゲ
ート絶縁膜は、少なくとも前記第１半導体領域側が第１
酸化シリコン膜、窒化シリコン膜および第２酸化シリコ
ン膜を積層した３層の絶縁膜からなり、前記第１半導体
領域の前記ゲート電極の下部に延在する部分の不純物濃
度は、前記第２半導体領域の前記ゲート電極の下部に延
在する部分の不純物濃度よりも低く、前記第１半導体領
域側でホットエレクトロンを発生させることにより、前
記窒化シリコン膜に前記ホットエレクトロンを注入する
ことを特徴とする半導体集積回路装置。
膜上にワード線と電気的に接続されたゲート電極が形成
され、前記半導体基板内にソース、ドレインを構成する
第２導電型の第１、第２半導体領域が形成され、前記第
１半導体領域と前記第２半導体領域との間にチャネル領
域が形成されるＭＩＳＦＥＴによって不揮発性のメモリ
セルが構成された半導体集積回路装置であって、前記ゲ
ート絶縁膜は、少なくとも前記第１半導体領域側が第１
酸化シリコン膜、窒化シリコン膜および第２酸化シリコ
ン膜を積層した３層の絶縁膜からなり、前記第１半導体
領域の前記ゲート電極の下部に延在する部分の不純物濃
度は、前記第２半導体領域の前記ゲート電極の下部に延
在する部分の不純物濃度よりも低く、前記第１半導体領
域側でホットエレクトロンを発生させることにより、前
記窒化シリコン膜に前記ホットエレクトロンを注入する
ことを特徴とする半導体集積回路装置。
【００２６】３．半導体基板上に形成されたゲート絶縁
膜上にワード線と電気的に接続されたゲート電極が形成
され、前記半導体基板内にソース、ドレインを構成する
第２導電型の第１、第２半導体領域が形成され、前記第
１半導体領域と前記第２半導体領域との間にチャネル領
域が形成されるＭＩＳＦＥＴによって不揮発性のメモリ
セルが構成された半導体集積回路装置であって、前記ゲ
ート絶縁膜は、前記第１半導体領域側が第１酸化シリコ
ン膜、窒化シリコン膜および第２酸化シリコン膜を積層
した３層の絶縁膜からなり、前記第２半導体領域側が酸
化シリコン膜からなり、前記第１半導体領域の前記ゲー
ト電極の下部に延在する部分の不純物濃度は、前記第２
半導体領域の前記ゲート電極の下部に延在する部分の不
純物濃度と異なることを特徴とする半導体集積回路装
置。
膜上にワード線と電気的に接続されたゲート電極が形成
され、前記半導体基板内にソース、ドレインを構成する
第２導電型の第１、第２半導体領域が形成され、前記第
１半導体領域と前記第２半導体領域との間にチャネル領
域が形成されるＭＩＳＦＥＴによって不揮発性のメモリ
セルが構成された半導体集積回路装置であって、前記ゲ
ート絶縁膜は、前記第１半導体領域側が第１酸化シリコ
ン膜、窒化シリコン膜および第２酸化シリコン膜を積層
した３層の絶縁膜からなり、前記第２半導体領域側が酸
化シリコン膜からなり、前記第１半導体領域の前記ゲー
ト電極の下部に延在する部分の不純物濃度は、前記第２
半導体領域の前記ゲート電極の下部に延在する部分の不
純物濃度と異なることを特徴とする半導体集積回路装
置。
【００２７】４．前記請求項１または３において、前記
第１半導体領域の前記ゲート電極の下部に延在する部分
の不純物濃度は、前記第２半導体領域の前記ゲート電極
の下部に延在する部分の不純物濃度よりも低いことを特
徴とする半導体集積回路装置。
第１半導体領域の前記ゲート電極の下部に延在する部分
の不純物濃度は、前記第２半導体領域の前記ゲート電極
の下部に延在する部分の不純物濃度よりも低いことを特
徴とする半導体集積回路装置。
【００２８】５．前記請求項１、２または４において、
前記ゲート絶縁膜は、前記第１半導体領域側が前記第１
酸化シリコン膜、窒化シリコン膜および第２酸化シリコ
ン膜を積層した３層の絶縁膜からなり、前記第２半導体
領域側が酸化シリコン膜からなることを特徴とする半導
体集積回路装置。
前記ゲート絶縁膜は、前記第１半導体領域側が前記第１
酸化シリコン膜、窒化シリコン膜および第２酸化シリコ
ン膜を積層した３層の絶縁膜からなり、前記第２半導体
領域側が酸化シリコン膜からなることを特徴とする半導
体集積回路装置。
【００２９】６．前記請求項１〜５のいずれか一項にお
いて、前記ゲート絶縁膜は、前記第１半導体領域側と前
記第２半導体領域側とがほぼ同じ電気的容量膜厚を有し
ていることを特徴とする半導体集積回路装置。
いて、前記ゲート絶縁膜は、前記第１半導体領域側と前
記第２半導体領域側とがほぼ同じ電気的容量膜厚を有し
ていることを特徴とする半導体集積回路装置。
【００３０】７．前記請求項１、２、４、５または６に
おいて、前記ゲート絶縁膜は、前記第１半導体領域側お
よび前記第２半導体領域側が、前記第１酸化シリコン
膜、窒化シリコン膜および第２酸化シリコン膜を積層し
た３層の絶縁膜からなることを特徴とする半導体集積回
路装置。
おいて、前記ゲート絶縁膜は、前記第１半導体領域側お
よび前記第２半導体領域側が、前記第１酸化シリコン
膜、窒化シリコン膜および第２酸化シリコン膜を積層し
た３層の絶縁膜からなることを特徴とする半導体集積回
路装置。
【００３１】８．前記請求項１、３、４、５、６または
７において、前記メモリセルの書き込みは、前記ゲート
絶縁膜の一部を構成する前記窒化シリコン膜中にホット
エレクトロンを注入して行うことを特徴とする半導体集
積回路装置。
７において、前記メモリセルの書き込みは、前記ゲート
絶縁膜の一部を構成する前記窒化シリコン膜中にホット
エレクトロンを注入して行うことを特徴とする半導体集
積回路装置。
【００３２】９．前記請求項１〜８のいずれか一項にお
いて、前記ゲート絶縁膜の少なくとも一部を構成する前
記３層の絶縁膜のうち、前記窒化シリコン膜の下層に形
成された前記第１酸化シリコン膜の膜厚は、直接トンネ
ル電流が流れる膜厚よりも厚いことを特徴とする半導体
集積回路装置。
いて、前記ゲート絶縁膜の少なくとも一部を構成する前
記３層の絶縁膜のうち、前記窒化シリコン膜の下層に形
成された前記第１酸化シリコン膜の膜厚は、直接トンネ
ル電流が流れる膜厚よりも厚いことを特徴とする半導体
集積回路装置。
【００３３】１０．前記請求項１〜９のいずれか一項に
おいて、前記第２半導体領域は、その一端が前記ゲート
電極の下部に延在する第１導電型の半導体領域と、その
一端が前記ゲート電極から離間した第２導電型の半導体
領域とからなり、前記第１半導体領域は、第２導電型で
構成されていることを特徴とする半導体集積回路装置。
おいて、前記第２半導体領域は、その一端が前記ゲート
電極の下部に延在する第１導電型の半導体領域と、その
一端が前記ゲート電極から離間した第２導電型の半導体
領域とからなり、前記第１半導体領域は、第２導電型で
構成されていることを特徴とする半導体集積回路装置。
【００３４】１１．前記請求項１〜１０のいずれか一項
において、前記メモリセルの読み出しは、前記第１半導
体領域を前記第２半導体領域よりも高電位にして行うこ
とを特徴とする半導体集積回路装置。
において、前記メモリセルの読み出しは、前記第１半導
体領域を前記第２半導体領域よりも高電位にして行うこ
とを特徴とする半導体集積回路装置。
【００３５】１２．前記請求項１〜１０のいずれか一項
において、前記メモリセルの読み出しは、前記第２半導
体領域を前記第１半導体領域よりも高電位にして行うこ
とを特徴とする半導体集積回路装置。
において、前記メモリセルの読み出しは、前記第２半導
体領域を前記第１半導体領域よりも高電位にして行うこ
とを特徴とする半導体集積回路装置。
【００３６】１３．前記請求項１〜１２のいずれか一項
において、前記第１、第２半導体領域の一方の上部の絶
縁膜に形成された第１接続孔に埋め込まれたプラグによ
ってソース線が形成され、前記第１、第２半導体領域の
他方の上部の前記絶縁膜に形成された第２接続孔に埋め
込まれたプラグを介して、前記第１、第２半導体領域の
他方にビット線が接続されていることを特徴とする半導
体集積回路装置。
において、前記第１、第２半導体領域の一方の上部の絶
縁膜に形成された第１接続孔に埋め込まれたプラグによ
ってソース線が形成され、前記第１、第２半導体領域の
他方の上部の前記絶縁膜に形成された第２接続孔に埋め
込まれたプラグを介して、前記第１、第２半導体領域の
他方にビット線が接続されていることを特徴とする半導
体集積回路装置。
【００３７】１４．前記請求項１３において、前記第１
接続孔および前記第２接続孔は、前記ＭＩＳＦＥＴのゲ
ート電極のスペースに対して自己整合で形成されている
ことを特徴とする半導体集積回路装置。
接続孔および前記第２接続孔は、前記ＭＩＳＦＥＴのゲ
ート電極のスペースに対して自己整合で形成されている
ことを特徴とする半導体集積回路装置。
【００３８】１５．請求項１〜１４のいずれか一項にお
いて、前記メモリセルは、記憶素子部を構成する前記Ｍ
ＩＳＦＥＴと、選択用のＭＩＳＦＥＴとで構成されてい
ることを特徴とする半導体集積回路装置。
いて、前記メモリセルは、記憶素子部を構成する前記Ｍ
ＩＳＦＥＴと、選択用のＭＩＳＦＥＴとで構成されてい
ることを特徴とする半導体集積回路装置。
【００３９】１６．請求項１〜９、１１〜１５のいずれ
か一項において、前記第１半導体領域と前記第２半導体
領域とは同一の導電型であることを特徴とする半導体集
積回路装置。
か一項において、前記第１半導体領域と前記第２半導体
領域とは同一の導電型であることを特徴とする半導体集
積回路装置。
【００４０】１７．以下の工程を含むことを特徴とする
半導体集積回路装置の製造方法； （ａ）半導体基板上に第１酸化シリコン膜を形成した
後、前記第１酸化シリコン膜の上部に窒化シリコン膜を
形成する工程、（ｂ）前記第１酸化シリコン膜および前
記窒化シリコン膜をパターニングすることにより、前記
半導体基板上の第１領域に前記第１酸化シリコン膜およ
び前記窒化シリコン膜を残し、第２領域の前記第１酸化
シリコン膜および前記窒化シリコン膜を除去する工程、
（ｃ）前記半導体基板上の前記第１領域の前記窒化シリ
コン膜の上部および前記半導体基板上の前記第２領域に
第２酸化シリコン膜を形成する工程、（ｄ）前記第２酸
化シリコン膜の上部に形成した導体膜をパターニングす
ることにより、前記第１、第２領域の前記第２酸化シリ
コン膜上にＭＩＳＦＥＴのゲート電極を形成する工程。
半導体集積回路装置の製造方法； （ａ）半導体基板上に第１酸化シリコン膜を形成した
後、前記第１酸化シリコン膜の上部に窒化シリコン膜を
形成する工程、（ｂ）前記第１酸化シリコン膜および前
記窒化シリコン膜をパターニングすることにより、前記
半導体基板上の第１領域に前記第１酸化シリコン膜およ
び前記窒化シリコン膜を残し、第２領域の前記第１酸化
シリコン膜および前記窒化シリコン膜を除去する工程、
（ｃ）前記半導体基板上の前記第１領域の前記窒化シリ
コン膜の上部および前記半導体基板上の前記第２領域に
第２酸化シリコン膜を形成する工程、（ｄ）前記第２酸
化シリコン膜の上部に形成した導体膜をパターニングす
ることにより、前記第１、第２領域の前記第２酸化シリ
コン膜上にＭＩＳＦＥＴのゲート電極を形成する工程。
【００４１】１８．以下の工程を含むことを特徴とする
半導体集積回路装置の製造方法； （ａ）半導体基板上に第２酸化シリコン膜を形成した
後、前記第２酸化シリコン膜の上部に形成した導体膜を
パターニングすることにより、ＭＩＳＦＥＴのゲート電
極を形成する工程、（ｂ）前記ゲート電極の上部を含む
前記半導体基板上に第２窒化シリコン膜を形成した後、
前記第２窒化シリコン膜の上部に第４酸化シリコン膜を
形成する工程、（ｃ）前記第４酸化シリコン膜および前
記第２窒化シリコン膜をエッチングすることにより、前
記ＭＩＳＦＥＴの前記ゲート電極の上部および側壁を露
出させる工程、（ｄ）前記第２酸化シリコン膜を等方的
にエッチングすることにより、前記ゲート電極の下部の
第１領域において、前記ゲート電極の下面と前記半導体
基板とを露出させ、前記ゲート電極の下部の第２領域に
おいて、前記第２酸化シリコン膜を残す工程、（ｅ）前
記半導体基板を熱処理することにより、前記第１領域に
おいて、前記半導体基板の表面および前記ゲート電極の
下面に第１酸化シリコン膜を形成する工程、（ｆ）前記
第１領域において、前記半導体基板の表面に形成された
前記第１酸化シリコン膜と、前記ゲート電極の下面に形
成された前記第１酸化シリコン膜との隙間を含む前記半
導体基板上に第２窒化シリコン膜を形成する工程。
半導体集積回路装置の製造方法； （ａ）半導体基板上に第２酸化シリコン膜を形成した
後、前記第２酸化シリコン膜の上部に形成した導体膜を
パターニングすることにより、ＭＩＳＦＥＴのゲート電
極を形成する工程、（ｂ）前記ゲート電極の上部を含む
前記半導体基板上に第２窒化シリコン膜を形成した後、
前記第２窒化シリコン膜の上部に第４酸化シリコン膜を
形成する工程、（ｃ）前記第４酸化シリコン膜および前
記第２窒化シリコン膜をエッチングすることにより、前
記ＭＩＳＦＥＴの前記ゲート電極の上部および側壁を露
出させる工程、（ｄ）前記第２酸化シリコン膜を等方的
にエッチングすることにより、前記ゲート電極の下部の
第１領域において、前記ゲート電極の下面と前記半導体
基板とを露出させ、前記ゲート電極の下部の第２領域に
おいて、前記第２酸化シリコン膜を残す工程、（ｅ）前
記半導体基板を熱処理することにより、前記第１領域に
おいて、前記半導体基板の表面および前記ゲート電極の
下面に第１酸化シリコン膜を形成する工程、（ｆ）前記
第１領域において、前記半導体基板の表面に形成された
前記第１酸化シリコン膜と、前記ゲート電極の下面に形
成された前記第１酸化シリコン膜との隙間を含む前記半
導体基板上に第２窒化シリコン膜を形成する工程。
【００４２】１９．請求項１７または１８において、前
記ゲート電極の前記第１領域側の端部に自己整合的に不
純物を導入して、前記半導体基板内に第１半導体領域を
形成する工程と、前記ゲート電極の前記第２領域側の端
部に自己整合的に不純物を導入して、前記半導体基板内
に第２半導体領域を形成する工程とを含み、前記第１半
導体領域の不純物濃度を前記第２半導体領域の不純物濃
度よりも低くすることを特徴とする半導体集積回路装置
の製造方法。
記ゲート電極の前記第１領域側の端部に自己整合的に不
純物を導入して、前記半導体基板内に第１半導体領域を
形成する工程と、前記ゲート電極の前記第２領域側の端
部に自己整合的に不純物を導入して、前記半導体基板内
に第２半導体領域を形成する工程とを含み、前記第１半
導体領域の不純物濃度を前記第２半導体領域の不純物濃
度よりも低くすることを特徴とする半導体集積回路装置
の製造方法。
【００４３】２０．請求項１７、１８または１９におい
て、前記ＭＩＳＦＥＴは不揮発性メモリを構成し、周辺
回路を構成するＭＩＳＦＥＴのゲート電極と、前記不揮
発性メモリを構成するＭＩＳＦＥＴのゲート電極とは、
同一の導電膜をパターニングする工程で形成され、前記
周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜は、前
記第２酸化シリコン膜を形成する工程で形成されること
を特徴とする半導体集積回路装置の製造方法。
て、前記ＭＩＳＦＥＴは不揮発性メモリを構成し、周辺
回路を構成するＭＩＳＦＥＴのゲート電極と、前記不揮
発性メモリを構成するＭＩＳＦＥＴのゲート電極とは、
同一の導電膜をパターニングする工程で形成され、前記
周辺回路を構成するＭＩＳＦＥＴのゲート絶縁膜は、前
記第２酸化シリコン膜を形成する工程で形成されること
を特徴とする半導体集積回路装置の製造方法。
【００４４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００４５】（実施の形態１）図１は、本発明の一実施
の形態であるフラッシュメモリ（一括消去型不揮発性メ
モリ）の主要部を示す概略回路図である。
の形態であるフラッシュメモリ（一括消去型不揮発性メ
モリ）の主要部を示す概略回路図である。
【００４６】このフラッシュメモリのメモリセルアレイ
（ＭＡ）には、図の左右方向（Ｘ方向）に延在する複数
本のワード線ＷＬ（ＷＬ1 〜ＷＬm ）および複数本のソ
ース線ＳＬ（ＳＬ1 〜ＳＬm/2 ）、これらと直交するＹ
方向に延在する複数本のビット線ＤＬ（ＤＬ1 〜ＤＬn
）および後述するＭＩＳＦＥＴ構造で構成された複数
個のメモリセルＭ（Ｍ11〜Ｍnm）が形成されている。
（ＭＡ）には、図の左右方向（Ｘ方向）に延在する複数
本のワード線ＷＬ（ＷＬ1 〜ＷＬm ）および複数本のソ
ース線ＳＬ（ＳＬ1 〜ＳＬm/2 ）、これらと直交するＹ
方向に延在する複数本のビット線ＤＬ（ＤＬ1 〜ＤＬn
）および後述するＭＩＳＦＥＴ構造で構成された複数
個のメモリセルＭ（Ｍ11〜Ｍnm）が形成されている。
【００４７】上記ワード線ＷＬ（ＷＬ1 〜ＷＬm ）のそ
れぞれは、Ｘ方向に沿って配置された複数個のメモリセ
ルＭのゲート電極に接続され、その一端部はロウデコー
ダ（Ｘ−ＤＥＣ）に接続されている。ソース線ＳＬ（Ｓ
Ｌ1 〜ＳＬm/2 ）のそれぞれは、２本のワード線ＷＬの
間に１本ずつ配置され、Ｙ方向に隣接する２個のメモリ
セルＭの共通するソースに接続されている。また、これ
らのソース線ＳＬ（ＳＬ1 〜ＳＬm/2 ）の一端部は、メ
モリセルアレイ（ＭＡ）の周辺部に配置された共通ソー
ス線ＣＳＬに接続されている。ビット線ＤＬ（ＤＬ1 〜
ＤＬn ）のそれぞれは、Ｙ方向に隣接する２個のメモリ
セルＭの共通するドレインに接続され、その一端部はカ
ラムデコーダ（Ｙ−ＤＥＣ）およびセンスアンプ（Ｓ
Ａ）に接続されている。
れぞれは、Ｘ方向に沿って配置された複数個のメモリセ
ルＭのゲート電極に接続され、その一端部はロウデコー
ダ（Ｘ−ＤＥＣ）に接続されている。ソース線ＳＬ（Ｓ
Ｌ1 〜ＳＬm/2 ）のそれぞれは、２本のワード線ＷＬの
間に１本ずつ配置され、Ｙ方向に隣接する２個のメモリ
セルＭの共通するソースに接続されている。また、これ
らのソース線ＳＬ（ＳＬ1 〜ＳＬm/2 ）の一端部は、メ
モリセルアレイ（ＭＡ）の周辺部に配置された共通ソー
ス線ＣＳＬに接続されている。ビット線ＤＬ（ＤＬ1 〜
ＤＬn ）のそれぞれは、Ｙ方向に隣接する２個のメモリ
セルＭの共通するドレインに接続され、その一端部はカ
ラムデコーダ（Ｙ−ＤＥＣ）およびセンスアンプ（Ｓ
Ａ）に接続されている。
【００４８】図２は、上記メモリセルアレイとそれに隣
接する周辺回路の各一部を示す半導体基板の要部断面
図、図３（Ａ）は、メモリセル約４個分の導体層パター
ンを示す平面図、図３（Ｂ）は、メモリセル約１２個分
の導体層パターンを示す平面図である。
接する周辺回路の各一部を示す半導体基板の要部断面
図、図３（Ａ）は、メモリセル約４個分の導体層パター
ンを示す平面図、図３（Ｂ）は、メモリセル約１２個分
の導体層パターンを示す平面図である。
【００４９】ｐ型の単結晶シリコンからなる半導体基板
１のメモリセルアレイ領域にはｐ型ウエル５が形成され
ており、周辺回路領域にはｐ型ウエル５とｎ型ウエル６
とが形成されている。また、メモリセルアレイ領域のｐ
型ウエル５の下部には、このｐ型ウエル５を半導体基板
１の他の領域から電気的に分離するための深いｎ型ウエ
ル４が形成されている。ｐ型ウエル５とｎ型ウエル６の
それぞれの表面には、酸化シリコン膜で構成された素子
分離用のフィールド酸化膜２が形成されている。
１のメモリセルアレイ領域にはｐ型ウエル５が形成され
ており、周辺回路領域にはｐ型ウエル５とｎ型ウエル６
とが形成されている。また、メモリセルアレイ領域のｐ
型ウエル５の下部には、このｐ型ウエル５を半導体基板
１の他の領域から電気的に分離するための深いｎ型ウエ
ル４が形成されている。ｐ型ウエル５とｎ型ウエル６の
それぞれの表面には、酸化シリコン膜で構成された素子
分離用のフィールド酸化膜２が形成されている。
【００５０】メモリセルアレイ領域のｐ型ウエル５に
は、メモリセルを構成するｎチャネル型のＭＩＳＦＥＴ
Ｑｍが形成されている。また、周辺回路領域のｐ型ウエ
ル５には周辺回路の一部を構成するｎチャネル型ＭＩＳ
ＦＥＴＱｎが形成され、ｎ型ウエル６には周辺回路の他
の一部を構成するｐチャネル型ＭＩＳＦＥＴＱｐが形成
されている。
は、メモリセルを構成するｎチャネル型のＭＩＳＦＥＴ
Ｑｍが形成されている。また、周辺回路領域のｐ型ウエ
ル５には周辺回路の一部を構成するｎチャネル型ＭＩＳ
ＦＥＴＱｎが形成され、ｎ型ウエル６には周辺回路の他
の一部を構成するｐチャネル型ＭＩＳＦＥＴＱｐが形成
されている。
【００５１】メモリセルを構成するＭＩＳＦＥＴＱｍ
は、主としてゲート絶縁膜上に形成されたゲート電極１
０ａと、一端がゲート電極１０ａの下部まで延在するｎ
+ 型半導体領域１３（ドレイン）と、ゲート電極１０ａ
に対してオフセットするように形成されたｎ+ 型半導体
領域１５（高濃度ソース）と、ｎ+ 型半導体領域１５の
周囲に形成され、一端がゲート電極１０ａの下部まで延
在するｎ- 型半導体領域１１（低濃度ソース）と、これ
らのソース、ドレインに挟まれたチャネル形成領域（ｐ
型ウエル５）とで構成されている。ゲート電極１０ａは
ワード線ＷＬと一体に構成され、ソース（ｎ+ 型半導体
領域１５、ｎ- 型半導体領域１１）はソース線ＳＬと一
体に構成されている。
は、主としてゲート絶縁膜上に形成されたゲート電極１
０ａと、一端がゲート電極１０ａの下部まで延在するｎ
+ 型半導体領域１３（ドレイン）と、ゲート電極１０ａ
に対してオフセットするように形成されたｎ+ 型半導体
領域１５（高濃度ソース）と、ｎ+ 型半導体領域１５の
周囲に形成され、一端がゲート電極１０ａの下部まで延
在するｎ- 型半導体領域１１（低濃度ソース）と、これ
らのソース、ドレインに挟まれたチャネル形成領域（ｐ
型ウエル５）とで構成されている。ゲート電極１０ａは
ワード線ＷＬと一体に構成され、ソース（ｎ+ 型半導体
領域１５、ｎ- 型半導体領域１１）はソース線ＳＬと一
体に構成されている。
【００５２】ゲート電極１０ａは、例えばｎ型の多結晶
シリコン膜の上部にＷ（タングステン）シリサイド膜を
積層したポリサイド膜で構成され、その側壁には酸化シ
リコン膜で構成されたサイドウォールスペーサ１６が形
成されている。また、ゲート電極１０ａの下部に形成さ
れたゲート絶縁膜は、ドレイン側が１層の酸化シリコン
膜９で構成され、ソース側が酸化シリコン膜９の下層に
酸化シリコン膜７と窒化シリコン膜８とを積層した３層
の絶縁膜で構成されている。
シリコン膜の上部にＷ（タングステン）シリサイド膜を
積層したポリサイド膜で構成され、その側壁には酸化シ
リコン膜で構成されたサイドウォールスペーサ１６が形
成されている。また、ゲート電極１０ａの下部に形成さ
れたゲート絶縁膜は、ドレイン側が１層の酸化シリコン
膜９で構成され、ソース側が酸化シリコン膜９の下層に
酸化シリコン膜７と窒化シリコン膜８とを積層した３層
の絶縁膜で構成されている。
【００５３】周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐ
は、主としてゲート絶縁膜（酸化シリコン膜９）上に形
成されたゲート電極１０ｂと、ゲート電極１０ｂに対し
てオフセットするように形成された一対のｐ+ 型半導体
領域１４（ソース、ドレイン）と、一端がゲート電極１
０ｂの下部まで延在する一対のｐ- 型半導体領域１２
と、これらのソース、ドレインに挟まれたチャネル形成
領域（ｐ型ウエル５）とで構成されている。また、周辺
回路のｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲー
ト絶縁膜（酸化シリコン膜９）上に形成されたゲート電
極１０ｃと、ゲート電極１０ｃに対してオフセットする
ように形成された一対のｎ+ 型半導体領域１５（ソー
ス、ドレイン）と、一端がゲート電極１０ｃの下部まで
延在する一対のｎ- 型半導体領域１１と、これらのソー
ス、ドレインに挟まれたチャネル形成領域（ｐ型ウエル
５）とで構成されている。すなわち、周辺回路のｐチャ
ネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥ
ＴＱｎは、ＬＤＤ(Lightly Doped Drain) 構造で構成さ
れている。ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極
１０ｂおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲート電
極１０ｃは、メモリセルのゲート電極１０ａと同じくポ
リサイド膜で構成され、それらの側壁には酸化シリコン
膜で構成されたサイドウォールスペーサ１６が形成され
ている。
は、主としてゲート絶縁膜（酸化シリコン膜９）上に形
成されたゲート電極１０ｂと、ゲート電極１０ｂに対し
てオフセットするように形成された一対のｐ+ 型半導体
領域１４（ソース、ドレイン）と、一端がゲート電極１
０ｂの下部まで延在する一対のｐ- 型半導体領域１２
と、これらのソース、ドレインに挟まれたチャネル形成
領域（ｐ型ウエル５）とで構成されている。また、周辺
回路のｎチャネル型ＭＩＳＦＥＴＱｎは、主としてゲー
ト絶縁膜（酸化シリコン膜９）上に形成されたゲート電
極１０ｃと、ゲート電極１０ｃに対してオフセットする
ように形成された一対のｎ+ 型半導体領域１５（ソー
ス、ドレイン）と、一端がゲート電極１０ｃの下部まで
延在する一対のｎ- 型半導体領域１１と、これらのソー
ス、ドレインに挟まれたチャネル形成領域（ｐ型ウエル
５）とで構成されている。すなわち、周辺回路のｐチャ
ネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳＦＥ
ＴＱｎは、ＬＤＤ(Lightly Doped Drain) 構造で構成さ
れている。ｐチャネル型ＭＩＳＦＥＴＱｐのゲート電極
１０ｂおよびｎチャネル型ＭＩＳＦＥＴＱｎのゲート電
極１０ｃは、メモリセルのゲート電極１０ａと同じくポ
リサイド膜で構成され、それらの側壁には酸化シリコン
膜で構成されたサイドウォールスペーサ１６が形成され
ている。
【００５４】上記メモリセル（ＭＩＳＦＥＴＱｍ）、ｐ
チャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳ
ＦＥＴＱｎの上部には厚い膜厚の酸化シリコン膜１７が
形成されており、さらにその上部には例えばＡｌ合金膜
で構成された配線２３〜２７が形成されている。
チャネル型ＭＩＳＦＥＴＱｐおよびｎチャネル型ＭＩＳ
ＦＥＴＱｎの上部には厚い膜厚の酸化シリコン膜１７が
形成されており、さらにその上部には例えばＡｌ合金膜
で構成された配線２３〜２７が形成されている。
【００５５】メモリセルアレイ領域に形成された配線２
３はビット線ＤＬを構成し、酸化シリコン膜１７に形成
されたコンタクトホール２０を通じてメモリセルのドレ
イン（ｎ+ 型半導体領域１３）と接続されている。ま
た、周辺回路領域に形成された配線２４〜２７のうち、
配線２４、２５は、酸化シリコン膜１７に形成された一
対のコンタクトホール２１を通じてｐチャネル型ＭＩＳ
ＦＥＴＱｐの一対のｐ+型半導体領域１４（ソース、ド
レイン）と接続され、配線２６、２７は、酸化シリコン
膜１７に形成された一対のコンタクトホール２２を通じ
てｎチャネル型ＭＩＳＦＥＴＱｎの一対のｎ+ 型半導体
領域１５（ソース、ドレイン）と接続されている。
３はビット線ＤＬを構成し、酸化シリコン膜１７に形成
されたコンタクトホール２０を通じてメモリセルのドレ
イン（ｎ+ 型半導体領域１３）と接続されている。ま
た、周辺回路領域に形成された配線２４〜２７のうち、
配線２４、２５は、酸化シリコン膜１７に形成された一
対のコンタクトホール２１を通じてｐチャネル型ＭＩＳ
ＦＥＴＱｐの一対のｐ+型半導体領域１４（ソース、ド
レイン）と接続され、配線２６、２７は、酸化シリコン
膜１７に形成された一対のコンタクトホール２２を通じ
てｎチャネル型ＭＩＳＦＥＴＱｎの一対のｎ+ 型半導体
領域１５（ソース、ドレイン）と接続されている。
【００５６】次に、上記フラッシュメモリのプログラム
動作を図４（メモリセル約１個分を示す概略断面図）、
図５（メモリセルの動作電圧表）および図６（メモリセ
ルの書き込み動作時におけるチャネル領域の電位分布と
電界強度分布とを示すグラフ）を用いて説明する。
動作を図４（メモリセル約１個分を示す概略断面図）、
図５（メモリセルの動作電圧表）および図６（メモリセ
ルの書き込み動作時におけるチャネル領域の電位分布と
電界強度分布とを示すグラフ）を用いて説明する。
【００５７】書き込み動作は、選択したメモリセル（Ｍ
ＩＳＦＥＴＱｍ）のソース（１１、１５）を接地電位
（０Ｖ）とし、ゲート電極（１０ａ）およびドレイン
（１３）にそれぞれ５Ｖの正電圧を印加する。これによ
り、低濃度ソース（１１）の端部に図６に示すような電
界強度のピークが生じ、この領域（低濃度ソース側）で
発生したホットエレクトロン（ｅ- ）が窒化シリコン膜
８中の電子トラップに注入され、ゲート電極（１０ａ）
から見たしきい値電圧が上昇することにより、書き込み
が行われる。
ＩＳＦＥＴＱｍ）のソース（１１、１５）を接地電位
（０Ｖ）とし、ゲート電極（１０ａ）およびドレイン
（１３）にそれぞれ５Ｖの正電圧を印加する。これによ
り、低濃度ソース（１１）の端部に図６に示すような電
界強度のピークが生じ、この領域（低濃度ソース側）で
発生したホットエレクトロン（ｅ- ）が窒化シリコン膜
８中の電子トラップに注入され、ゲート電極（１０ａ）
から見たしきい値電圧が上昇することにより、書き込み
が行われる。
【００５８】また、読み出し動作も同様に、選択したメ
モリセルのソース（１１、１５）を接地電位（０Ｖ）と
し、ゲート電極（１０ａ）およびドレイン（１３）にそ
れぞれ２Ｖの正電圧を印加して行う。消去動作は、メモ
リセルのドレイン（１３）を接地電位（０Ｖ）とし、ソ
ース（１１、１５）に５Ｖの正電圧、ゲート電極（１０
ａ）に−１０Ｖの負電圧をそれぞれ印加し、窒化シリコ
ン膜８中にトラップされた電子を基板（ｐ型ウエル５）
側へ放出することにより、ゲート電極（１０ａ）から見
たしきい値電圧を下降させて行う。
モリセルのソース（１１、１５）を接地電位（０Ｖ）と
し、ゲート電極（１０ａ）およびドレイン（１３）にそ
れぞれ２Ｖの正電圧を印加して行う。消去動作は、メモ
リセルのドレイン（１３）を接地電位（０Ｖ）とし、ソ
ース（１１、１５）に５Ｖの正電圧、ゲート電極（１０
ａ）に−１０Ｖの負電圧をそれぞれ印加し、窒化シリコ
ン膜８中にトラップされた電子を基板（ｐ型ウエル５）
側へ放出することにより、ゲート電極（１０ａ）から見
たしきい値電圧を下降させて行う。
【００５９】次に、上記不揮発性メモリの製造方法の一
例を図７〜図１８（メモリセルアレイ領域とそれに隣接
する周辺回路領域の各一部を示す半導体基板の要部断面
図）を用いて説明する。
例を図７〜図１８（メモリセルアレイ領域とそれに隣接
する周辺回路領域の各一部を示す半導体基板の要部断面
図）を用いて説明する。
【００６０】まず、図７に示すように、１０Ωcm程度の
比抵抗を有するｐ型の単結晶シリコンからなる半導体基
板１を用意し、その表面に選択酸化（ＬＯＣＯＳ）法で
膜厚５００nm程度のフィールド酸化膜２を形成した後、
半導体基板１を熱酸化することにより、上記フィールド
酸化膜２で囲まれた素子形成領域の表面に膜厚２０nm程
度の酸化シリコン膜３を形成する。酸化シリコン膜３
は、次の工程で半導体基板１に不純物をイオン打ち込み
する際のマスクとして使用される。
比抵抗を有するｐ型の単結晶シリコンからなる半導体基
板１を用意し、その表面に選択酸化（ＬＯＣＯＳ）法で
膜厚５００nm程度のフィールド酸化膜２を形成した後、
半導体基板１を熱酸化することにより、上記フィールド
酸化膜２で囲まれた素子形成領域の表面に膜厚２０nm程
度の酸化シリコン膜３を形成する。酸化シリコン膜３
は、次の工程で半導体基板１に不純物をイオン打ち込み
する際のマスクとして使用される。
【００６１】次に、図８に示すように、メモリセルアレ
イ領域の半導体基板１に深いｎ型ウエル４を形成した
後、メモリセルアレイ領域および周辺回路の一部（ｎチ
ャネル型ＭＩＳＦＥＴ形成領域）の半導体基板１に浅い
ｐ型ウエル５を形成し、周辺回路の他の一部（ｐチャネ
ル型ＭＩＳＦＥＴ形成領域）の半導体基板１に浅いｎ型
ウエル６を形成する。
イ領域の半導体基板１に深いｎ型ウエル４を形成した
後、メモリセルアレイ領域および周辺回路の一部（ｎチ
ャネル型ＭＩＳＦＥＴ形成領域）の半導体基板１に浅い
ｐ型ウエル５を形成し、周辺回路の他の一部（ｐチャネ
ル型ＭＩＳＦＥＴ形成領域）の半導体基板１に浅いｎ型
ウエル６を形成する。
【００６２】深いｎ型ウエル４は、メモリセルアレイ領
域に開孔部を設けた膜厚５μｍ程度のフォトレジスト膜
をマスクにして、加速エネルギー３０００ｋｅＶ、ドー
ズ量１×１０13/cm2の条件で半導体基板１にｎ型不純物
（リン）をイオン打ち込みして形成する。また、浅いｐ
型ウエル５は、メモリセルアレイ領域とｎチャネル型Ｍ
ＩＳＦＥＴ形成領域とに開孔部を設けた膜厚２. ５μｍ
程度のフォトレジスト膜をマスクにして、加速エネルギ
ー４５０ｋｅＶ、ドーズ量１×１０13/cm2および加速エ
ネルギー２００ｋｅＶ、ドーズ量３×１０12/cm2の条件
で半導体基板１にｐ型不純物（ホウ素）をイオン打ち込
みして形成する。さらに、浅いｎ型ウエル６は、ｐチャ
ネル型ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚２.
５μｍ程度のフォトレジスト膜をマスクにして、加速エ
ネルギー１０００ｋｅＶ、ドーズ量１. ５×１０13/c
m2、加速エネルギー３７０ｋｅＶ、ドーズ量３×１０13
/cm2および加速エネルギー１８０ｋｅＶ、ドーズ量１×
１０12/cm2の条件で半導体基板１にｎ型不純物（リン）
をイオン打ち込みして形成する。
域に開孔部を設けた膜厚５μｍ程度のフォトレジスト膜
をマスクにして、加速エネルギー３０００ｋｅＶ、ドー
ズ量１×１０13/cm2の条件で半導体基板１にｎ型不純物
（リン）をイオン打ち込みして形成する。また、浅いｐ
型ウエル５は、メモリセルアレイ領域とｎチャネル型Ｍ
ＩＳＦＥＴ形成領域とに開孔部を設けた膜厚２. ５μｍ
程度のフォトレジスト膜をマスクにして、加速エネルギ
ー４５０ｋｅＶ、ドーズ量１×１０13/cm2および加速エ
ネルギー２００ｋｅＶ、ドーズ量３×１０12/cm2の条件
で半導体基板１にｐ型不純物（ホウ素）をイオン打ち込
みして形成する。さらに、浅いｎ型ウエル６は、ｐチャ
ネル型ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚２.
５μｍ程度のフォトレジスト膜をマスクにして、加速エ
ネルギー１０００ｋｅＶ、ドーズ量１. ５×１０13/c
m2、加速エネルギー３７０ｋｅＶ、ドーズ量３×１０13
/cm2および加速エネルギー１８０ｋｅＶ、ドーズ量１×
１０12/cm2の条件で半導体基板１にｎ型不純物（リン）
をイオン打ち込みして形成する。
【００６３】なお、上記したｐ型ウエル５を形成するた
めのイオン打ち込み工程で、メモリセル（ＭＩＳＦＥＴ
Ｑｍ）およびｎチャネル型ＭＩＳＦＥＴＱｎのしきい値
電圧（Ｖth）を調整するための不純物（ホウ素）を同時
にイオン注入する（加速エネルギー５０ｋｅＶ、ドーズ
量１. ２×１０12/cm2）。また、ｎ型ウエル６を形成す
るためのイオン打ち込み工程で、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのしきい値電圧（Ｖth）を調整するための不純
物（ホウ素）を同時にイオン注入する（加速エネルギー
２０ｋｅＶ、ドーズ量１. ５×１０12/cm2）。
めのイオン打ち込み工程で、メモリセル（ＭＩＳＦＥＴ
Ｑｍ）およびｎチャネル型ＭＩＳＦＥＴＱｎのしきい値
電圧（Ｖth）を調整するための不純物（ホウ素）を同時
にイオン注入する（加速エネルギー５０ｋｅＶ、ドーズ
量１. ２×１０12/cm2）。また、ｎ型ウエル６を形成す
るためのイオン打ち込み工程で、ｐチャネル型ＭＩＳＦ
ＥＴＱｐのしきい値電圧（Ｖth）を調整するための不純
物（ホウ素）を同時にイオン注入する（加速エネルギー
２０ｋｅＶ、ドーズ量１. ５×１０12/cm2）。
【００６４】次に、ｐ型ウエル５、ｎ型ウエル６のそれ
ぞれの表面の酸化シリコン膜３をウェットエッチングで
除去した後、図９に示すように、半導体基板１を７５０
℃程度で熱酸化してｐ型ウエル５、ｎ型ウエル６のそれ
ぞれの表面に膜厚７nm程度の酸化シリコン膜７を形成
し、さらに酸化シリコン膜７の上部に８００℃程度の熱
ＣＶＤ法で膜厚７nm程度の窒化シリコン膜８を堆積す
る。
ぞれの表面の酸化シリコン膜３をウェットエッチングで
除去した後、図９に示すように、半導体基板１を７５０
℃程度で熱酸化してｐ型ウエル５、ｎ型ウエル６のそれ
ぞれの表面に膜厚７nm程度の酸化シリコン膜７を形成
し、さらに酸化シリコン膜７の上部に８００℃程度の熱
ＣＶＤ法で膜厚７nm程度の窒化シリコン膜８を堆積す
る。
【００６５】次に、図１０に示すように、上記窒化シリ
コン膜８と酸化シリコン膜７とをパターニングして、メ
モリセルのソース形成領域とその近傍のみにこれらの膜
を残す。窒化シリコン膜８のパターニングは、上記ソー
ス形成領域とその近傍とに開孔部を設けた膜厚１μｍ程
度のフォトレジスト膜をマスクにしたドライエッチング
で行い、酸化シリコン膜７のパターニングは、上記フォ
トレジスト膜をアッシングで除去した後、窒化シリコン
膜８をマスクにしたドライエッチングで行う。ソース形
成領域とその近傍に残す上記２層の絶縁膜（酸化シリコ
ン膜７、窒化シリコン膜８）は、後の工程で形成される
ゲート電極１０ａの下部に位置する部分の長さ（ゲート
長方向の長さ）が２０nm〜２００nm程度となるようにそ
の幅を調整する。
コン膜８と酸化シリコン膜７とをパターニングして、メ
モリセルのソース形成領域とその近傍のみにこれらの膜
を残す。窒化シリコン膜８のパターニングは、上記ソー
ス形成領域とその近傍とに開孔部を設けた膜厚１μｍ程
度のフォトレジスト膜をマスクにしたドライエッチング
で行い、酸化シリコン膜７のパターニングは、上記フォ
トレジスト膜をアッシングで除去した後、窒化シリコン
膜８をマスクにしたドライエッチングで行う。ソース形
成領域とその近傍に残す上記２層の絶縁膜（酸化シリコ
ン膜７、窒化シリコン膜８）は、後の工程で形成される
ゲート電極１０ａの下部に位置する部分の長さ（ゲート
長方向の長さ）が２０nm〜２００nm程度となるようにそ
の幅を調整する。
【００６６】次に、図１１に示すように、半導体基板１
を８００℃程度で熱酸化してｐ型ウエル５、ｎ型ウエル
６のそれぞれの表面に膜厚１５nm程度の酸化シリコン膜
９を形成する。このとき、メモリセルアレイ領域の窒化
シリコン膜８も同時に酸化されるので、その表面にも膜
厚２nm程度の酸化シリコン膜９が形成される。
を８００℃程度で熱酸化してｐ型ウエル５、ｎ型ウエル
６のそれぞれの表面に膜厚１５nm程度の酸化シリコン膜
９を形成する。このとき、メモリセルアレイ領域の窒化
シリコン膜８も同時に酸化されるので、その表面にも膜
厚２nm程度の酸化シリコン膜９が形成される。
【００６７】次に、図１２に示すように、メモリセルア
レイ領域の酸化シリコン膜９上にメモリセル（ＭＩＳＦ
ＥＴＱｍ）のゲート電極１０ａを形成し、周辺回路領域
の酸化シリコン膜９上にｐチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極１０ｂとｎチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極１０ｃとを形成する。ゲート電極１０ａ、１
０ｂ、１０ｃは、酸化シリコン膜９上に６００℃程度の
熱ＣＶＤ法で膜厚１００nm程度、リン濃度２×１０20/c
m3程度の多結晶シリコン膜と膜厚５０nm程度のＷシリサ
イド膜とを堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでこれらの膜をパターニングして形
成する。
レイ領域の酸化シリコン膜９上にメモリセル（ＭＩＳＦ
ＥＴＱｍ）のゲート電極１０ａを形成し、周辺回路領域
の酸化シリコン膜９上にｐチャネル型ＭＩＳＦＥＴＱｎ
のゲート電極１０ｂとｎチャネル型ＭＩＳＦＥＴＱｐの
ゲート電極１０ｃとを形成する。ゲート電極１０ａ、１
０ｂ、１０ｃは、酸化シリコン膜９上に６００℃程度の
熱ＣＶＤ法で膜厚１００nm程度、リン濃度２×１０20/c
m3程度の多結晶シリコン膜と膜厚５０nm程度のＷシリサ
イド膜とを堆積した後、フォトレジスト膜をマスクにし
たドライエッチングでこれらの膜をパターニングして形
成する。
【００６８】次に、図１３に示すように、半導体基板１
の全面に加速エネルギー４０ｋｅＶ、ドーズ量１×１０
13/cm2の条件でｎ型不純物（リン）をイオン打ち込みす
ることにより、ゲート電極１０ａ、１０ｃのそれぞれの
両側のｐ型ウエル５およびゲート電極１０ｂの両側のｎ
型ウエル６に低不純物濃度のｎ- 型半導体領域１１を形
成する。
の全面に加速エネルギー４０ｋｅＶ、ドーズ量１×１０
13/cm2の条件でｎ型不純物（リン）をイオン打ち込みす
ることにより、ゲート電極１０ａ、１０ｃのそれぞれの
両側のｐ型ウエル５およびゲート電極１０ｂの両側のｎ
型ウエル６に低不純物濃度のｎ- 型半導体領域１１を形
成する。
【００６９】次に、図１４に示すように、メモリセルの
ドレイン形成領域に開孔部を設けた膜厚１μｍ程度のフ
ォトレジスト膜をマスクにして、加速エネルギー５０ｋ
ｅＶ、ドーズ量３×１０15/cm2の条件でｐ型ウエル５に
ｎ型不純物（ヒ素）をイオン打ち込みすることにより、
メモリセルのドレインを構成するｎ+ 型半導体領域１３
を形成する。
ドレイン形成領域に開孔部を設けた膜厚１μｍ程度のフ
ォトレジスト膜をマスクにして、加速エネルギー５０ｋ
ｅＶ、ドーズ量３×１０15/cm2の条件でｐ型ウエル５に
ｎ型不純物（ヒ素）をイオン打ち込みすることにより、
メモリセルのドレインを構成するｎ+ 型半導体領域１３
を形成する。
【００７０】次に、図１５に示すように、ｐチャネル型
ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度
のフォトレジスト膜をマスクにして、加速エネルギー５
０ｋｅＶ、ドーズ量２×１０13/cm2の条件でｎ型ウエル
６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みす
ることにより、ゲート電極１０ｂの両側のｎ型ウエル６
に前記ｎ- 型半導体領域１１を補償して低不純物濃度の
ｐ- 型半導体領域１２を形成する。
ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度
のフォトレジスト膜をマスクにして、加速エネルギー５
０ｋｅＶ、ドーズ量２×１０13/cm2の条件でｎ型ウエル
６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みす
ることにより、ゲート電極１０ｂの両側のｎ型ウエル６
に前記ｎ- 型半導体領域１１を補償して低不純物濃度の
ｐ- 型半導体領域１２を形成する。
【００７１】次に、図１６に示すように、半導体基板１
上にＣＶＤ法で膜厚２００nm程度の酸化シリコン膜（図
示せず）を堆積した後、この酸化シリコン膜を異方性エ
ッチングすることにより、ゲート電極１０ａ、１０ｂ、
１０ｃのそれぞれの側壁に幅１５０nm程度のサイドウォ
ールスペーサ１６を形成する。このとき、メモリセルの
ソース形成領域を覆っている酸化シリコン膜９と窒化シ
リコン膜８も同時にエッチングされる。
上にＣＶＤ法で膜厚２００nm程度の酸化シリコン膜（図
示せず）を堆積した後、この酸化シリコン膜を異方性エ
ッチングすることにより、ゲート電極１０ａ、１０ｂ、
１０ｃのそれぞれの側壁に幅１５０nm程度のサイドウォ
ールスペーサ１６を形成する。このとき、メモリセルの
ソース形成領域を覆っている酸化シリコン膜９と窒化シ
リコン膜８も同時にエッチングされる。
【００７２】次に、図１７に示すように、ｐチャネル型
ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度
のフォトレジスト膜をマスクにして、加速エネルギー５
０ｋｅＶ、ドーズ量３×１０15/cm2の条件でｎ型ウエル
６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みす
ることにより、ｐチャネル型ＭＩＳＦＥＴのソース、ド
レインを構成する高不純物濃度のｐ+ 型半導体領域１４
を形成する。
ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度
のフォトレジスト膜をマスクにして、加速エネルギー５
０ｋｅＶ、ドーズ量３×１０15/cm2の条件でｎ型ウエル
６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みす
ることにより、ｐチャネル型ＭＩＳＦＥＴのソース、ド
レインを構成する高不純物濃度のｐ+ 型半導体領域１４
を形成する。
【００７３】続いて、メモリセルのソース形成領域とｎ
チャネル型ＭＩＳＦＥＴ形成領域とに開孔部を設けた膜
厚１μｍ程度のフォトレジスト膜をマスクにして、加速
エネルギー５０ｋｅＶ、ドーズ量２×１０15/cm2の条件
でｐ型ウエル５にｎ型不純物（ヒ素）をイオン打ち込み
することにより、メモリセルのソースを構成する高不純
物濃度のｎ+ 型半導体領域１５と、ｎチャネル型ＭＩＳ
ＦＥＴのソース、ドレインを構成する高不純物濃度のｎ
+ 型半導体領域１５とを形成する。ここまでの工程で、
メモリセル（ＭＩＳＦＥＴＱｍ）と周辺回路のＭＩＳＦ
ＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐ）とが完成する。
チャネル型ＭＩＳＦＥＴ形成領域とに開孔部を設けた膜
厚１μｍ程度のフォトレジスト膜をマスクにして、加速
エネルギー５０ｋｅＶ、ドーズ量２×１０15/cm2の条件
でｐ型ウエル５にｎ型不純物（ヒ素）をイオン打ち込み
することにより、メモリセルのソースを構成する高不純
物濃度のｎ+ 型半導体領域１５と、ｎチャネル型ＭＩＳ
ＦＥＴのソース、ドレインを構成する高不純物濃度のｎ
+ 型半導体領域１５とを形成する。ここまでの工程で、
メモリセル（ＭＩＳＦＥＴＱｍ）と周辺回路のＭＩＳＦ
ＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐ）とが完成する。
【００７４】次に、図１８に示すように、半導体基板１
上にＣＶＤ法で膜厚５００nm程度の酸化シリコン膜１７
を堆積した後、フォトレジスト膜をマスクにして酸化シ
リコン膜１７をドライエッチングすることにより、メモ
リセルのドレインの上部、ｎチャネル型ＭＩＳＦＥＴＱ
ｎのソース、ドレインの上部およびｐチャネル型ＭＩＳ
ＦＥＴＱｐのソース、ドレインの上部にそれぞれコンタ
クトホール２０、２１、２２を形成する。
上にＣＶＤ法で膜厚５００nm程度の酸化シリコン膜１７
を堆積した後、フォトレジスト膜をマスクにして酸化シ
リコン膜１７をドライエッチングすることにより、メモ
リセルのドレインの上部、ｎチャネル型ＭＩＳＦＥＴＱ
ｎのソース、ドレインの上部およびｐチャネル型ＭＩＳ
ＦＥＴＱｐのソース、ドレインの上部にそれぞれコンタ
クトホール２０、２１、２２を形成する。
【００７５】その後、コンタクトホール２０〜２２の内
部を含む酸化シリコン膜１７上にスパッタリング法で膜
厚５００nm程度のＡｌ合金膜を堆積し、フォトレジスト
膜をマスクにしたドライエッチングでこのＡｌ合金膜を
パターニングして配線２３〜２７を形成することによ
り、前記図２に示す本実施の形態のフラッシュメモリが
略完成する。
部を含む酸化シリコン膜１７上にスパッタリング法で膜
厚５００nm程度のＡｌ合金膜を堆積し、フォトレジスト
膜をマスクにしたドライエッチングでこのＡｌ合金膜を
パターニングして配線２３〜２７を形成することによ
り、前記図２に示す本実施の形態のフラッシュメモリが
略完成する。
【００７６】上記のように構成された本実施の形態のフ
ラッシュメモリは、従来のフローティングゲート型メモ
リセルと同様、メモリセルが単一のＭＩＳＦＥＴで構成
されているために、書き込み／消去動作を比較的簡便に
行うことができ、必要とする周辺回路の面積を増加させ
ることがない。また、製造工程も簡略になる。
ラッシュメモリは、従来のフローティングゲート型メモ
リセルと同様、メモリセルが単一のＭＩＳＦＥＴで構成
されているために、書き込み／消去動作を比較的簡便に
行うことができ、必要とする周辺回路の面積を増加させ
ることがない。また、製造工程も簡略になる。
【００７７】本実施の形態のフラッシュメモリは、読み
出し動作の際に、従来のサイドウォールゲート電極を備
えたメモリセルのような高抵抗配線を用いないので、読
み出し速度の劣化が発生しない。また、書き込み動作の
際には、ゲート電極とドレインとに正電圧を印加し、ソ
ース近傍で発生させたホットエレクトロンを窒化シリコ
ン膜中の電子トラップに注入する方式を採用するため、
接地電位のソースとゲート電極間の電位差が大きくなる
ことによって注入効率が向上し、従来のセル構造に比べ
てより低電圧動作が可能となる。
出し動作の際に、従来のサイドウォールゲート電極を備
えたメモリセルのような高抵抗配線を用いないので、読
み出し速度の劣化が発生しない。また、書き込み動作の
際には、ゲート電極とドレインとに正電圧を印加し、ソ
ース近傍で発生させたホットエレクトロンを窒化シリコ
ン膜中の電子トラップに注入する方式を採用するため、
接地電位のソースとゲート電極間の電位差が大きくなる
ことによって注入効率が向上し、従来のセル構造に比べ
てより低電圧動作が可能となる。
【００７８】本実施の形態のフラッシュメモリは、メモ
リセルのゲート電極がチャネル領域の全面を覆っている
ために、従来のサイドウォールゲート電極を備えたセル
構造で問題となるサイドウォールゲート電極−制御ゲー
ト電極間の絶縁膜直下における寄生抵抗の発生がなく、
読み出し動作時のドレイン電流の低下を招くことがな
い。
リセルのゲート電極がチャネル領域の全面を覆っている
ために、従来のサイドウォールゲート電極を備えたセル
構造で問題となるサイドウォールゲート電極−制御ゲー
ト電極間の絶縁膜直下における寄生抵抗の発生がなく、
読み出し動作時のドレイン電流の低下を招くことがな
い。
【００７９】本実施の形態のフラッシュメモリの製造方
法は、メモリセルのソース側のゲート絶縁膜（酸化シリ
コン膜７、窒化シリコン膜８、酸化シリコン膜９からな
る３層の絶縁膜）をゲート電極に対して自己整合（セル
フアライン）で形成するので、従来のフローティングゲ
ート型メモリセルと同等のセル面積に設計することがで
き、スケーラビリティに優れた不揮発性メモリを実現す
ることができる。
法は、メモリセルのソース側のゲート絶縁膜（酸化シリ
コン膜７、窒化シリコン膜８、酸化シリコン膜９からな
る３層の絶縁膜）をゲート電極に対して自己整合（セル
フアライン）で形成するので、従来のフローティングゲ
ート型メモリセルと同等のセル面積に設計することがで
き、スケーラビリティに優れた不揮発性メモリを実現す
ることができる。
【００８０】（実施の形態２）本実施の形態のフラッシ
ュメモリの製造方法を図１９〜図３３（メモリセルアレ
イ領域とそれに隣接する周辺回路領域の各一部を示す半
導体基板の要部断面図）を用いて説明する。
ュメモリの製造方法を図１９〜図３３（メモリセルアレ
イ領域とそれに隣接する周辺回路領域の各一部を示す半
導体基板の要部断面図）を用いて説明する。
【００８１】まず、図１９に示すように、ｐ型の単結晶
シリコンからなる半導体基板１の表面にフィールド酸化
膜２を形成した後、フィールド酸化膜２で囲まれた素子
形成領域の表面に酸化シリコン膜３を形成する。続い
て、メモリセルアレイ領域の半導体基板１に深いｎ型ウ
エル４を形成した後、メモリセルアレイ領域および周辺
回路の一部（ｎチャネル型ＭＩＳＦＥＴ形成領域）の半
導体基板１に浅いｐ型ウエル５を形成し、周辺回路の他
の一部（ｐチャネル型ＭＩＳＦＥＴ形成領域）の半導体
基板１に浅いｎ型ウエル６を形成する。ここまでの工程
は、前記実施の形態１と同じである。
シリコンからなる半導体基板１の表面にフィールド酸化
膜２を形成した後、フィールド酸化膜２で囲まれた素子
形成領域の表面に酸化シリコン膜３を形成する。続い
て、メモリセルアレイ領域の半導体基板１に深いｎ型ウ
エル４を形成した後、メモリセルアレイ領域および周辺
回路の一部（ｎチャネル型ＭＩＳＦＥＴ形成領域）の半
導体基板１に浅いｐ型ウエル５を形成し、周辺回路の他
の一部（ｐチャネル型ＭＩＳＦＥＴ形成領域）の半導体
基板１に浅いｎ型ウエル６を形成する。ここまでの工程
は、前記実施の形態１と同じである。
【００８２】次に、図２０に示すように、半導体基板１
を８００℃程度で熱酸化してｐ型ウエル５、ｎ型ウエル
６のそれぞれの表面に膜厚１５nm程度のゲート酸化膜３
０を形成した後、図２１に示すように、半導体基板１上
に６００℃程度の熱ＣＶＤ法で多結晶シリコン膜（図示
せず）を膜厚２００程度堆積した後、フォトレジスト膜
をマスクにしてこの多結晶シリコン膜３１をドライエッ
チングすることにより、メモリセルのゲート電極３１ａ
および周辺回路のゲート電極３１ｂ、３１ｃを形成す
る。
を８００℃程度で熱酸化してｐ型ウエル５、ｎ型ウエル
６のそれぞれの表面に膜厚１５nm程度のゲート酸化膜３
０を形成した後、図２１に示すように、半導体基板１上
に６００℃程度の熱ＣＶＤ法で多結晶シリコン膜（図示
せず）を膜厚２００程度堆積した後、フォトレジスト膜
をマスクにしてこの多結晶シリコン膜３１をドライエッ
チングすることにより、メモリセルのゲート電極３１ａ
および周辺回路のゲート電極３１ｂ、３１ｃを形成す
る。
【００８３】次に、図２２に示すように、上記ゲート電
極３１ａ、３１ｂ、３１ｃの上部を含む半導体基板１上
にＣＶＤ法で膜厚２０nm程度の窒化シリコン膜３２を堆
積した後、窒化シリコン膜３２の上部にＣＶＤ法で膜厚
５０nm程度の酸化シリコン膜３３を堆積する。
極３１ａ、３１ｂ、３１ｃの上部を含む半導体基板１上
にＣＶＤ法で膜厚２０nm程度の窒化シリコン膜３２を堆
積した後、窒化シリコン膜３２の上部にＣＶＤ法で膜厚
５０nm程度の酸化シリコン膜３３を堆積する。
【００８４】次に、図２３に示すように、メモリセルの
ソース形成領域とその近傍に開孔部を設けた膜厚１μｍ
程度のフォトレジスト膜をマスクにして酸化シリコン膜
３３をウェットエッチングし、続いて上記フォトレジス
ト膜をアッシングで除去した後、酸化シリコン膜３３を
マスクにして窒化シリコン膜３２をウェットエッチング
することにより、メモリセルのソース形成領域とその近
傍のゲート電極３１ａとを覆っている窒化シリコン膜３
２を除去する。
ソース形成領域とその近傍に開孔部を設けた膜厚１μｍ
程度のフォトレジスト膜をマスクにして酸化シリコン膜
３３をウェットエッチングし、続いて上記フォトレジス
ト膜をアッシングで除去した後、酸化シリコン膜３３を
マスクにして窒化シリコン膜３２をウェットエッチング
することにより、メモリセルのソース形成領域とその近
傍のゲート電極３１ａとを覆っている窒化シリコン膜３
２を除去する。
【００８５】次に、図２４に示すように、上記窒化シリ
コン膜３２をマスクにしたウェットエッチングでメモリ
セルのソース形成領域を覆っているゲート酸化膜３０を
除去する。このとき、ソース形成領域に隣接してパター
ン形成されたゲート電極３１ａの下部のゲート酸化膜３
０もエッチングされ、その一部が端部から幅７０nm程度
にわたって除去（アンダーカット）される。
コン膜３２をマスクにしたウェットエッチングでメモリ
セルのソース形成領域を覆っているゲート酸化膜３０を
除去する。このとき、ソース形成領域に隣接してパター
ン形成されたゲート電極３１ａの下部のゲート酸化膜３
０もエッチングされ、その一部が端部から幅７０nm程度
にわたって除去（アンダーカット）される。
【００８６】次に、図２５に示すように、半導体基板１
を７５０℃程度で熱酸化してメモリセルのソース形成領
域とその近傍に露出したｐ型ウエル５の表面に膜厚５nm
程度の酸化シリコン膜３４を形成する。このとき、メモ
リセルのソース形成領域の近傍に露出しているゲート電
極３１ａも同時に酸化され、その表面に膜厚５nm程度の
酸化シリコン膜３５が形成される。
を７５０℃程度で熱酸化してメモリセルのソース形成領
域とその近傍に露出したｐ型ウエル５の表面に膜厚５nm
程度の酸化シリコン膜３４を形成する。このとき、メモ
リセルのソース形成領域の近傍に露出しているゲート電
極３１ａも同時に酸化され、その表面に膜厚５nm程度の
酸化シリコン膜３５が形成される。
【００８７】次に、図２６に示すように、半導体基板１
上にＣＶＤ法で膜厚１０nm程度の窒化シリコン膜３６を
堆積する。これにより、ゲート電極１０ａの下部のソー
ス形成領域側に酸化シリコン膜３４、窒化シリコン膜３
６および酸化シリコン膜３５からなる３層のゲート絶縁
膜が形成される。
上にＣＶＤ法で膜厚１０nm程度の窒化シリコン膜３６を
堆積する。これにより、ゲート電極１０ａの下部のソー
ス形成領域側に酸化シリコン膜３４、窒化シリコン膜３
６および酸化シリコン膜３５からなる３層のゲート絶縁
膜が形成される。
【００８８】次に、図２７に示すように、半導体基板１
の全面に加速エネルギー４０ｋｅＶ、ドーズ量１×１０
13/cm2の条件でｎ型不純物（リン）をイオン打ち込みす
ることにより、ゲート電極１０ａ、１０ｃのそれぞれの
両側のｐ型ウエル５およびゲート電極１０ｂの両側のｎ
型ウエル６に低不純物濃度のｎ- 型半導体領域３７を形
成する。
の全面に加速エネルギー４０ｋｅＶ、ドーズ量１×１０
13/cm2の条件でｎ型不純物（リン）をイオン打ち込みす
ることにより、ゲート電極１０ａ、１０ｃのそれぞれの
両側のｐ型ウエル５およびゲート電極１０ｂの両側のｎ
型ウエル６に低不純物濃度のｎ- 型半導体領域３７を形
成する。
【００８９】次に、図２８に示すように、メモリセルの
ドレイン形成領域に開孔部を設けた膜厚１μｍ程度のフ
ォトレジスト膜をマスクにして、加速エネルギー５０ｋ
ｅＶ、ドーズ量３×１０15/cm2の条件でｐ型ウエル５に
ｎ型不純物（ヒ素）をイオン打ち込みすることにより、
メモリセルのドレインを構成するｎ+ 型半導体領域３９
を形成する。
ドレイン形成領域に開孔部を設けた膜厚１μｍ程度のフ
ォトレジスト膜をマスクにして、加速エネルギー５０ｋ
ｅＶ、ドーズ量３×１０15/cm2の条件でｐ型ウエル５に
ｎ型不純物（ヒ素）をイオン打ち込みすることにより、
メモリセルのドレインを構成するｎ+ 型半導体領域３９
を形成する。
【００９０】次に、図２９に示すように、ｐチャネル型
ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度
のフォトレジスト膜をマスクにして、加速エネルギー５
０ｋｅＶ、ドーズ量２×１０13/cm2の条件でｎ型ウエル
６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みす
ることにより、ゲート電極３１ｂの両側のｎ型ウエル６
に前記ｎ- 型半導体領域３７を補償して低不純物濃度の
ｐ- 型半導体領域３８を形成する。
ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度
のフォトレジスト膜をマスクにして、加速エネルギー５
０ｋｅＶ、ドーズ量２×１０13/cm2の条件でｎ型ウエル
６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みす
ることにより、ゲート電極３１ｂの両側のｎ型ウエル６
に前記ｎ- 型半導体領域３７を補償して低不純物濃度の
ｐ- 型半導体領域３８を形成する。
【００９１】次に、図３０に示すように、半導体基板１
上にＣＶＤ法で膜厚２００nm程度の窒化シリコン膜を堆
積した後、この窒化シリコン膜を異方性エッチングする
ことにより、ゲート電極３１ａ、３１ｂ、３１ｃのそれ
ぞれの側壁に幅１５０nm程度のサイドウォールスペーサ
４２を形成する。このとき、ゲート電極３１ａ、３１
ｂ、３１ｃの上部を覆っている酸化シリコン膜３５およ
び窒化シリコン膜３５も同時にエッチングされ、ゲート
電極３１ａ、３１ｂ、３１ｃの表面が露出する。
上にＣＶＤ法で膜厚２００nm程度の窒化シリコン膜を堆
積した後、この窒化シリコン膜を異方性エッチングする
ことにより、ゲート電極３１ａ、３１ｂ、３１ｃのそれ
ぞれの側壁に幅１５０nm程度のサイドウォールスペーサ
４２を形成する。このとき、ゲート電極３１ａ、３１
ｂ、３１ｃの上部を覆っている酸化シリコン膜３５およ
び窒化シリコン膜３５も同時にエッチングされ、ゲート
電極３１ａ、３１ｂ、３１ｃの表面が露出する。
【００９２】次に、図３１に示すように、ｐチャネル型
ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度
のフォトレジスト膜をマスクにして、加速エネルギー５
０ｋｅＶ、ドーズ量３×１０15/cm2の条件でｎ型ウエル
６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みす
ることにより、ｐチャネル型ＭＩＳＦＥＴのソース、ド
レインを構成する高不純物濃度のｐ+ 型半導体領域４０
を形成する。
ＭＩＳＦＥＴ形成領域に開孔部を設けた膜厚１μｍ程度
のフォトレジスト膜をマスクにして、加速エネルギー５
０ｋｅＶ、ドーズ量３×１０15/cm2の条件でｎ型ウエル
６にｐ型不純物（二フッ化ホウ素）をイオン打ち込みす
ることにより、ｐチャネル型ＭＩＳＦＥＴのソース、ド
レインを構成する高不純物濃度のｐ+ 型半導体領域４０
を形成する。
【００９３】続いて、メモリセルのソース形成領域とｎ
チャネル型ＭＩＳＦＥＴ形成領域とに開孔部を設けた膜
厚１μｍ程度のフォトレジスト膜をマスクにして、加速
エネルギー５０ｋｅＶ、ドーズ量２×１０15/cm2の条件
でｐ型ウエル５にｎ型不純物（ヒ素）をイオン打ち込み
することにより、メモリセルのソースを構成する高不純
物濃度のｎ+ 型半導体領域４１と、ｎチャネル型ＭＩＳ
ＦＥＴのソース、ドレインを構成する高不純物濃度のｎ
+ 型半導体領域４１とを形成する。ここまでの工程で、
メモリセル（ＭＩＳＦＥＴＱｍ）と周辺回路のＭＩＳＦ
ＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐ）とが完成する。
チャネル型ＭＩＳＦＥＴ形成領域とに開孔部を設けた膜
厚１μｍ程度のフォトレジスト膜をマスクにして、加速
エネルギー５０ｋｅＶ、ドーズ量２×１０15/cm2の条件
でｐ型ウエル５にｎ型不純物（ヒ素）をイオン打ち込み
することにより、メモリセルのソースを構成する高不純
物濃度のｎ+ 型半導体領域４１と、ｎチャネル型ＭＩＳ
ＦＥＴのソース、ドレインを構成する高不純物濃度のｎ
+ 型半導体領域４１とを形成する。ここまでの工程で、
メモリセル（ＭＩＳＦＥＴＱｍ）と周辺回路のＭＩＳＦ
ＥＴ（ｎチャネル型ＭＩＳＦＥＴＱｎ、ｐチャネル型Ｍ
ＩＳＦＥＴＱｐ）とが完成する。
【００９４】次に、半導体基板１の表面をウェットエッ
チングしてそれぞれのＭＩＳＦＥＴのソース、ドレイン
の表面を覆っている酸化シリコン膜３４を除去した後、
図３２に示すように、ゲート電極３１ａ、３１ｂ、３１
ｃおよびソース、ドレイン（ｎ+ 型半導体領域３９、ｐ
+ 型半導体領域４０、ｎ+ 型半導体領域４１）の表面に
低抵抗のシリサイド層４３を形成する。シリサイド層４
３は、例えば半導体基板１上にスパッタリング法でＣｏ
（コバルト）膜、Ｔｉ（コバルト）膜などの高融点金属
膜を堆積し、次いで半導体基板１を熱処理して高融点金
属膜と基板（Ｓｉ）およびゲート電極（３１ａ〜３１
ｃ）とを反応させてＣｏシリサイド層を形成した後、未
反応の高融点金属膜をウェットエッチングで除去するこ
とにより形成する。
チングしてそれぞれのＭＩＳＦＥＴのソース、ドレイン
の表面を覆っている酸化シリコン膜３４を除去した後、
図３２に示すように、ゲート電極３１ａ、３１ｂ、３１
ｃおよびソース、ドレイン（ｎ+ 型半導体領域３９、ｐ
+ 型半導体領域４０、ｎ+ 型半導体領域４１）の表面に
低抵抗のシリサイド層４３を形成する。シリサイド層４
３は、例えば半導体基板１上にスパッタリング法でＣｏ
（コバルト）膜、Ｔｉ（コバルト）膜などの高融点金属
膜を堆積し、次いで半導体基板１を熱処理して高融点金
属膜と基板（Ｓｉ）およびゲート電極（３１ａ〜３１
ｃ）とを反応させてＣｏシリサイド層を形成した後、未
反応の高融点金属膜をウェットエッチングで除去するこ
とにより形成する。
【００９５】次に、図３３に示すように、前記実施の形
態１と同様の方法により、半導体基板１上に堆積した酸
化シリコン膜４４にコンタクトホール４５、４６、４７
を形成した後、酸化シリコン膜４４の上部に配線４８〜
５２を形成することにより、本実施の形態２のフラッシ
ュメモリが略完成する。
態１と同様の方法により、半導体基板１上に堆積した酸
化シリコン膜４４にコンタクトホール４５、４６、４７
を形成した後、酸化シリコン膜４４の上部に配線４８〜
５２を形成することにより、本実施の形態２のフラッシ
ュメモリが略完成する。
【００９６】図３４は、上記した製造方法で使用するフ
ォトマスクの一覧表である。全工程で使用する１３枚の
フォトマスクのうち、メモリセルの製造に固有のフォト
マスクは窒化シリコン膜の加工用（No.６）とドレイン
形成用（No.７）の２枚であり、非常に簡略化されてい
る。
ォトマスクの一覧表である。全工程で使用する１３枚の
フォトマスクのうち、メモリセルの製造に固有のフォト
マスクは窒化シリコン膜の加工用（No.６）とドレイン
形成用（No.７）の２枚であり、非常に簡略化されてい
る。
【００９７】また、上記した方法で製造したフラッシュ
メモリの書き込み／消去動作特性およびリテンション特
性は、前記実施の形態１のフラッシュメモリと同程度で
あった。
メモリの書き込み／消去動作特性およびリテンション特
性は、前記実施の形態１のフラッシュメモリと同程度で
あった。
【００９８】（実施の形態３）図３５は、本実施の形態
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
【００９９】前記実施の形態１のメモリセル（ＭＩＳＦ
ＥＴＱｍ）は、ドレイン側のゲート絶縁膜を１層の酸化
シリコン膜９で構成しているのに対し、本実施の形態で
は、ドレイン側のゲート絶縁膜を酸化シリコン膜９およ
びその下層に形成した酸化シリコン膜６０の２層膜で構
成している。また、これら２層の酸化シリコン膜９、６
０で構成されたドレイン側のゲート絶縁膜の電気的容量
膜厚は、酸化シリコン膜７、９とそれらに挟まれた窒化
シリコン膜８とで構成されたソース側のゲート絶縁膜の
電気的容量膜厚にほぼ等しい。すなわち、このメモリセ
ルのゲート絶縁膜は、ドレイン側とソース側とがほぼ等
しい電気的容量膜厚（例えば１７. ５nm程度）で構成さ
れている。
ＥＴＱｍ）は、ドレイン側のゲート絶縁膜を１層の酸化
シリコン膜９で構成しているのに対し、本実施の形態で
は、ドレイン側のゲート絶縁膜を酸化シリコン膜９およ
びその下層に形成した酸化シリコン膜６０の２層膜で構
成している。また、これら２層の酸化シリコン膜９、６
０で構成されたドレイン側のゲート絶縁膜の電気的容量
膜厚は、酸化シリコン膜７、９とそれらに挟まれた窒化
シリコン膜８とで構成されたソース側のゲート絶縁膜の
電気的容量膜厚にほぼ等しい。すなわち、このメモリセ
ルのゲート絶縁膜は、ドレイン側とソース側とがほぼ等
しい電気的容量膜厚（例えば１７. ５nm程度）で構成さ
れている。
【０１００】本実施の形態のメモリセルの上記した以外
の構成およびプログラム動作は、前記実施の形態１のメ
モリセルと同じである。また、本実施の形態のメモリセ
ルの製造方法は、半導体基板１を熱処理して酸化シリコ
ン膜６０を形成する工程が一工程増える以外は、前記実
施の形態１の製造方法と同じである。
の構成およびプログラム動作は、前記実施の形態１のメ
モリセルと同じである。また、本実施の形態のメモリセ
ルの製造方法は、半導体基板１を熱処理して酸化シリコ
ン膜６０を形成する工程が一工程増える以外は、前記実
施の形態１の製造方法と同じである。
【０１０１】本実施の形態のフラッシュメモリによれ
ば、ゲート絶縁膜の電気的容量膜厚をゲート電極１０ａ
の下部全体でほぼ同じにしたことにより、ソース側のゲ
ート絶縁膜（酸化シリコン膜９、窒化シリコン膜８、酸
化シリコン膜７）のゲート長方向に沿った長さが製造プ
ロセスのばらつきによって変動した場合でも、ドレイン
電流の駆動能力が変動することがない。これにより、書
き込み動作時のドレイン電流が一定となるので、書き込
み時間の変動が防止され、安定なメモリセル特性を得る
ことが可能となる。
ば、ゲート絶縁膜の電気的容量膜厚をゲート電極１０ａ
の下部全体でほぼ同じにしたことにより、ソース側のゲ
ート絶縁膜（酸化シリコン膜９、窒化シリコン膜８、酸
化シリコン膜７）のゲート長方向に沿った長さが製造プ
ロセスのばらつきによって変動した場合でも、ドレイン
電流の駆動能力が変動することがない。これにより、書
き込み動作時のドレイン電流が一定となるので、書き込
み時間の変動が防止され、安定なメモリセル特性を得る
ことが可能となる。
【０１０２】（実施の形態４）図３６は、本実施の形態
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
【０１０３】前記実施の形態１のメモリセルは、ソース
側のゲート絶縁膜のみを３層膜（酸化シリコン膜９、窒
化シリコン膜８、酸化シリコン膜７）で構成しているの
に対し、本実施の形態では、ゲート電極１０ａの下部の
ゲート絶縁膜全体を上記３層膜（酸化シリコン膜９、窒
化シリコン膜８、酸化シリコン膜７）で構成している。
これら３層膜の膜厚は、いずれも７nm程度である。
側のゲート絶縁膜のみを３層膜（酸化シリコン膜９、窒
化シリコン膜８、酸化シリコン膜７）で構成しているの
に対し、本実施の形態では、ゲート電極１０ａの下部の
ゲート絶縁膜全体を上記３層膜（酸化シリコン膜９、窒
化シリコン膜８、酸化シリコン膜７）で構成している。
これら３層膜の膜厚は、いずれも７nm程度である。
【０１０４】本実施の形態のメモリセルの上記した以外
の構成およびプログラム動作は、前記実施の形態１のメ
モリセルと同じである。また、本実施の形態のメモリセ
ルの製造方法は、酸化シリコン膜７と窒化シリコン膜８
とをパターニングしてソース側のみに残す工程が一工程
省略される以外は、前記実施の形態１の製造方法と同じ
である。このメモリセルの書き込みは、１μ秒であっ
た。
の構成およびプログラム動作は、前記実施の形態１のメ
モリセルと同じである。また、本実施の形態のメモリセ
ルの製造方法は、酸化シリコン膜７と窒化シリコン膜８
とをパターニングしてソース側のみに残す工程が一工程
省略される以外は、前記実施の形態１の製造方法と同じ
である。このメモリセルの書き込みは、１μ秒であっ
た。
【０１０５】（実施の形態５）図３７は、本実施の形態
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
【０１０６】このフラッシュメモリは、記憶素子部であ
るＭＩＳＦＥＴＱｃと選択用ＭＩＳＦＥＴＱｓとでメモ
リセルを構成している。記憶素子部のＭＩＳＦＥＴＱｃ
は、主として膜厚８nm程度の下部ゲート酸化膜７０と、
膜厚１０nm程度の窒化シリコン膜７１と、膜厚１０nm程
度の上部ゲート酸化膜７２とからなる３層構造のゲート
絶縁膜上に形成された多結晶シリコン膜などからなる書
き込み／消去用のゲート電極（ＰＥＧ）７３と、このゲ
ート電極７３の両側の半導体基板１に形成されたソー
ス、ドレイン（接続拡散層）とで構成されている。
るＭＩＳＦＥＴＱｃと選択用ＭＩＳＦＥＴＱｓとでメモ
リセルを構成している。記憶素子部のＭＩＳＦＥＴＱｃ
は、主として膜厚８nm程度の下部ゲート酸化膜７０と、
膜厚１０nm程度の窒化シリコン膜７１と、膜厚１０nm程
度の上部ゲート酸化膜７２とからなる３層構造のゲート
絶縁膜上に形成された多結晶シリコン膜などからなる書
き込み／消去用のゲート電極（ＰＥＧ）７３と、このゲ
ート電極７３の両側の半導体基板１に形成されたソー
ス、ドレイン（接続拡散層）とで構成されている。
【０１０７】ソースは、一端部がゲート電極７３の下部
まで延在する低不純物濃度のｎ- 型半導体領域７４と、
ゲート電極７３に対してオフセットするように形成され
た高不純物濃度のｎ+ 型半導体領域７５とで構成されて
おり、ドレイン（接続拡散層）は、一端部がゲート電極
７３の下部まで延在する高不純物濃度のｎ+ 型半導体領
域７６で構成されている。
まで延在する低不純物濃度のｎ- 型半導体領域７４と、
ゲート電極７３に対してオフセットするように形成され
た高不純物濃度のｎ+ 型半導体領域７５とで構成されて
おり、ドレイン（接続拡散層）は、一端部がゲート電極
７３の下部まで延在する高不純物濃度のｎ+ 型半導体領
域７６で構成されている。
【０１０８】また、選択用ＭＩＳＦＥＴＱｓは、主とし
て厚さ４nm程度のゲート酸化膜７７の上部に形成された
多結晶シリコン膜などからなる選択用のゲート電極（Ｓ
Ｇ）７８と、このゲート電極７８の両側の半導体基板１
に形成されたソース（接続拡散層）、ドレインとで構成
されている。ドレインは、一端部がゲート電極７８の下
部まで延在する高不純物濃度のｎ+ 型半導体領域７９で
構成されている。ソースは、上記ＭＩＳＦＥＴＱｃのド
レインである高不純物濃度のｎ+ 型半導体領域７６で構
成され、その一端部はゲート電極７８の下部まで延在し
ている。
て厚さ４nm程度のゲート酸化膜７７の上部に形成された
多結晶シリコン膜などからなる選択用のゲート電極（Ｓ
Ｇ）７８と、このゲート電極７８の両側の半導体基板１
に形成されたソース（接続拡散層）、ドレインとで構成
されている。ドレインは、一端部がゲート電極７８の下
部まで延在する高不純物濃度のｎ+ 型半導体領域７９で
構成されている。ソースは、上記ＭＩＳＦＥＴＱｃのド
レインである高不純物濃度のｎ+ 型半導体領域７６で構
成され、その一端部はゲート電極７８の下部まで延在し
ている。
【０１０９】上記フラッシュメモリのプログラム動作を
図３８（メモリセルの動作電圧表）を用いて説明する。
書き込みは、選択用ＭＩＳＦＥＴＱｓのドレインに５
Ｖ、ゲート電極７８に２Ｖを印加して選択用ＭＩＳＦＥ
ＴＱｓをオン（ＯＮ）にし、記憶素子部のＭＩＳＦＥＴ
Ｑｃのソースを接地電位（０Ｖ）とし、ゲート電極７３
に５Ｖを印加することにより、ソースの一部を構成する
低不純物濃度のｎ- 型半導体領域７４の近傍に電界強度
のピークを生じさせる。これにより、この領域で発生し
たホットエレクトロンが窒化シリコン膜７１中の電子ト
ラップに注入され、ＭＩＳＦＥＴＱｃのゲート電極７３
から見たしきい値電圧が４Ｖ以上に上昇することによっ
て書き込みが行われる。このメモリセルは、ゲート電極
７３に印加する電圧でドレイン電流を抑制することがで
きるので、基板および書き込み／消去用のゲート電極の
電位を制御し、直接トンネル酸化膜を介して基板側から
窒化シリコン膜中へ電子を全面注入する従来のＭＮＯＳ
型メモリセルに比べると、より低い消費電力で書き込み
を行うことができる。
図３８（メモリセルの動作電圧表）を用いて説明する。
書き込みは、選択用ＭＩＳＦＥＴＱｓのドレインに５
Ｖ、ゲート電極７８に２Ｖを印加して選択用ＭＩＳＦＥ
ＴＱｓをオン（ＯＮ）にし、記憶素子部のＭＩＳＦＥＴ
Ｑｃのソースを接地電位（０Ｖ）とし、ゲート電極７３
に５Ｖを印加することにより、ソースの一部を構成する
低不純物濃度のｎ- 型半導体領域７４の近傍に電界強度
のピークを生じさせる。これにより、この領域で発生し
たホットエレクトロンが窒化シリコン膜７１中の電子ト
ラップに注入され、ＭＩＳＦＥＴＱｃのゲート電極７３
から見たしきい値電圧が４Ｖ以上に上昇することによっ
て書き込みが行われる。このメモリセルは、ゲート電極
７３に印加する電圧でドレイン電流を抑制することがで
きるので、基板および書き込み／消去用のゲート電極の
電位を制御し、直接トンネル酸化膜を介して基板側から
窒化シリコン膜中へ電子を全面注入する従来のＭＮＯＳ
型メモリセルに比べると、より低い消費電力で書き込み
を行うことができる。
【０１１０】消去動作は、ＭＩＳＦＥＴＱｃのゲート電
極７３に−１０Ｖ、ソースとウエルとに５Ｖを印加し、
窒化シリコン膜７１中の電子を放出することによって行
う。また、読み出し動作は、選択用ＭＩＳＦＥＴＱｓの
ドレインおよびゲート電極７８と、ＭＩＳＦＥＴＱｃの
ゲート電極７３とに２Ｖを印加し、ＭＩＳＦＥＴＱｃの
しきい値電圧を判定することによって行う。
極７３に−１０Ｖ、ソースとウエルとに５Ｖを印加し、
窒化シリコン膜７１中の電子を放出することによって行
う。また、読み出し動作は、選択用ＭＩＳＦＥＴＱｓの
ドレインおよびゲート電極７８と、ＭＩＳＦＥＴＱｃの
ゲート電極７３とに２Ｖを印加し、ＭＩＳＦＥＴＱｃの
しきい値電圧を判定することによって行う。
【０１１１】（実施の形態６）図３９は、本実施の形態
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
【０１１２】このメモリセルを構成するＭＩＳＦＥＴ
は、主としてゲート絶縁膜上に形成された多結晶シリコ
ン膜などからなるゲート電極８３と、このゲート電極８
３の両側の半導体基板１に形成されたソース、ドレイン
とで構成されている。ソースは、一端部がゲート電極８
３の下部まで延在する高不純物濃度のｎ+ 型半導体領域
８４で構成されており、ドレインは、一端部がゲート電
極８３の下部まで延在する低不純物濃度（１×１０18〜
１０19/cm3程度）のｐ- 型半導体領域８５と、ゲート電
極８３に対してオフセットするように形成された高不純
物濃度のｎ+ 型半導体領域８６とで構成されている。ま
た、ゲート絶縁膜は、ソース側が膜厚１０nm程度のゲー
ト酸化膜８２で構成されているのに対し、ドレイン側が
膜厚８nm程度の下部ゲート酸化膜８０と、膜厚１０nm程
度の窒化シリコン膜８１と、膜厚１０nm程度の上部ゲー
ト酸化膜８２とで構成されている。このように、本実施
の形態のメモリセルは、書き込み時のホットエレクトロ
ン注入をドレイン側で行う点に特徴がある。
は、主としてゲート絶縁膜上に形成された多結晶シリコ
ン膜などからなるゲート電極８３と、このゲート電極８
３の両側の半導体基板１に形成されたソース、ドレイン
とで構成されている。ソースは、一端部がゲート電極８
３の下部まで延在する高不純物濃度のｎ+ 型半導体領域
８４で構成されており、ドレインは、一端部がゲート電
極８３の下部まで延在する低不純物濃度（１×１０18〜
１０19/cm3程度）のｐ- 型半導体領域８５と、ゲート電
極８３に対してオフセットするように形成された高不純
物濃度のｎ+ 型半導体領域８６とで構成されている。ま
た、ゲート絶縁膜は、ソース側が膜厚１０nm程度のゲー
ト酸化膜８２で構成されているのに対し、ドレイン側が
膜厚８nm程度の下部ゲート酸化膜８０と、膜厚１０nm程
度の窒化シリコン膜８１と、膜厚１０nm程度の上部ゲー
ト酸化膜８２とで構成されている。このように、本実施
の形態のメモリセルは、書き込み時のホットエレクトロ
ン注入をドレイン側で行う点に特徴がある。
【０１１３】図４０に示すように、このフラッシュメモ
リの読み出しおよび消去動作は、前記実施の形態１のメ
モリセルと同じである。一方、書き込みは、選択したメ
モリセルのドレインを接地電位（０Ｖ）とし、ゲート電
極８３およびソースにそれぞれ５Ｖの正電圧を印加して
行う。
リの読み出しおよび消去動作は、前記実施の形態１のメ
モリセルと同じである。一方、書き込みは、選択したメ
モリセルのドレインを接地電位（０Ｖ）とし、ゲート電
極８３およびソースにそれぞれ５Ｖの正電圧を印加して
行う。
【０１１４】図４１は、書き込み動作時における各端子
への電圧印加の時間変化を示すグラフである。書き込み
は、まず選択したメモリブロックの共通ソース線を５Ｖ
に充電した後、全ビット線を５Ｖへプリチャージする。
次に、選択したワード線のみを５Ｖに昇圧した後、選択
したビット線のみを０Ｖに降下させる。この０Ｖに降下
させた時間が書き込み時間であり、この時間内に選択し
たメモリセルのソースからドレイン方向へチャネル電流
が流れる。このとき、図４２に示すように、ソース側５
Ｖ、ドレイン側０Ｖに設定された電位の大半は、低濃度
ドレイン（ｐ-型半導体領域８５）領域で降下するため
に、ドレイン端部に電界強度のピークが生じる。そし
て、この高電界によって発生したホットエレクトロン
が、選択したワード線に印加された５Ｖの縦方向電界に
よって加速され、窒化シリコン膜８１中の電子トラップ
に注入されることにより、書き込みが行われる。
への電圧印加の時間変化を示すグラフである。書き込み
は、まず選択したメモリブロックの共通ソース線を５Ｖ
に充電した後、全ビット線を５Ｖへプリチャージする。
次に、選択したワード線のみを５Ｖに昇圧した後、選択
したビット線のみを０Ｖに降下させる。この０Ｖに降下
させた時間が書き込み時間であり、この時間内に選択し
たメモリセルのソースからドレイン方向へチャネル電流
が流れる。このとき、図４２に示すように、ソース側５
Ｖ、ドレイン側０Ｖに設定された電位の大半は、低濃度
ドレイン（ｐ-型半導体領域８５）領域で降下するため
に、ドレイン端部に電界強度のピークが生じる。そし
て、この高電界によって発生したホットエレクトロン
が、選択したワード線に印加された５Ｖの縦方向電界に
よって加速され、窒化シリコン膜８１中の電子トラップ
に注入されることにより、書き込みが行われる。
【０１１５】（実施の形態７）図４３は、本実施の形態
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
のフラッシュメモリのセル構造を示す半導体基板の要部
断面図である。
【０１１６】このメモリセルは、書き込み時のホットエ
レクトロン注入をドレイン側で行うもので、一端部がゲ
ート電極８３の下部まで延在する低不純物濃度のｎ- 型
半導体領域８７と、ゲート電極８３に対してオフセット
するように形成された高不純物濃度のｎ+ 型半導体領域
８４とでソースが構成されている以外は、前記実施の形
態６と同一のセル構造を有している。
レクトロン注入をドレイン側で行うもので、一端部がゲ
ート電極８３の下部まで延在する低不純物濃度のｎ- 型
半導体領域８７と、ゲート電極８３に対してオフセット
するように形成された高不純物濃度のｎ+ 型半導体領域
８４とでソースが構成されている以外は、前記実施の形
態６と同一のセル構造を有している。
【０１１７】書き込みは、前記実施の形態６と同様、選
択したメモリブロックの共通ソース線を５Ｖに充電した
後、全ビット線を５Ｖへプリチャージすることにより開
始される。ところで、この書き込み用の５Ｖ電源が、チ
ップ上に形成された昇圧回路のような内部電源である場
合は、電源の供給能力が限られるために、充電される共
通ソース線の接合リーク電流が大きいと、十分な電圧に
充電できないという問題が生じる。本実施の形態では、
ソース側に低不純物濃度のｎ- 型半導体領域８７を形成
したことにより、書き込み時にソースを充電する際、ソ
ース接合の電界が緩和され、ソース接合のリーク電流低
減および接合耐圧の向上が図られるので、上記のような
問題を回避することができる。
択したメモリブロックの共通ソース線を５Ｖに充電した
後、全ビット線を５Ｖへプリチャージすることにより開
始される。ところで、この書き込み用の５Ｖ電源が、チ
ップ上に形成された昇圧回路のような内部電源である場
合は、電源の供給能力が限られるために、充電される共
通ソース線の接合リーク電流が大きいと、十分な電圧に
充電できないという問題が生じる。本実施の形態では、
ソース側に低不純物濃度のｎ- 型半導体領域８７を形成
したことにより、書き込み時にソースを充電する際、ソ
ース接合の電界が緩和され、ソース接合のリーク電流低
減および接合耐圧の向上が図られるので、上記のような
問題を回避することができる。
【０１１８】（実施の形態８）図４４は、本実施の形態
のフラッシュメモリのセル構造を示す要部平面図、図４
５は、図４４のＡ−Ａ' 線に沿った半導体基板の要部断
面図である。
のフラッシュメモリのセル構造を示す要部平面図、図４
５は、図４４のＡ−Ａ' 線に沿った半導体基板の要部断
面図である。
【０１１９】本実施の形態のメモリセルを構成するＭＩ
ＳＦＥＴＱｍは、前記実施の形態１と同様、ソース側の
ゲート絶縁膜を３層膜（酸化シリコン膜９、窒化シリコ
ン膜８、酸化シリコン膜７）で構成し、ドレイン側を１
層の酸化シリコン膜９で構成している。一方、ビット線
ＤＬとドレイン（ｎ+ 型半導体領域９２）とは、ドレイ
ンの上部に形成したプラグ９８を介して電気的に接続さ
れている。また、ゲート電極９０の延在方向に沿った複
数のメモリセルのソース（ｎ+ 型半導体領域９２）は、
その上部に形成したプラグ９８によって構成されたソー
ス線（ＳＬ）を介して電気的に接続されている。
ＳＦＥＴＱｍは、前記実施の形態１と同様、ソース側の
ゲート絶縁膜を３層膜（酸化シリコン膜９、窒化シリコ
ン膜８、酸化シリコン膜７）で構成し、ドレイン側を１
層の酸化シリコン膜９で構成している。一方、ビット線
ＤＬとドレイン（ｎ+ 型半導体領域９２）とは、ドレイ
ンの上部に形成したプラグ９８を介して電気的に接続さ
れている。また、ゲート電極９０の延在方向に沿った複
数のメモリセルのソース（ｎ+ 型半導体領域９２）は、
その上部に形成したプラグ９８によって構成されたソー
ス線（ＳＬ）を介して電気的に接続されている。
【０１２０】上記メモリセルを製造するには、まず図４
６に示すように、前記実施の形態１と同様の方法でｐ型
の半導体基板１に深いｎ型ウエル４と浅いｐ型ウエル５
とを形成した後、ｐ型ウエル５の表面に、ソース側が３
層膜（酸化シリコン膜９、窒化シリコン膜８、酸化シリ
コン膜７）で構成され、ドレイン側が１層の酸化シリコ
ン膜９で構成されたゲート絶縁膜を形成する。
６に示すように、前記実施の形態１と同様の方法でｐ型
の半導体基板１に深いｎ型ウエル４と浅いｐ型ウエル５
とを形成した後、ｐ型ウエル５の表面に、ソース側が３
層膜（酸化シリコン膜９、窒化シリコン膜８、酸化シリ
コン膜７）で構成され、ドレイン側が１層の酸化シリコ
ン膜９で構成されたゲート絶縁膜を形成する。
【０１２１】上記酸化シリコン膜７は、半導体基板１を
８００℃程度で熱酸化して形成し、その膜厚は１１nm程
度とする。また、窒化シリコン膜８は７３０℃程度の熱
ＣＶＤ法で形成し、その膜厚は１０nm程度とする。さら
に、酸化シリコン膜９は上記窒化シリコン膜８と酸化シ
リコン膜７とをパターニングして、メモリセルのソース
形成領域とその近傍のみにこれらの膜を残した後、半導
体基板１を８００℃程度で熱酸化して形成し、その膜厚
は１５nm程度とする。
８００℃程度で熱酸化して形成し、その膜厚は１１nm程
度とする。また、窒化シリコン膜８は７３０℃程度の熱
ＣＶＤ法で形成し、その膜厚は１０nm程度とする。さら
に、酸化シリコン膜９は上記窒化シリコン膜８と酸化シ
リコン膜７とをパターニングして、メモリセルのソース
形成領域とその近傍のみにこれらの膜を残した後、半導
体基板１を８００℃程度で熱酸化して形成し、その膜厚
は１５nm程度とする。
【０１２２】次に、図４７に示すように、酸化シリコン
膜９の上部にＣＶＤ法で膜厚１００nm程度、リン濃度２
×１０20/cm3程度の多結晶シリコン膜を堆積し、次いで
その上部にＣＶＤ法で膜厚２００nm程度の窒化シリコン
膜９３を堆積した後、フォトレジスト膜をマスクにした
ドライエッチングでこれらの膜をパターニングすること
により、上記多結晶シリコン膜で構成されたゲート電極
９０を形成する。
膜９の上部にＣＶＤ法で膜厚１００nm程度、リン濃度２
×１０20/cm3程度の多結晶シリコン膜を堆積し、次いで
その上部にＣＶＤ法で膜厚２００nm程度の窒化シリコン
膜９３を堆積した後、フォトレジスト膜をマスクにした
ドライエッチングでこれらの膜をパターニングすること
により、上記多結晶シリコン膜で構成されたゲート電極
９０を形成する。
【０１２３】次に、図４８に示すように、ソース形成領
域に開孔部を設けたフォトレジスト膜をマスクにして、
加速エネルギー２０ｋｅＶ、ドーズ量１×１０13/cm2の
条件で斜め３０度の方向からｐ型ウエル５にｐ型不純物
（ホウ素）をイオン打ち込みすることにより、ｐ- 型半
導体領域９１を形成する。続いて、メモリセルアレイ領
域の全面に加速エネルギー５０ｋｅＶ、ドーズ量２×１
０15/cm2の条件でｎ型不純物（ヒ素）をイオン打ち込み
することにより、ゲート電極９０の両側のｐ型ウエル５
にソース、ドレインを構成するｎ+ 型半導体領域９２を
形成する。
域に開孔部を設けたフォトレジスト膜をマスクにして、
加速エネルギー２０ｋｅＶ、ドーズ量１×１０13/cm2の
条件で斜め３０度の方向からｐ型ウエル５にｐ型不純物
（ホウ素）をイオン打ち込みすることにより、ｐ- 型半
導体領域９１を形成する。続いて、メモリセルアレイ領
域の全面に加速エネルギー５０ｋｅＶ、ドーズ量２×１
０15/cm2の条件でｎ型不純物（ヒ素）をイオン打ち込み
することにより、ゲート電極９０の両側のｐ型ウエル５
にソース、ドレインを構成するｎ+ 型半導体領域９２を
形成する。
【０１２４】次に、図４９に示すように、半導体基板１
上にＣＶＤ法で窒化シリコン膜（を堆積した後、この窒
化シリコン膜を異方性エッチングすることにより、ゲー
ト電極９０の側壁にサイドウォールスペーサ９４を形成
する。このとき、ソース、ドレインの表面を覆っている
ゲート絶縁膜も同時にエッチングされる。
上にＣＶＤ法で窒化シリコン膜（を堆積した後、この窒
化シリコン膜を異方性エッチングすることにより、ゲー
ト電極９０の側壁にサイドウォールスペーサ９４を形成
する。このとき、ソース、ドレインの表面を覆っている
ゲート絶縁膜も同時にエッチングされる。
【０１２５】次に、図５０に示すように、半導体基板１
上にＣＶＤ法で酸化シリコン膜９５を堆積した後、ソー
ス、ドレインの上部に開孔部を設けたフォトレジスト膜
をマスクにして、この酸化シリコン膜９５をエッチング
することにより、ソースの上部を含むソース線形成領域
にコンタクトホール９６を形成し、ドレインの上部にコ
ンタクトホール９７を形成する。
上にＣＶＤ法で酸化シリコン膜９５を堆積した後、ソー
ス、ドレインの上部に開孔部を設けたフォトレジスト膜
をマスクにして、この酸化シリコン膜９５をエッチング
することにより、ソースの上部を含むソース線形成領域
にコンタクトホール９６を形成し、ドレインの上部にコ
ンタクトホール９７を形成する。
【０１２６】上記酸化シリコン膜９５をエッチングする
工程では、ゲート電極９０の側壁に形成された窒化シリ
コンのサイドウォールスペーサ９４がエッチングストッ
パとして機能するので、上記コンタクトホール９６、９
７は、ゲート電極９０のスペースに対して自己整合（セ
ルフアライン）で形成される。これにより、コンタクト
ホール９６、９７とゲート電極９０との合わせ余裕が不
要となるので、ゲート電極９０のスペースを最小加工寸
法で設計することができる。
工程では、ゲート電極９０の側壁に形成された窒化シリ
コンのサイドウォールスペーサ９４がエッチングストッ
パとして機能するので、上記コンタクトホール９６、９
７は、ゲート電極９０のスペースに対して自己整合（セ
ルフアライン）で形成される。これにより、コンタクト
ホール９６、９７とゲート電極９０との合わせ余裕が不
要となるので、ゲート電極９０のスペースを最小加工寸
法で設計することができる。
【０１２７】次に、図５１に示すように、コンタクトホ
ール９６の内部にソース線（ＳＬ）を形成し、コンタク
トホール９７の内部にプラグ９８を形成する。ソース線
（ＳＬ）およびプラグ９８は、酸化シリコン膜９５の上
部にｎ型不純物をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜の表面を化学的
機械的研磨（ＣＭＰ）法で平坦化することにより形成す
る。
ール９６の内部にソース線（ＳＬ）を形成し、コンタク
トホール９７の内部にプラグ９８を形成する。ソース線
（ＳＬ）およびプラグ９８は、酸化シリコン膜９５の上
部にｎ型不純物をドープした多結晶シリコン膜をＣＶＤ
法で堆積した後、この多結晶シリコン膜の表面を化学的
機械的研磨（ＣＭＰ）法で平坦化することにより形成す
る。
【０１２８】その後、酸化シリコン膜９５の上部にＣＶ
Ｄ法で酸化シリコン膜９９を堆積した後、酸化シリコン
膜９９の上部にスパッタリング法でＡｌ合金膜を堆積
し、フォトレジスト膜をマスクにしたドライエッチング
でこのＡｌ合金膜をパターニングしてビット線ＤＬを形
成することにより、前記図４４および図４５に示す本実
施の形態のフラッシュメモリが略完成する。
Ｄ法で酸化シリコン膜９９を堆積した後、酸化シリコン
膜９９の上部にスパッタリング法でＡｌ合金膜を堆積
し、フォトレジスト膜をマスクにしたドライエッチング
でこのＡｌ合金膜をパターニングしてビット線ＤＬを形
成することにより、前記図４４および図４５に示す本実
施の形態のフラッシュメモリが略完成する。
【０１２９】本実施の形態によれば、ゲート電極９０の
スペースを最小加工寸法で設計することができるので、
ゲート長０. ３μｍでセル面積を０. ５μｍ×０. ４μ
ｍ＝０. ２μｍ2 まで縮小することができた。また、メ
モリセルの書き込み時間は５マイクロ秒、消去時間は１
０ミリ秒であり、前記実施の形態１と同様の十分に安定
したリテンション特性を確認することができた。
スペースを最小加工寸法で設計することができるので、
ゲート長０. ３μｍでセル面積を０. ５μｍ×０. ４μ
ｍ＝０. ２μｍ2 まで縮小することができた。また、メ
モリセルの書き込み時間は５マイクロ秒、消去時間は１
０ミリ秒であり、前記実施の形態１と同様の十分に安定
したリテンション特性を確認することができた。
【０１３０】以上、本発明者によってなされた発明を前
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
記実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【０１３１】本発明の不揮発性メモリは、セル構造が単
純で、製造プロセスも簡略であることから、同一半導体
基板上に不揮発性メモリとロジックＬＳＩとを混載する
ＬＳＩへの適用も容易である。
純で、製造プロセスも簡略であることから、同一半導体
基板上に不揮発性メモリとロジックＬＳＩとを混載する
ＬＳＩへの適用も容易である。
【０１３２】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１３３】本発明の不揮発性メモリは、メモリセルが
単一のＭＩＳＦＥＴで構成されているために、書き込み
／消去動作を比較的簡便に行うことができ、必要とする
周辺回路の面積を増加させることがない。また、製造工
程も簡略である。
単一のＭＩＳＦＥＴで構成されているために、書き込み
／消去動作を比較的簡便に行うことができ、必要とする
周辺回路の面積を増加させることがない。また、製造工
程も簡略である。
【０１３４】本発明の不揮発性メモリは、書き込み動作
の際、ゲート電極とドレインとに正電圧を印加し、ソー
ス近傍で発生させたホットエレクトロンを窒化シリコン
膜中の電子トラップに注入する方式を採用するため、接
地電位のソースとゲート電極間の電位差が大きくなるこ
とによって注入効率が向上し、従来のセル構造に比べて
より低電圧での動作が可能となる。
の際、ゲート電極とドレインとに正電圧を印加し、ソー
ス近傍で発生させたホットエレクトロンを窒化シリコン
膜中の電子トラップに注入する方式を採用するため、接
地電位のソースとゲート電極間の電位差が大きくなるこ
とによって注入効率が向上し、従来のセル構造に比べて
より低電圧での動作が可能となる。
【０１３５】本発明の不揮発性メモリの製造方法は、メ
モリセルのソース側のゲート絶縁膜（酸化シリコン膜、
窒化シリコン膜、酸化シリコン膜からなる３層の絶縁
膜）をゲート電極に対して自己整合（セルフアライン）
で形成するので、従来のフローティングゲート型メモリ
セルと同等のセル面積に設計することができ、スケーラ
ビリティに優れた不揮発性メモリを実現することができ
る。
モリセルのソース側のゲート絶縁膜（酸化シリコン膜、
窒化シリコン膜、酸化シリコン膜からなる３層の絶縁
膜）をゲート電極に対して自己整合（セルフアライン）
で形成するので、従来のフローティングゲート型メモリ
セルと同等のセル面積に設計することができ、スケーラ
ビリティに優れた不揮発性メモリを実現することができ
る。
【図１】本発明の実施の形態１であるフラッシュメモリ
の主要部を示す概略回路図である。
の主要部を示す概略回路図である。
【図２】本発明の実施の形態１であるフラッシュメモリ
の要部を示す断面図である。
の要部を示す断面図である。
【図３Ａ】本発明の実施の形態１であるフラッシュメモ
リの導体層パターンを示す平面図である。
リの導体層パターンを示す平面図である。
【図３Ｂ】本発明の実施の形態１であるフラッシュメモ
リの導体層パターンを示す平面図である。
リの導体層パターンを示す平面図である。
【図４】本発明の実施の形態１であるフラッシュメモリ
のプログラム動作を説明する概略断面図である。
のプログラム動作を説明する概略断面図である。
【図５】本発明の実施の形態１であるフラッシュメモリ
のプログラム動作を説明する動作電圧表である。
のプログラム動作を説明する動作電圧表である。
【図６】本発明の実施の形態１であるフラッシュメモリ
の書き込み動作時におけるチャネル領域の電位分布と電
界強度分布とを示すグラフである。
の書き込み動作時におけるチャネル領域の電位分布と電
界強度分布とを示すグラフである。
【図７】本発明の実施の形態１であるフラッシュメモリ
の製造方法を示す要部断面図である。
の製造方法を示す要部断面図である。
【図８】本発明の実施の形態１であるフラッシュメモリ
の製造方法を示す要部断面図である。
の製造方法を示す要部断面図である。
【図９】本発明の実施の形態１であるフラッシュメモリ
の製造方法を示す要部断面図である。
の製造方法を示す要部断面図である。
【図１０】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１１】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１２】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１３】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１４】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１５】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１６】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１７】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１８】本発明の実施の形態１であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図１９】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２０】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２１】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２２】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２３】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２４】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２５】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２６】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２７】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２８】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図２９】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３０】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３１】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３２】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３３】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図３４】本発明の実施の形態２であるフラッシュメモ
リの製造方法を示すフロー図である。
リの製造方法を示すフロー図である。
【図３５】本発明の実施の形態３であるフラッシュメモ
リの概略断面図である。
リの概略断面図である。
【図３６】本発明の実施の形態４であるフラッシュメモ
リの概略断面図である。
リの概略断面図である。
【図３７】本発明の実施の形態５であるフラッシュメモ
リの概略断面図である。
リの概略断面図である。
【図３８】本発明の実施の形態５であるフラッシュメモ
リのプログラム動作を説明する動作電圧表である。
リのプログラム動作を説明する動作電圧表である。
【図３９】本発明の実施の形態６であるフラッシュメモ
リの概略断面図である。
リの概略断面図である。
【図４０】本発明の実施の形態６であるフラッシュメモ
リのプログラム動作を説明する動作電圧表である。
リのプログラム動作を説明する動作電圧表である。
【図４１】本発明の実施の形態６であるフラッシュメモ
リの書き込み動作時における電圧印加の時間変化を示す
グラフである。
リの書き込み動作時における電圧印加の時間変化を示す
グラフである。
【図４２】本発明の実施の形態６であるフラッシュメモ
リの書き込み動作時におけるチャネル領域の電位分布と
電界強度分布とを示すグラフである。
リの書き込み動作時におけるチャネル領域の電位分布と
電界強度分布とを示すグラフである。
【図４３】本発明の実施の形態７であるフラッシュメモ
リの概略断面図である。
リの概略断面図である。
【図４４】本発明の実施の形態８であるフラッシュメモ
リのセル構造を示す要部平面図である。
リのセル構造を示す要部平面図である。
【図４５】図４４のＡ−Ａ' 線に沿った半導体基板の要
部断面図である。
部断面図である。
【図４６】本発明の実施の形態８であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図４７】本発明の実施の形態８であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図４８】本発明の実施の形態８であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図４９】本発明の実施の形態８であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図５０】本発明の実施の形態８であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図５１】本発明の実施の形態８であるフラッシュメモ
リの製造方法を示す要部断面図である。
リの製造方法を示す要部断面図である。
【図５２】フローティングゲート型メモリセルのセル構
造を示す概略断面図である。
造を示す概略断面図である。
【図５３】ＭＮＯＳ型メモリセルのセル構造を示す概略
断面図である。
断面図である。
【図５４】選択用ゲート電極とサイドウォールゲート電
極とを有するメモリセルのセル構造を示す概略断面図で
ある。
極とを有するメモリセルのセル構造を示す概略断面図で
ある。
【図５５】図５４に示すフラッシュメモリの書き込み動
作時におけるチャネル領域の電位分布と電界強度分布と
を示すグラフである。
作時におけるチャネル領域の電位分布と電界強度分布と
を示すグラフである。
１ 半導体基板 ２ フィールド酸化膜 ３ 酸化シリコン膜 ４ （深い）ｎ型ウエル ５ ｐ型ウエル ６ ｎ型ウエル ７ 酸化シリコン膜 ８ 窒化シリコン膜 ９ 酸化シリコン膜 １０ａ、１０ｂ、１０ｃ ゲート電極 １１ ｎ- 型半導体領域 １２ ｐ- 型半導体領域 １３ ｎ+ 型半導体領域 １４ ｐ+ 型半導体領域 １５ ｎ+ 型半導体領域 １６ サイドウォールスペーサ １７ 酸化シリコン膜 ２０〜２２コンタクトホール ２３〜２７ 配線 ３０ ゲート酸化膜 ３１ａ、３１ｂ、３１ｃ ゲート電極 ３２ 窒化シリコン膜 ３３ 酸化シリコン膜 ３４ 酸化シリコン膜 ３５ 酸化シリコン膜 ３６ 窒化シリコン膜 ３７ ｎ- 型半導体領域 ３８ ｐ- 型半導体領域 ３９ ｎ+ 型半導体領域 ４０ ｐ+ 型半導体領域 ４１ ｎ+ 型半導体領域 ４２ サイドウォールスペーサ ４３ シリサイド層 ４４ 酸化シリコン膜 ４５〜４７コンタクトホール ４８〜５２ 配線６０ 酸化シリコン膜 ７０ 下部ゲート酸化膜 ７１ 窒化シリコン膜 ７２ 上部ゲート酸化膜 ７３ ゲート電極 ７４ ｎ- 型半導体領域 ７５ ｎ+ 型半導体領域 ７６ ｎ+ 型半導体領域 ７７ ゲート酸化膜 ７８ ゲート電極 ７９ ｎ+ 型半導体領域 ８０ 下部ゲート酸化膜 ８１ 窒化シリコン膜 ８２ （上部）ゲート酸化膜 ８３ ゲート電極 ８４ ｎ+ 型半導体領域 ８５ ｐ- 型半導体領域 ８６ ｎ+ 型半導体領域 ８７ ｎ- 型半導体領域 ９０ ゲート電極 ９１ ｐ- 型半導体領域 ９２ ｎ+ 型半導体領域（ソース、ドレイン） ９３ 窒化シリコン膜（キャップ） ９４ サイドウォールスペーサ ９５ 酸化シリコン膜 ９６、９７ コンタクトホール ９８ プラグ ９９ 酸化シリコン膜 １０１ シリコン基板 １０２ ゲート酸化膜 １０３ フローティングゲート １０４ 層間絶縁膜 １０５ コントロールゲート １０６ ソース １０７ ドレイン １０８ 電子 １１１ シリコン基板 １１２ 直接トンネル酸化膜 １１３ 窒化シリコン膜 １１４ ゲート酸化膜 １１５ａ、１１５ｂ ゲート電極 １１６ ソース １１７ 接続拡散層ドレイン １１８ ゲート酸化膜 １１９ ドレイン １２１ シリコン基板 １２２ ゲート酸化膜 １２３ 選択用ゲート電極 １２４ 酸化シリコン膜 １２５ 窒化シリコン膜 １２６ 酸化シリコン膜 １２７ サイドウォールゲート電極 １２８ ソース １２９ ドレイン ＣＳＬ 共通ソース線 ＤＬ（ＤＬ1 〜ＤＬn ） ビット線 ＭＡ メモリセルアレイ Ｍ（Ｍ11〜Ｍnm） メモリセル Ｑｃ ＭＩＳＦＥＴ Ｑｍ ＭＩＳＦＥＴ Ｑｓ 選択用ＭＩＳＦＥＴ ＳＬ（ＳＬ1 〜ＳＬm/2 ） ソース線 ＳＡ センスアンプ ＷＬ（ＷＬ1 〜ＷＬm ） ワード線 Ｘ−ＤＥＣ ロウデコーダ Ｙ−ＤＥＣ カラムデコーダ
フロントページの続き (56)参考文献 特開 平６−350098（ＪＰ，Ａ) 特開 平４−337672（ＪＰ，Ａ) 特開 平６−232416（ＪＰ，Ａ) 特開 平６−161833（ＪＰ，Ａ) 特開 平７−78893（ＪＰ，Ａ) 特開 平６−244434（ＪＰ，Ａ) 特開 平２−295169（ＪＰ，Ａ) 特開 平４−56283（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (19)
- 【請求項１】 第１導電型の半導体基板上に形成された
ゲート絶縁膜上にワード線と電気的に接続されたゲート
電極が形成され、前記半導体基板内にソース、ドレイン
を構成する第２導電型の第１、第２半導体領域が形成さ
れ、前記第１半導体領域と前記第２半導体領域との間に
チャネル領域が形成されるＭＩＳＦＥＴによって不揮発
性のメモリセルが構成された半導体集積回路装置であっ
て、 前記ゲート絶縁膜は、少なくとも前記第１半導体領域側
が第１酸化シリコン膜、窒化シリコン膜および第２酸化
シリコン膜を積層した３層の絶縁膜からなり、前記メモ
リセルの書き込みは、前記第２半導体領域を前記第１半
導体領域よりも高電位にして行うことを特徴とする半導
体集積回路装置。 - 【請求項２】 半導体基板上に形成されたゲート絶縁膜
上にワード線と電気的に接続されたゲート電極が形成さ
れ、前記半導体基板内にソース、ドレインを構成する第
２導電型の第１、第２半導体領域が形成され、前記第１
半導体領域と前記第２半導体領域との間にチャネル領域
が形成されるＭＩＳＦＥＴによって不揮発性のメモリセ
ルが構成された半導体集積回路装置であって、 前記ゲート絶縁膜は、少なくとも前記第１半導体領域側
が第１酸化シリコン膜、窒化シリコン膜および第２酸化
シリコン膜を積層した３層の絶縁膜からなり、前記第１
半導体領域の前記ゲート電極の下部に延在する部分の不
純物濃度は、前記第２半導体領域の前記ゲート電極の下
部に延在する部分の不純物濃度よりも低く、前記第１半
導体領域側でホットエレクトロンを発生させることによ
り、前記窒化シリコン膜に前記ホットエレクトロンを注
入することを特徴とする半導体集積回路装置。 - 【請求項３】 半導体基板上に形成されたゲート絶縁膜
上にワード線と電気的に接続されたゲート電極が形成さ
れ、前記半導体基板内にソース、ドレインを構成する第
２導電型の第１、第２半導体領域が形成され、前記第１
半導体領域と前記第２半導体領域との間にチャネル領域
が形成されるＭＩＳＦＥＴによって不揮発性のメモリセ
ルが構成された半導体集積回路装置であって、 前記ゲート絶縁膜は、前記第１半導体領域側が第１酸化
シリコン膜、窒化シリコン膜および第２酸化シリコン膜
を積層した３層の絶縁膜からなり、前記第２半導体領域
側が酸化シリコン膜からなり、前記第１半導体領域の前
記ゲート電極の下部に延在する部分の不純物濃度は、前
記第２半導体領域の前記ゲート電極の下部に延在する部
分の不純物濃度と異なることを特徴とする半導体集積回
路装置。 - 【請求項４】 請求項１または３記載の半導体集積回路
装置であって、前記第１半導体領域の前記ゲート電極の
下部に延在する部分の不純物濃度は、前記第２半導体領
域の前記ゲート電極の下部に延在する部分の不純物濃度
よりも低いことを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１、２または４記載の半導体集積
回路装置であって、前記ゲート絶縁膜は、前記第１半導
体領域側が前記第１酸化シリコン膜、窒化シリコン膜お
よび第２酸化シリコン膜を積層した３層の絶縁膜からな
り、前記第２半導体領域側が酸化シリコン膜からなるこ
とを特徴とする半導体集積回路装置。 - 【請求項６】 請求項１〜５のいずれか一項に記載の半
導体集積回路装置であって、前記ゲート絶縁膜は、前記
第１半導体領域側と前記第２半導体領域側とがほぼ同じ
電気的容量膜厚を有していることを特徴とする半導体集
積回路装置。 - 【請求項７】 請求項１、２、４、５または６記載の半
導体集積回路装置であって、前記ゲート絶縁膜は、前記
第１半導体領域側および前記第２半導体領域側が、前記
第１酸化シリコン膜、窒化シリコン膜および第２酸化シ
リコン膜を積層した３層の絶縁膜からなることを特徴と
する半導体集積回路装置。 - 【請求項８】 請求項１、３、４、５、６または７記載
の半導体集積回路装置であって、前記メモリセルの書き
込みは、前記ゲート絶縁膜の一部を構成する前記窒化シ
リコン膜中にホットエレクトロンを注入して行うことを
特徴とする半導体集積回路装置。 - 【請求項９】 請求項１〜８のいずれか一項に記載の半
導体集積回路装置であって、前記ゲート絶縁膜の少なく
とも一部を構成する前記３層の絶縁膜のうち、前記窒化
シリコン膜の下層に形成された前記第１酸化シリコン膜
の膜厚は、直接トンネル電流が流れる膜厚よりも厚いこ
とを特徴とする半導体集積回路装置。 - 【請求項１０】 請求項１〜９のいずれか一項に記載の
半導体集積回路装置であって、前記第２半導体領域は、
その一端が前記ゲート電極の下部に延在する第１導電型
の半導体領域と、その一端が前記ゲート電極から離間し
た第２導電型の半導体領域とからなり、前記第１半導体
領域は、第２導電型で構成されていることを特徴とする
半導体集積回路装置。 - 【請求項１１】 請求項１〜１０のいずれか一項に記載
の半導体集積回路装置であって、前記メモリセルの読み
出しは、前記第１半導体領域を前記第２半導体領域より
も高電位にして行うことを特徴とする半導体集積回路装
置。 - 【請求項１２】 請求項１〜１０のいずれか一項に記載
の半導体集積回路装置であって、前記メモリセルの読み
出しは、前記第２半導体領域を前記第１半導体領域より
も高電位にして行うことを特徴とする半導体集積回路装
置。 - 【請求項１３】 請求項１〜１２のいずれか一項に記載
の半導体集積回路装置であって、前記第１、第２半導体
領域の一方の上部の絶縁膜に形成された第１接続孔に埋
め込まれたプラグによってソース線が形成され、前記第
１、第２半導体領域の他方の上部の前記絶縁膜に形成さ
れた第２接続孔に埋め込まれたプラグを介して、前記第
１、第２半導体領域の他方にビット線が接続されている
ことを特徴とする半導体集積回路装置。 - 【請求項１４】 請求項１３記載の半導体集積回路装置
であって、前記第１接続孔および前記第２接続孔は、前
記ＭＩＳＦＥＴのゲート電極のスペースに対して自己整
合で形成されていることを特徴とする半導体集積回路装
置。 - 【請求項１５】 請求項１〜１４のいずれか一項に記載
の半導体集積回路装置であって、前記メモリセルは、記
憶素子部を構成する前記ＭＩＳＦＥＴと、選択用のＭＩ
ＳＦＥＴとで構成されていることを特徴とする半導体集
積回路装置。 - 【請求項１６】 請求項１〜９、１１〜１５のいずれか
一項に記載の半導体集積回路装置であって、前記第１半
導体領域と前記第２半導体領域とは同一の導電型である
ことを特徴とする半導体集積回路装置。 - 【請求項１７】 以下の工程を含むことを特徴とする半
導体集積回路装置の製造方法； （ａ）半導体基板上に第２酸化シリコン膜を形成した
後、前記第２酸化シリコン膜の上部に形成した導体膜を
パターニングすることにより、ＭＩＳＦＥＴのゲート電
極を形成する工程、 （ｂ）前記ゲート電極の上部を含む前記半導体基板上に
第２窒化シリコン膜を形成した後、前記第２窒化シリコ
ン膜の上部に第４酸化シリコン膜を形成する工程、 （ｃ）前記第４酸化シリコン膜および前記第２窒化シリ
コン膜をエッチングすることにより、前記ＭＩＳＦＥＴ
の前記ゲート電極の上部および側壁を露出させる工程、 （ｄ）前記第２酸化シリコン膜を等方的にエッチングす
ることにより、前記ゲート電極の下部の第１領域におい
て、前記ゲート電極の下面と前記半導体基板とを露出さ
せ、前記ゲート電極の下部の第２領域において、前記第
２酸化シリコン膜を残す工程、 （ｅ）前記半導体基板を熱処理することにより、前記第
１領域において、前記半導体基板の表面および前記ゲー
ト電極の下面に第１酸化シリコン膜を形成する工程、 （ｆ）前記第１領域において、前記半導体基板の表面に
形成された前記第１酸化シリコン膜と、前記ゲート電極
の下面に形成された前記第１酸化シリコン膜との隙間を
含む前記半導体基板上に第２窒化シリコン膜を形成する
工程。 - 【請求項１８】 請求項１７記載の半導体集積回路装置
の製造方法であって、前記ゲート電極の前記第１領域側
の端部に自己整合的に不純物を導入して、前記半導体基
板内に第１半導体領域を形成する工程と、前記ゲート電
極の前記第２領域側の端部に自己整合的に不純物を導入
して、前記半導体基板内に第２半導体領域を形成する工
程とを含み、前記第１半導体領域の不純物濃度を前記第
２半導体領域の不純物濃度よりも低くすることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項１９】 請求項１７または１８記載の半導体集
積回路装置の製造方法であって、前記ＭＩＳＦＥＴは不
揮発性メモリを構成し、周辺回路を構成するＭＩＳＦＥ
Ｔのゲート電極と、前記不揮発性メモリを構成するＭＩ
ＳＦＥＴのゲート電極とは、同一の導電膜をパターニン
グする工程で形成され、前記周辺回路を構成するＭＩＳ
ＦＥＴのゲート絶縁膜は、前記第２酸化シリコン膜を形
成する工程で形成されることを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
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| JP2000004014A JP2000004014A (ja) | 2000-01-07 |
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| JP2000004014A (ja) | 2000-01-07 |
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| JPS6145397B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070910 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080910 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090910 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |