TWI731066B - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明之目的為在具有具備暈輪區域的分裂閘極型的MONOS記憶體的記憶體單元的半導體裝置中，防止記憶體單元中的錯誤寫入的發生以及短通道特性的惡化。為了達成上述目的，利用個別的離子注入步驟形成MONOS記憶體的記憶體單元MC的構成汲極區域的擴散層DL1，與構成源極區域的擴散層DL2。此時，擴散層DL1，形成比擴散層DL2更淺的形成深度。之後，實行熱處理，以令擴散層DL1、DL2的各自之內部的雜質擴散，藉此形成擴散區域DR1、DR2。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置的製造方法，其係可應用於例如具有非揮發性記憶體之半導體裝置的製造步驟中者。
關於可電性寫入、消去的非揮發性半導體記憶裝置，EEPROM(Electrically Erasable and Programmable Read Only Memory，電子可抹除可程式化唯讀記憶體)已為人所廣泛使用。以現在為人所廣泛使用的快閃記憶體為代表的該等記憶裝置，係在MISFET的閘極電極下，具有被氧化膜所包圍的導電性的浮遊閘極電極或捕集性絶緣膜，以浮遊閘極或捕集性絶緣膜的電荷累積狀態為記憶資訊，並讀取該記憶資訊作為電晶體的閾值者。所謂捕集性絶緣膜，係指可累積電荷的絶緣膜，可列舉出氮化矽膜等作為一例。藉由對該等電荷累積區域的電荷的注入、釋放令MISFET的閾值改變而運作成為記憶元件。關於使用了捕集性絶緣膜的非揮 發性半導體記憶裝置，存在使用了MONOS(Metal Oxide Nitride Oxide Semiconductor，金屬氧化物氮化物氧化物半導體)膜的分裂閘極型單元。
另外，在MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)中，為了防止因為高電場而產生熱載子，利用含有低濃度雜質的半導體區域與含有高濃度雜質的半導體區域，構成具有LDD構造的源極、汲極區域的技術，已為吾人所習知。
於專利文獻1(日本特開2008-153567號公報)，記載了在SOI(Silicon On Insulator，絕緣層上矽晶)基板上形成MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體)的技術內容。在此，係將MOSFET的源極擴散層，以比汲極擴散層更高的雜質濃度形成。
於專利文獻2(日本特開平11-144483號公報)，記載了在由MOS(Metal Oxide Semiconductor，金屬氧化物半導體)型的電晶體所構成的記憶體單元中，將汲極區域形成於比源極區域更廣的範圍的技術內容。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2008-153567號公報
[專利文獻2]日本特開平11-144483號公報
在分裂閘極型的記憶體單元中，伴隨著記憶體單元趨向細微化，記憶體單元的短通道特性的惡化與錯誤寫入的增加，成為技術問題，兩者具有互償的關係，而存在欲同時改善該等特性有其困難此等問題。
其他的問題與新穎性特徵，根據本說明書的記述以及所附圖式應可明瞭。
在本案所揭示的實施態樣之中，若簡單地說明代表性態樣的概要內容，則如以下所述。
本發明一實施態樣之半導體裝置的製造方法，具有：形成在汲極區域側具備暈輪區域的分裂閘極型的MONOS記憶體的記憶體單元的步驟，並將構成該記憶體單元的源極區域，形成得比汲極區域更深。
若根據本發明一實施態樣，便可令半導體裝置的性能提高。
1A:記憶體單元區域
1B:低電壓MIS區域
1C:高電壓MIS區域
C1:氧化矽膜
C2:氮化矽膜
C3:氧化矽膜
CG:控制閘極電極
CH1:通道區域
CP1:氧化矽膜
CP2:氮化矽膜
CSL:絶緣膜
DL1~DL3、DLD、DLS:擴散層
DR1、DR2、HR、DRD、DRS:擴散區域
EI:元件分離部
EX1~EX4:延伸區域
GE1、GE2:閘極電極
GI1、GI2:絶緣膜
HL1、HL2:暈輪區域
IL、IL1:層間絶緣膜
M1:配線
MC1、MC2、MC:記憶體單元
MG:記憶體閘極電極
NL:氮化矽膜
OX:氧化矽膜
PG:栓塞
PR、PR1~PR5:光阻膜
PW1~PW3:p型井
Q1:低電壓MIS
Q2:高電壓MIS
S1:矽化物層
SB:半導體基板
SI1、SI2:矽膜
SP1、SP2:矽間隔件
SW、SW1、SW2:側壁層
[圖1]係實施態樣1之半導體裝置的製造步驟中的剖面圖。
[圖2]係接續圖1的半導體裝置的製造步驟中的剖面圖。
[圖3]係接續圖2的半導體裝置的製造步驟中的剖面圖。
[圖4]係接續圖3的半導體裝置的製造步驟中的剖面圖。
[圖5]係接續圖4的半導體裝置的製造步驟中的剖面圖。
[圖6]係接續圖5的半導體裝置的製造步驟中的剖面圖。
[圖7]係接續圖6的半導體裝置的製造步驟中的剖面圖。
[圖8]係接續圖7的半導體裝置的製造步驟中的剖面圖。
[圖9]係接續圖8的半導體裝置的製造步驟中的剖面圖。
[圖10]係接續圖9的半導體裝置的製造步驟中的剖面圖。
[圖11]係接續圖10的半導體裝置的製造步驟中的剖面圖。
[圖12]係接續圖11的半導體裝置的製造步驟中的剖面圖。
[圖13]係接續圖12的半導體裝置的製造步驟中的剖面圖。
[圖14]係接續圖13的半導體裝置的製造步驟中的剖面圖。
[圖15]係接續圖14的半導體裝置的製造步驟中的剖面圖。
[圖16]係接續圖15的半導體裝置的製造步驟中的剖面圖。
[圖17]係接續圖16的半導體裝置的製造步驟中的剖面圖。
[圖18]係實施態樣1之半導體裝置的變化實施例的製造步驟中的剖面圖。
[圖19]係接續圖18的半導體裝置的製造步驟中的剖面圖。
[圖20]係實施態樣2之半導體裝置的製造步驟中的剖面圖。
[圖21]係接續圖20的半導體裝置的製造步驟中的剖面圖。
[圖22]係接續圖21的半導體裝置的製造步驟中的剖面圖。
[圖23]係實施態樣3之半導體裝置的製造步驟中的剖面圖。
[圖24]係接續圖23的半導體裝置的製造步驟中的剖面圖。
[圖25]係接續圖24的半導體裝置的製造步驟中的剖面圖。
[圖26]係接續圖25的半導體裝置的製造步驟中的剖面圖。
[圖27]係接續圖26的半導體裝置的製造步驟中的剖面圖。
[圖28]係比較例1之半導體裝置的製造步驟中的剖面圖。
[圖29]係接續圖28的半導體裝置的製造步驟中的剖面圖。
[圖30]係比較例2之半導體裝置的製造步驟中的剖面圖。
以下，根據圖式詳細說明實施態樣。另外，在用來說明實施態樣的全部圖式中，會對具有相同功能的構件附上相同的符號，其重複說明省略。另外，在以下的實施態樣中，除了特別必要時以外，相同或同樣的部分的說明原則上不重複。
另外，符號「-」以及「+」，係表示導電型為n型或p型的雜質的相對濃度，例如當為n型雜質時，依照「n-」、「n+」的順序雜質濃度變高。
(實施態樣1)
本實施態樣1以及以下之實施態樣的半導體裝置，係具備非揮發性記憶體(非揮發性記憶元件、快閃記憶體、非揮發性半導體記憶裝置)的半導體裝置。在本實施態樣以及以下之實施態樣中，非揮發性記憶體，係根據以n通道型 MISFET(MISFET，Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)為基本構件的記憶體單元進行說明。
另外，本實施態樣以及以下之實施態樣的極性(寫入、消去、讀取時的施加電壓的極性或載子的極性)，係用來說明以n通道型MISFET為基本構件的記憶體單元的態樣的動作者，當以p通道型MISFET為基本構件時，藉由將施加電位以及載子的導電型等的全部的極性反轉，便可獲得在原理上相同的動作。
<關於半導體裝置的製造方法>
以下，針對本實施態樣1之半導體裝置的製造方法，用圖1~圖17依照步驟順序進行說明。圖1~圖17，係本實施態樣之半導體裝置的製造步驟中的剖面圖。
在此，係針對形成在半導體基板SB的主面上的各種元件之中的非揮發性記憶體單元、n通道型低電壓MIS電晶體以及n通道型高電壓MIS電晶體的形成步驟進行說明。非揮發性記憶體單元，例如係使用MONOS膜的分裂閘極型單元。低電壓MIS電晶體，例如係構成形成於邏輯運算電路模組之CPU的低電壓MIS電晶體。高電壓MIS電晶體，例如係構成對非揮發性記憶體、模組供給高電壓之電源電路的高電壓MIS電晶體。
另外，在以下的說明中，將非揮發性記憶體單元的形成區域稱為記憶體單元區域1A，將低電壓MIS電晶體的形成區域稱為低電壓MIS區域1B，並將高電壓MIS電晶體的形成區域稱為高電壓MIS區域1C。在圖1~圖17中，從圖的左側向 右側，依序顯示出記憶體單元區域1A、低電壓MIS區域1B，以及高電壓MIS區域1C。
首先，如圖1所示的，準備由具有例如1Ωcm~10Ωcm左右的比電阻的p型的單晶矽所構成的半導體基板SB。另外，亦可使用矽基板以外的半導體基板SB。
接著，於半導體基板SB的主面形成元件分離部EI。例如，在半導體基板SB中形成分離溝，並在該分離溝的內部埋入氧化矽膜等的絶緣膜，藉此形成元件分離部EI。該等元件分離法，稱為STI(Shallow Trench Isolation，淺溝槽隔離)法。除此之外，亦可用LOCOS(Local Oxidization of Silicon，矽局部氧化)法等形成元件分離部EI。元件分離部EI的厚度，例如為200nm~400nm左右。
接著，如圖2所示的，分別於半導體基板SB的低電壓MIS區域1B形成p型井PW1，於高電壓MIS區域1C形成p型井PW2，於記憶體單元區域1A形成p型井PW3。p型井PW1、PW2以及PW3(第1半導體區域)，係藉由注入p型雜質[例如B(硼)]離子所形成。另外，圖式雖省略，惟藉由對記憶體單元區域1A、低電壓MIS區域1B以及高電壓MIS區域1C的各自的半導體基板SB的主面，利用離子注入法導入p型雜質[例如B(硼)]，以形成通道區域。
接著，在利用稀釋氟酸洗淨等方法令半導體基板SB(p型井PW1、PW2以及PW3)的表面潔淨化之後，於低電壓MIS區域1B以及記憶體單元區域1A的半導體基板SB的主面(p型井PW1、PW3的表面)，形成絶緣膜GI1(第1絶緣膜)， 並於高電壓MIS區域1C的半導體基板SB的主面(p型井PW2的表面)，形成絶緣膜GI2(第3絶緣膜)。絶緣膜GI1的厚度，例如為2nm~3nm左右，絶緣膜GI2的厚度，例如為10nm~15nm左右。
絶緣膜GI1、GI2，例如係由利用熱氧化法所形成的氧化矽膜所構成，惟除了氧化矽膜之外，亦可使用氮氧化矽膜等的其他的絶緣膜。另外，除此之外，亦可形成氧化鉿膜、氧化鋁膜(alumina)或氧化鉭膜等，具有比氮化矽膜更高之介電常數的金屬氧化膜，以及氧化膜等膜層與金屬氧化膜的堆疊膜。另外，除了熱氧化法之外，亦可使用CVD(Chemical Vapor Deposition，化學氣相沉積)法形成之。另外，亦可分別將絶緣膜GI1與絶緣膜GI2設為不同的膜層種類。
接著，如圖3所示的，在半導體基板SB的全面上，形成矽膜SI1作為導電性膜。矽膜SI1的厚度，例如為50nm~150nm左右。作為該矽膜SI1，例如亦可使用以CVD法等所形成的多晶矽膜。或者，作為矽膜SI1，亦可堆積非晶矽膜，並藉由實施熱處理以令其結晶化(結晶化處理)。該矽膜SI1，在低電壓MIS區域1B中成為低電壓MIS電晶體的閘極電極，在高電壓MIS區域1C中成為高電壓MIS電晶體的閘極電極，在記憶體單元區域1A中成為非揮發性記憶體單元的控制閘極電極。
接著，在記憶體單元區域1A的矽膜SI1中，注入n型雜質[例如P(磷)或As(砷)]。
接著，藉由將矽膜SI1的表面熱氧化，以在矽膜SI1的上部形成氧化矽膜(帽蓋絶緣膜)CP1。氧化矽膜CP1的厚度，例如為3nm~10nm左右。另外，亦可用CVD法形成該氧化矽膜CP1。
接著，在氧化矽膜CP1的上部，用CVD法等，形成氮化矽膜(帽蓋絶緣膜)CP2。氮化矽膜CP2的厚度，例如為50nm~150nm左右。
接著，如圖4所示的，於記憶體單元區域1A的控制閘極電極CG(第1閘極電極)的形成預定區域、低電壓MIS區域1B，以及高電壓MIS區域1C，用微影法形成光阻膜(圖中未顯示)，以該光阻膜為遮罩，蝕刻記憶體單元區域1A的氮化矽膜CP2、氧化矽膜CP1、矽膜SI1以及絶緣膜GI1。之後，利用灰化處理等將光阻膜除去，藉此於記憶體單元區域1A形成由矽膜SI1所構成的控制閘極電極CG(例如閘極長度為80nm左右)。
另外，在記憶體單元區域1A中，控制閘極電極CG的旁邊的半導體基板SB的主面，至少從氮化矽膜CP2、氧化矽膜CP1以及矽膜SI1露出。在此，半導體基板SB的該主面，亦從絶緣膜GI1露出。在記憶體單元區域1A中，殘留在控制閘極電極CG之下的絶緣膜GI1，成為之後形成的控制電晶體的閘極絶緣膜。
接著，將低電壓MIS區域1B以及高電壓MIS區域1C的氮化矽膜CP2以及氧化矽膜CP1除去。
像這樣，在控制閘極電極CG的上部，形成了帽蓋絶緣膜(氮化矽膜CP2以及氧化矽膜CP1)，故控制閘極電極部(控制閘極電極CG與帽蓋絶緣膜的堆疊膜部)變高。藉此，便可將後述的記憶體閘極電極MG以控制性優異的方式形成良好的形狀。亦即，可令形成側壁層狀的記憶體閘極電極MG的側壁，以相對於半導體基板SB的主面接近垂直的角度形成。
接著，將氮化矽膜CP2以及矽膜SI1當作遮罩(雜質注入阻止遮罩)使用，利用離子注入法導入n型雜質[例如P(磷)或As(砷)]，藉此於記憶體單元區域1A的半導體基板SB的主面，形成通道區域CH1。於控制閘極電極CG的旁邊的半導體基板SB的主面形成一對通道區域CH1。另外，在本案中，除了上述通道區域CH1之外，有時也會將之後形成的控制閘極電極以及記憶體閘極電極的各自之下的包含半導體基板SB的主面在內的區域稱為通道區域。
接著，如圖5所示的，在包含氮化矽膜CP2以及矽膜SI1的上部在內的半導體基板SB上，形成絶緣膜CSL(第2絶緣膜)(C1、C2以及C3)。
首先，在對半導體基板SB的主面進行過潔淨化處理之後，在包含氮化矽膜CP2以及矽膜SI1的上部在內的半導體基板SB上，形成氧化矽膜(底層氧化膜)C1。該氧化矽膜C1，例如利用熱氧化法[宜為ISSG(In Situ Steam Generation，臨場蒸氣產生)氧化]形成，其厚度，例如為4nm左右。另外，氧化矽膜C1亦可用CVD法形成。
接著，在氧化矽膜C1上，形成氮化矽膜C2。該氮化矽膜C2，例如利用CVD法形成，其厚度，例如為10nm左右。該氮化矽膜C2，成為非揮發性記憶體單元的電荷累積部，並成為構成絶緣膜(ONO膜)CSL的中間層。
接著，在氮化矽膜C2上，形成氧化矽膜(頂層氧化膜)C3。該氧化矽膜C3，例如利用CVD法形成，其厚度，例如為5nm左右。
利用以上的步驟，便可形成由氧化矽膜C1、氮化矽膜C2以及氧化矽膜C3所構成的ONO(Oxide Nitride Oxide，氧-氮-氧)膜，亦即絶緣膜CSL。
另外，在本實施態樣中，係形成了氮化矽膜C2，作為絶緣膜CSL的內部的電荷累積部(電荷累積層、具有捕集位準的絶緣膜)，惟亦可使用例如氮氧化矽膜、氧化鋁膜、氧化鉿膜或氧化鉭膜等的其他的絶緣膜。該等膜層，係具有比氮化矽膜更高之介電常數的高介電常數膜。另外，亦可使用具有矽奈米點的絶緣膜形成電荷累積層。
另外，形成於記憶體單元區域1A的絶緣膜CSL，發揮作為之後形成的記憶體閘極電極的閘極絶緣膜的功能，並具有電荷保持(電荷累積)功能。因此，具有至少3層的堆疊構造，並構成比起外側的膜層(氧化矽膜C1、C3)的位能障壁高度而言，內側的膜層(氮化矽膜C2)的位能障壁高度更低的構造。另外，各層的厚度形成最適合該非揮發性記憶體單元的每種動作方式的最佳值。
接著，在絶緣膜CSL上，形成矽膜SI2作為導電性膜。矽膜SI2的厚度，例如為20nm~100nm左右。作為該矽膜SI2，例如亦可使用以CVD法等所形成的多晶矽膜。或者，作為矽膜SI2，亦可堆積非晶矽膜，並藉由實施熱處理以令其結晶化(結晶化處理)。另外，亦可因應需要將雜質導入該矽膜SI2。另外，該矽膜SI2，如後所述的，在記憶體單元區域1A中成為記憶體單元MC的記憶體閘極電極(例如閘極長度為50nm左右)。
接著，如圖6所示的，回蝕矽膜SI2。在該回蝕步驟中，將矽膜SI2從其表面利用異向性乾蝕刻除去既定的膜厚分量。藉由該步驟，便可於控制閘極電極CG的兩側的側壁部，隔著絶緣膜CSL，令矽膜SI2殘留成側壁層狀(側壁膜狀)。此時，在低電壓MIS區域1B以及高電壓MIS區域1C中，矽膜SI2受到蝕刻，絶緣膜CSL露出。另外，在低電壓MIS區域1B以及高電壓MIS區域1C的各自的端部，於矽膜SI1的側壁，隔著絶緣膜CSL，矽膜SI2殘留成側壁層狀(側壁膜狀)，而成為矽間隔件SP2。
在上述控制閘極電極CG的兩側的側壁部之中，利用殘留於一側的側壁部的矽膜SI2，形成記憶體閘極電極MG(第2閘極電極)。另外，利用殘留於另一側的側壁部的矽膜SI2，形成矽間隔件SP1。
在此，在記憶體單元區域1A中，記憶體閘極電極MG之下的絶緣膜CSL，成為記憶體電晶體的閘極絶緣膜。對應矽膜SI2的厚度決定了記憶體閘極電極MG的閘極長度。
像這樣，記憶體閘極電極MG，於控制閘極電極部(控制閘極電極CG與帽蓋絶緣膜的堆疊膜部)的側壁隔著絶緣膜CSL形成側壁層狀(側壁膜狀)。因此，藉由將控制閘極電極部形成得比較高，便可將記憶體閘極電極MG以控制性優異的方式形成良好的形狀。然後，由於可確保記憶體閘極電極MG的高度，故可將形成於記憶體閘極電極MG的側壁的側壁層SW以控制性優異的方式形成良好的形狀。再者，可將以記憶體閘極電極MG或側壁層SW作為遮罩注入n型雜質所形成之延伸區域EX2或擴散層DL2，以控制性優異的方式形成良好的形狀。
另外，在記憶體閘極電極MG與半導體基板SB的主面之間，隔設著絶緣膜CSL，該絶緣膜CSL，從記憶體閘極電極MG與半導體基板SB的主面之間，連續地形成到記憶體閘極電極MG與控制閘極電極CG的側壁之間。亦即，絶緣膜CSL，具有L字型的剖面構造。
接著，如圖7所示的，將控制閘極電極CG的側壁部的並未形成記憶體閘極電極MG的該側的矽間隔件SP1，以及隔著絶緣膜CSL與矽膜SI1鄰接的矽間隔件SP2，利用蝕刻除去。
接著，將從記憶體閘極電極MG露出的絶緣膜CSL利用蝕刻除去。藉此，在低電壓MIS區域1B以及高電壓MIS區域1C中，矽膜SI1露出。另外，在記憶體單元區域1A中，控制閘極電極CG的上部的氮化矽膜CP2露出，於頂面形成了通道區域CH1的p型井PW3露出。
接著，在低電壓MIS區域1B以及高電壓MIS區域1C中，對矽膜SI1，注入例如P(磷)等的n型雜質。
接著，如圖8所示的，在低電壓MIS電晶體以及高電壓MIS電晶體的各閘極電極的形成預定區域中，在矽膜SI1上，用微影法形成光阻膜(圖中未顯示)，並將該光阻膜當作遮罩使用，蝕刻矽膜SI1、絶緣膜GI1以及GI2。之後，利用灰化處理等將光阻膜除去，以於低電壓MIS區域1B形成低電壓MIS電晶體的閘極電極GE1，並於高電壓MIS區域1C形成高電壓MIS電晶體的閘極電極GE2(第3閘極電極)。
閘極電極GE1的閘極長度，例如為40nm左右，閘極電極GE2的閘極長度，例如為1000nm左右。
另外，殘留在閘極電極GE1之下的絶緣膜GI1，成為低電壓MIS電晶體的閘極絶緣膜，殘留在閘極電極GE2之下的絶緣膜GI2，成為高電壓MIS電晶體的閘極絶緣膜。
接著，如圖9所示的，形成具有露出與控制閘極電極CG的一側的側壁(記憶體閘極電極MG側的相反側的側壁)鄰接之區域(第1區域)的半導體基板SB的主面的開口部的光阻膜(圖中未顯示)。該光阻膜，係覆蓋與記憶體閘極電極MG鄰接的半導體基板SB的主面、低電壓MIS區域1B，以及高電壓MIS區域1C的光 阻圖案。之後，以該光阻膜的圖案為遮罩，對半導體基板SB的主面斜向注入p型雜質。
藉此，於控制閘極電極CG的下部的半導體基板SB形成p型的暈輪區域(p型雜質區域)HL1(第2半導體區域)。藉由形成該暈輪區域HL1，以抑制從之後形成的汲極區域到記憶體電晶體的通道區域的空乏層的擴散，並抑制記憶體電晶體的短通道效應。藉此，便可抑制記憶體電晶體的閾值電壓的降低。
再者，在存在上述光阻膜的狀態下，將As(砷)或P(磷)等的n型雜質注入到半導體基板SB(p型井PW3)中，藉此，形成n-型半導體區域，亦即延伸區域EX1(第3半導體區域)。延伸區域EX1，以自我對準於控制閘極電極CG的側壁(隔著絶緣膜CSL與記憶體閘極電極MG相鄰的該側的相反側的側壁)的方式，形成於半導體基板SB的主面。之後，將上述光阻膜除去。
接著，形成具有露出與記憶體閘極電極MG鄰接之區域(第2區域)的半導體基板SB的主面的開口部的光阻膜(圖中未顯示)。該光阻膜，係覆蓋與控制閘極電極CG鄰接之半導體基板SB的主面、低電壓MIS區域1B，以及高電壓MIS區域1C的光阻圖案。之後，以該光阻膜的圖案為遮罩，對半導體基板SB(p型井PW3)的頂面，注入As(砷)或P(磷)等的n型雜質，藉此，形成n-型半導體區域，亦即延伸區域EX2(第4半導體區域)。此時，延伸區域EX2，以自我對準於記憶體閘極電極MG的側壁(隔著絶緣膜CSL與控制閘極電極CG相鄰的該側的相反側的側壁)的方式形成。
延伸區域EX2，係以比在形成延伸區域EX1時所實行之離子注入步驟更高的濃度實行離子注入所形成。亦即，比起延伸區域EX1的n型雜質的濃度而言，延伸區域EX2的n型雜質的濃度更高。延伸區域EX1、EX2的各自的形成深度大致相同。另外，在此係針對以各別的步驟形成延伸區域EX1、EX2的態樣進行說明，惟延伸區域EX1、EX2亦可利用同一離子注入步驟形成。
接著，形成露出低電壓MIS區域1B的半導體基板SB的主面，並覆蓋記憶體單元區域1A以及高電壓MIS區域1C的光阻膜。之後，以該光阻膜的圖案為遮罩，對半導體基板SB的主面斜向注入p型雜質。藉此，於閘極電極GE1的旁邊的半導體基板SB形成p型的暈輪區域(p型雜質區域)HL2。
接著，以該光阻膜為遮罩，對半導體基板SB(p型井PW1)的頂面注入As(砷)或P(磷)等的n型雜質，藉此，形成n-型半導體區域，亦即延伸區域EX3。延伸區域EX3，形成於閘極電極GE1的兩側的半導體基板SB的主面。此時，延伸區域EX3，以自我對準於閘極電極GE1的側壁的方式形成。
延伸區域EX3，比起延伸區域EX1、EX2而言，其形成深度更淺。藉由將延伸區域EX3形成得比較淺，包含延伸區域EX3在內的低電壓MIS便能夠以高速動作。另外，延伸區域EX3，在半導體基板SB內被暈輪區域HL2所覆蓋。
接著，形成覆蓋記憶體單元區域1A以及低電壓MIS區域1B，並露出高電壓MIS區域1C的光阻膜(圖中未顯示)。之後，以該光阻膜為遮罩，對半導體基板SB(p型井PW2)的頂面注入As(砷)或P(磷)等的n型雜質，藉此，形成n-型半導體區域，亦即延伸區域EX4。延伸區域EX4，形成於閘極電極GE2的兩側的半導體基板SB的主面。此時，延伸區域EX4，以自我對準於閘極電極GE2的側壁的方式形成。
延伸區域EX4，比起延伸區域EX1~EX3的其中任一個區域而言，其形成深度更深。藉由像這樣將延伸區域EX4形成得比較深，在實行之後用圖14所說明之熱處理時，延伸區域EX4所包含之n型雜質會擴散到較廣的範圍，藉此，便可防止構成高電壓MIS的源極、汲極區域的n型半導體區域與p型井PW2之間的雜質濃度差變得太懸殊。因此，可提高高電壓MIS的耐壓。另外，暈輪區域HL2，比起延伸區域EX1~EX4的其中任一個區域而言，其形成深度更深。
在此，以不同的離子注入步驟，形成延伸區域EX1、EX2以及EX3。像這樣，以不同的離子注入步驟分別形成延伸區域EX1~EX3，便能夠以吾人所期望的雜質濃度以及吾人所期望的接合深度分別形成延伸區域EX1~EX3。亦即，比起以同一離子注入步驟形成延伸區域EX1~EX3之中的2種以上的延伸區域的態樣而言，更可令延伸區域以及之後形成的源極、汲極區域的各自的濃度分布的設定自由度提高。
延伸區域EX1，亦可在形成暈輪區域HL1之前形成。另外，延伸區域EX3，亦可在形成暈輪區域HL2之前形成。另外，暈輪區域HL1以及延伸區域EX1的形成步驟、延伸區域EX2的形成步驟，還有，暈輪區域HL2以及延伸區域EX3的形成步驟，依照何等順序實行均可。
延伸區域EX1，形成在暈輪區域HL1中。亦即，暈輪區域HL1比延伸區域EX1形成得更深，延伸區域EX1的端部(記憶體閘極電極MG側的端部)，被暈輪區域HL1所覆蓋。另外，暈輪區域HL1的一部分，以與控制閘極電極CG側的通道區域CH1的全部重疊的方式形成。於記憶體單元區域1A的半導體基板SB的主面，從延伸區域EX1側向延伸區域EX2側，依序形成了延伸區域EX1、暈輪區域HL1、p型井PW3、通道區域CH1以及延伸區域EX2。
接著，如圖10所示的，在記憶體單元區域1A中，於控制閘極電極CG以及記憶體閘極電極MG的合成圖案的兩側的側壁部，形成側壁絶緣膜，亦即側壁層SW。另外，在低電壓MIS區域1B以及高電壓MIS區域1C中，於閘極電極GE1、GE2的各自的兩側的側壁部，形成側壁層SW。在此，例如在半導體基板SB的整個主面上堆積氧化矽膜，然後，在其上堆積氮化矽膜，以形成由氧化矽膜以及氮化矽膜的堆疊體所構成的絶緣膜。
藉由回蝕該絶緣膜，半導體基板SB的主面，與控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1以及GE2的各自的頂面露出。藉此，分別於上述合成圖案的側壁部、閘極電極GE1的側壁部以及閘極電極GE2的側壁部，形成側壁層 SW。作為側壁層SW，除了氧化矽膜與氮化矽膜的堆疊體之外，亦可使用單層的氧化矽膜或單層的氮化矽膜等的絶緣膜。
接著，如圖11所示的，形成覆蓋記憶體單元區域1A的一部分，並覆蓋低電壓MIS區域1B以及高電壓MIS區域1C的各自的半導體基板SB的主面的全部的光阻膜PR1。在記憶體單元區域1A中，光阻膜PR1，至少覆蓋與記憶體閘極電極MG鄰接之區域(第2區域)的半導體基板SB的主面。另外，光阻膜PR1，覆蓋記憶體閘極電極MG的頂面。另外，光阻膜PR1，露出與控制閘極電極CG鄰接之區域(第1區域)的半導體基板SB的主面，並露出氮化矽膜CP2的頂面。
接著，以光阻膜PR1、氮化矽膜CP2以及側壁層SW為遮罩，對記憶體單元區域1A的控制閘極電極CG側的半導體基板SB(p型井PW3)的頂面，注入As(砷)或P(磷)等的n型雜質。藉此，於記憶體單元區域1A的控制閘極電極CG側的半導體基板SB的主面，形成高雜質濃度的n+型半導體區域，亦即擴散層DL1(第1擴散層)。此時，擴散層DL1，在記憶體單元區域1A中，以自我對準於控制閘極電極CG側的側壁層SW的方式形成。
擴散層DL1，比起延伸區域EX1而言，其n型雜質的濃度更高，且接合的深度(形成深度)更深。在為了形成擴散層DL1所實行的上述離子注入步驟中，藉由令注入能量較小，以令擴散層DL1的形成深度較淺。在該離子注入步驟中，由於記憶體閘極電極MG側的半導體基板SB的主面被光阻膜PR1所覆蓋，故於記憶體閘極電極MG側的半導體基板SB並未形成擴散層。
接著，如圖12所示的，在將光阻膜PR1除去之後，形成覆蓋記憶體單元區域1A的一部分，並覆蓋低電壓MIS區域1B以及高電壓MIS區域1C的各自的半導體基板SB的主面的全部的光阻膜PR2。在記憶體單元區域1A中，光阻膜PR2，至少覆蓋與控制閘極電極CG鄰接之區域(第1區域)的半導體基板SB的主面。另外，光阻膜PR2，覆蓋氮化矽膜CP2的頂面。另外，光阻膜PR2，露出與記憶體閘極電極MG鄰接之區域(第2區域)的半導體基板SB的主面，並露出記憶體閘極電極MG的頂面。
接著，以光阻膜PR2、記憶體閘極電極MG以及側壁層SW為遮罩，對記憶體單元區域1A的記憶體閘極電極MG側的半導體基板SB(p型井PW3)的頂面，注入As(砷)或P(磷)等的n型雜質。藉此，於記憶體單元區域1A的記憶體閘極電極MG側的半導體基板SB的主面，形成高雜質濃度的n+型半導體區域，亦即擴散層DL2(第2擴散層)。此時，擴散層DL2，在記憶體單元區域1A中，以自我對準於記憶體閘極電極MG側的側壁層SW的方式形成。
擴散層DL2，比起延伸區域EX1、EX2而言，其n型雜質的濃度更高，且接合的深度(形成深度)更深。在為了形成擴散層DL2所實行的上述離子注入步驟中，藉由令注入能量較大，以令擴散層DL2的形成深度比擴散層DL1的形成深度更深。在該離子注入步驟中，由於控制閘極電極CG側的半導體基板SB的主面被光阻膜PR2所覆蓋，故n型雜質並未注入。
擴散層DL2的形成深度，比通道區域CH1更深。延伸區域EX1的端部，形成在比擴散層DL1更靠控制閘極電極CG之下的通道區域側之處，延伸區域EX2的端部，形成在比擴散層DL2更靠記憶體閘極電極MG之下的通道區域側之處。另外，在此擴散層DL1、DL2雖設置成具有大略相同之雜質濃度的態樣，惟擴散層DL1、DL2亦可具有不同的雜質濃度。例如，擴散層DL2的雜質濃度，亦可比擴散層DL1的雜質濃度更高。
接著，如圖13所示的，在將光阻膜PR2除去之後，形成覆蓋記憶體單元區域1A的半導體基板SB的主面的全部，並露出低電壓MIS區域1B以及高電壓MIS區域1C的各自的半導體基板SB的主面的全部的光阻膜PR3。
接著，以光阻膜PR3、閘極電極GE1、GE2以及側壁層SW為遮罩，對低電壓MIS區域1B以及高電壓MIS區域1C的半導體基板SB(p型井PW1、PW2)的頂面，注入As(砷)或P(磷)等的n型雜質。藉此，於低電壓MIS區域1B以及高電壓MIS區域1C的各自的半導體基板SB的主面，形成高雜質濃度的n+型半導體區域，亦即擴散層DL3(第3擴散層)。此時，擴散層DL3，以自我對準於側壁層SW的方式形成。擴散層DL3，比起延伸區域EX3、EX4而言，其n型雜質的濃度更高。
擴散層DL3的形成深度，比延伸區域EX3更深，且比延伸區域EX4以及擴散層DL2更淺。此時，由於記憶體單元區域1A的半導體基板SB的主面被光阻膜PR3所覆蓋，故n型雜質並未注入。另外，擴散層DL1、DL2以及DL3，依照何等順序形成均可。
擴散層DL3，比起擴散層DL1、DL2而言，其雜質濃度更高。藉此，便可令之後形成的低電壓MIS的源極、汲極區域低電阻化，並可令其以比後述之控制電晶體更高的速度動作。另外，由於擴散層DL3的雜質濃度較高，故高電壓MIS可藉由擴散層DL3內的n型雜質的擴散而高耐壓化。另外，藉由令擴散層DL1的濃度比擴散層DL3更低，便可防止擴散層DL1內的n型雜質在半導體基板SB內擴散到較廣的範圍，藉此，便可防止之後形成的控制電晶體的閾值電壓降低。
接著，如圖14所示的，在將光阻膜PR3除去之後，以令導入到半導體基板SB內的雜質擴散，進而令各半導體區域活性化為目的，對半導體基板SB，實行熱處理(活性化處理)。藉此，在半導體基板SB內，n型雜質從延伸區域EX1以及擴散層DL1擴散，形成n型的半導體區域，亦即擴散區域DR1。另外，藉由該熱處理，在半導體基板SB內，n型雜質從延伸區域EX2以及擴散層DL2擴散，形成n型的半導體區域，亦即擴散區域DR2。另外，藉由該熱處理，在半導體基板SB內，p型雜質從暈輪區域HL1擴散，形成p型的半導體區域，亦即擴散區域HR。
擴散區域DR1，係雜質濃度比擴散層DL1以及延伸區域EX1更低的區域。擴散區域DR2，係雜質濃度比擴散層DL2以及延伸區域EX2更低的區域。另外，擴散區域HR，係雜質濃度比暈輪區域HL1更低的區域。
擴散區域DR2與記憶體單元區域1A的通道區域CH1相連，藉此，如圖14所示的，擴散區域DR2，在半導體基板SB的主面中，延伸到控制閘極電極CG之下的 通道區域側。暈輪區域HL1以及擴散區域DR2互相鄰接，擴散區域HR以及擴散區域DR2互相接觸。
另外，即使實行上述熱處理，n型雜質也幾乎不會從雜質濃度比擴散層DL2更低的擴散區域DL1擴散出去。亦即，圖式所示之擴散區域DR1，係表示從擴散層DL1擴散之n型雜質的擴散範圍者。因此，即使在俯視下延伸區域EX1與控制閘極電極CG重疊，擴散區域DR1有時也不會與控制閘極電極CG重疊。另外，延伸區域EX1的擴散層DL2側的端部，並未被擴散區域DR1所覆蓋。亦即，延伸區域EX1的擴散層DL2側的端部，位於比擴散區域DR1更靠擴散層DL2側之處。換言之，在半導體基板SB的主面中，擴散區域DR1的擴散層DL2側的端部，位於比延伸區域EX1的擴散層DL2側的端部更靠擴散層DL1側之處。
在實行熱處理時，比起形成得比較淺的半導體區域內的雜質而言，形成得比較深的半導體區域內的雜質，擴散到更廣的範圍。因此，擴散區域DR2的形成深度與擴散層DL2的形成深度的差，比擴散區域DR1的形成深度與擴散層DL1的形成深度的差更大。換言之，在相對於半導體基板SB的頂面垂直的方向上，從擴散層DL2的底面到擴散區域DR2的底面的距離，比從擴散層DL1的底面到擴散區域DR1的底面的距離更大，因此，擴散區域DR2，形成到比擴散區域DR1更深、更廣的範圍。
在此，在半導體基板SB內，延伸區域EX2被擴散區域DR2以及擴散層DL2所覆蓋。亦即，延伸區域EX2的擴散層DL1側的端部，被擴散區域DR2所覆蓋。換 言之，在半導體基板SB的主面中，擴散區域DR2的擴散層DL1側的端部，位於比延伸區域EX2的擴散層DL1側的端部更靠擴散層DL1側之處。
另外，在低電壓MIS區域1B以及高電壓MIS區域1C中，雜質亦從延伸區域EX3以及擴散層DL3等擴散到半導體基板SB內，惟在此省略其圖式以及說明。另外，包含從擴散層DL3擴散之n型雜質在內的擴散區域(圖中未顯示)的形成深度，比擴散區域DR2更淺。
在記憶體單元區域1A中，形成了由延伸區域EX1、擴散層DL1以及擴散區域DR1所構成，並發揮作為記憶體電晶體的汲極區域的功能的n型的汲極區域。另外，在記憶體單元區域1A中，形成了由延伸區域EX2、擴散層DL2以及擴散區域DR2所構成，並發揮作為記憶體電晶體的源極區域的功能的n型的源極區域。另外，在低電壓MIS區域1B以及高電壓MIS區域1C中，形成了由延伸區域EX3以及擴散層DL3所構成的源極、汲極區域。
各源極區域以及各汲極區域，構成具備n型雜質濃度較高的擴散層與在半導體基板SB的主面中與該擴散層鄰接且n型雜質濃度較低的延伸區域的LDD(Lightly Doped Drain，輕摻雜汲極)構造。
形成於記憶體單元區域1A的源極區域以及汲極區域，與控制閘極電極CG，構成n通道型的場效電晶體，亦即控制電晶體。另外，形成於記憶體單元區域1A的源極區域以及汲極區域，與記憶體閘極電極MG，構成n通道型的場效電晶體， 亦即記憶體電晶體。亦即，控制電晶體與記憶體電晶體，共有源極、汲極區域。互相鄰接的控制電晶體與記憶體電晶體，構成MONOS型的記憶體單元MC。控制電晶體為增強型(enhancement type)的電晶體，記憶體電晶體為空乏型(depletion type)的電晶體。
另外，低電壓MIS區域1B的源極、汲極區域與閘極電極GE1，構成低電壓MISQ1，高電壓MIS區域1C的源極、汲極區域與閘極電極GE2，構成高電壓MISQ2。低電壓MISQ1，係比起高電壓MISQ2而言被更低之電壓所驅動的電晶體，高電壓MISQ2，係比起控制電晶體以及記憶體電晶體而言能夠以更高速動作的半導體元件。另外，高電壓MISQ2，係比起控制電晶體而言被更高之電壓所驅動的電晶體。
接著，如圖15所示的，用自我對準矽化物技術，在記憶體閘極電極MG、閘極電極GE1、GE2以及擴散層DL1~DL3的各自的上部，形成矽化物層S1。利用該矽化物層S1，便可令擴散電阻以及接觸電阻等低電阻化。該矽化物層S1，可依照以下方式形成。
例如，在半導體基板SB的整個主面上，形成金屬膜(圖中未顯示)，並對半導體基板SB實施熱處理，藉此，令記憶體閘極電極MG、閘極電極GE1、GE2以及擴散層DL1~DL3的各自的上層部分與上述金屬膜發生反應。藉此，於記憶體閘極電極MG、閘極電極GE1、GE2以及擴散層DL1~DL3的各自的上部，形成矽 化物層S1。上述金屬膜，例如由鈷(Co)膜或鎳(Ni)膜等所構成，可用濺鍍法等形成。接著，將未發生反應的金屬膜除去。
接著，如圖16所示的，在半導體基板SB的整個主面上，形成覆蓋記憶體單元MC、低電壓MISQ1以及高電壓MISQ2的層間絶緣膜IL。層間絶緣膜IL，係由氧化矽膜的單體膜或氮化矽膜與氧化矽膜的堆疊膜等所構成。在利用例如CVD法形成層間絶緣膜IL之後，令層間絶緣膜IL的頂面平坦化。
接著，形成貫通層間絶緣膜IL的栓塞PG。首先，用微影法形成光阻膜(圖中未顯示)，以該光阻膜為遮罩，蝕刻層間絶緣膜IL，藉此，於層間絶緣膜IL形成複數個接觸孔。接著，在各接觸孔內，形成由鎢(W)等所構成的導電性的栓塞PG。
欲形成栓塞PG，例如係在包含複數個接觸孔的各自之內部在內的層間絶緣膜IL上，形成例如由鈦(Ti)膜、氮化鈦(TiN)膜或該等膜層的堆疊膜所構成的障蔽導體膜。然後，在該障蔽導體膜上以填埋各接觸孔的方式形成由鎢(W)膜等所構成的主導體膜，並利用CMP(Chemical Mechanical Polishing，化學機械研磨)法或回蝕法等將層間絶緣膜IL上的不要的主導體膜以及障蔽導體膜除去。藉此，便可形成栓塞PG。另外，為了簡化圖式，係將構成栓塞PG的障蔽導體膜以及主導體膜顯示成一體。
在記憶體單元區域1A、低電壓MIS區域1B以及高電壓MIS區域1C中，接觸孔以及埋入於其之栓塞PG，透過矽化物層S1與擴散層DL1~DL3的各自的頂面連接。另外，在圖中未顯示的區域中，栓塞PG透過矽化物層S1與控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1以及GE2的各自的頂面連接。
之後，如圖17所示的，在層間絶緣膜IL上，形成由氧化矽膜等所構成的層間絶緣膜IL1，之後，用微影技術以及乾蝕刻法，形成貫通層間絶緣膜IL1的複數個配線溝。之後，堆積導電性膜，以在各配線溝內埋入導電性膜，並將層間絶緣膜IL1上的導電性膜除去。藉此，形成複數條由該導電性膜所構成並與栓塞PG電連接的配線M1。配線M1主要由銅(Cu)所構成。
利用以上的步驟，本實施態樣之半導體裝置便大致完成。亦即，於低電壓MIS區域1B形成低電壓MISQ1，於高電壓MIS區域1C形成高電壓MISQ2，並於記憶體單元區域1A形成非揮發性記憶體的記憶體單元MC。
<關於半導體裝置的動作>
接著，針對非揮發性記憶體的動作例進行說明。關於非揮發性記憶體單元(亦即記憶體單元MC)的動作，存在寫入、消去以及讀取。在此，於寫入以及消去的動作中，使用SSI(Source Side Injection，源極側注入)方式。在本實施態樣中，將對ONO膜(亦即絶緣膜CSL)中的電荷累積部(亦即氮化矽膜C2)的電子的注入定義為「寫入」，將電子的抽離定義為「消去」。
在半導體基板SB上複數個記憶體單元MC並排配置成陣列狀，在該等複數個記憶體單元MC之中，僅對吾人所期望的記憶體單元MC，實行寫入、消去以及讀取的動作。亦即，在並非所選擇的記憶體單元(亦即非選擇記憶體單元)中，通常，並不實行寫入、消去以及讀取的動作。
在記憶體單元陣列之中，與選擇記憶體單元在同一行中並排的其他的非選擇記憶體單元，與選擇記憶體單元連接於同一條記憶體閘極線。另外，在記憶體單元陣列之中，與選擇記憶體單元在同一列中並排的其他的非選擇記憶體單元，與選擇記憶體單元連接於同一條字元線(控制閘極線)。亦即，對在同一行中並排的記憶體單元的各自的記憶體閘極電極MG，施加相同的電壓，並對在同一列中並排的記憶體單元的各自的控制閘極電極CG，施加相同的電壓。
在寫入動作中，對實行寫入動作的記憶體單元MC，亦即選擇記憶體單元的各部位，施加以下的電壓。亦即，例如，對圖17所示之半導體基板SB施加0V，對包含擴散層DL2在內的源極區域施加6V，對包含擴散層DL1在內的汲極區域施加0.5V，對控制閘極電極CG施加1V，對記憶體閘極電極MG施加12V。藉此，電子從汲極區域移動到源極區域。此時，由於在控制閘極電極CG以及記憶體閘極電極MG之間的半導體基板SB的表面電場變強，故產生熱載子，藉此，電子從半導體基板SB內穿透過氧化矽膜C1注入到氮化矽膜C2。藉此，實行寫入。
電子被氮化矽膜C2中的捕集位準所捕獲，其結果，構成記憶體單元MC的電晶體的閾值電壓上升。亦即，記憶體單元MC成為寫入狀態。
在此，對於並未實行寫入動作的非選擇記憶體單元而言，對半導體基板SB施加0V，對包含擴散層DL2在內的源極區域施加6V，對包含擴散層DL1在內的汲極區域施加1.5V，對控制閘極電極CG施加1V，對記憶體閘極電極MG施加12V。此時，由於汲極區域的電壓比選擇記憶體單元更高，故電流不會流過源極、汲極區域彼此之間。因此，不會實行寫入。
消去方法，使用稱為所謂BTBT方式的BTBT(Band-To-Band Tunneling，能帶間穿隧現象)所致之熱電洞注入以實行消去的消去方式(熱電洞注入消去方式)。BTBT方式的消去，係將利用BTBT所產生之電洞(正電洞)注入到電荷累積部(氮化矽膜C2)以實行消去。
在消去動作中，對實行消去的選擇記憶體單元的各部位，施加以下的電壓。亦即，例如，對圖17所示之半導體基板SB施加0V，對包含擴散層DL2在內的源極區域施加6V，對包含擴散層DL1在內的汲極區域施加1.5V，對控制閘極電極CG施加0V，對記憶體閘極電極MG施加-6V。藉此，利用BTBT現象令電洞在半導體基板SB內產生，並利用電場加速，將電洞注入到選擇記憶體單元的氮化矽膜C2中，藉此，令構成記憶體單元MC的電晶體的閾值電壓降低。亦即，記憶體單元MC成為消去狀態。
在讀取動作中，藉由將施加於控制閘極電極CG的電壓，設置成寫入狀態下的電晶體的閾值電壓與消去狀態下的閾值電壓之間的值，便可辨別寫入狀態與 消去狀態。在此，例如，對半導體基板SB、記憶體閘極電極MG以及源極區域施加0V，並分別對汲極區域以及控制閘極電極CG施加例如1.5V。由於在電荷累積於氮化矽膜C2的寫入狀態下閾值電壓升高，故電晶體不會導通。相對於此，由於在電荷從氮化矽膜C2被抽離的消去狀態下閾值電壓降低，故電晶體會導通。像這樣藉由電晶體的動作的不同，便可讀取記憶體單元MC的資訊。
<關於本實施態樣的功效>
以下，用圖28~圖30，針對比較例之半導體裝置的製造方法進行說明，並針對本實施態樣之半導體裝置的製造方法的功效進行說明。圖30，係控制閘極電極的閘極長度較大之態樣(比較例2)的半導體裝置的製造步驟中的剖面圖，圖28以及圖29，係控制閘極電極的閘極長度比圖30所示之構造更小之態樣(比較例1)的半導體裝置的製造步驟中的剖面圖。在圖28~圖30中，與圖1~圖17同樣，顯示出記憶體單元區域1A、低電壓MIS區域1B以及高電壓MIS區域1C。
在比較例1之半導體裝置的製造步驟中，首先，實行與用圖1~圖10所說明之步驟同樣的步驟。然而，在此所形成之暈輪區域HL1的p型雜質濃度，比本實施態樣之半導體裝置的製造步驟所形成之暈輪區域HL1(參照圖9)的p型雜質濃度更高。
之後，如圖28所示的，形成覆蓋低電壓MIS區域1B以及高電壓MIS區域1C的半導體基板SB的主面，並露出記憶體單元區域1A的光阻膜PR。接著，將氮化矽膜CP2、記憶體閘極電極MG、側壁層SW以及光阻膜PR當作遮罩使用，對半導體 基板SB的主面注入n型雜質[例如P(磷)或砷(As)]離子，以形成比起延伸區域EX1~EX4而言雜質濃度更高的擴散層DLD、DLS。
擴散層DLD，形成於控制閘極電極CG側的半導體基板SB的主面，擴散層DLS，形成於記憶體閘極電極MG側的半導體基板SB的主面。擴散層DLD、DLS，係比起延伸區域EX1~EX4而言形成深度更深，且比起暈輪區域HL1而言形成深度更淺的n型半導體區域。擴散層DLD、DLS，如上所述的利用同一注入步驟形成，故具有大致相同的形成深度。另外，擴散層DLD、DLS的各自的形成深度，與例如圖17所示之擴散層DL2的形成深度相同。
接著，藉由實行與用圖13所說明之步驟同樣的步驟，以分別於低電壓MIS區域1B以及高電壓MIS區域1C形成擴散層DL3(參照圖29)。
接著，如圖29所示的，為了令半導體基板SB內的雜質擴散，並令半導體基板SB內的半導體區域活性化，實行熱處理。藉此，擴散層DLD、DLS各自所包含之n型雜質在半導體基板SB內擴散，而形成包含擴散到擴散層DLD的周圍的n型雜質在內的擴散區域DRD，以及包含擴散到擴散層DLS的周圍的n型雜質在內的擴散區域DRS。擴散區域DRS，例如，具有與圖14所示之擴散區域DR2同樣的構造。另外，擴散區域DRD，具有與擴散區域DRS同樣的形成深度，並覆蓋延伸區域EX1的端部(延伸區域EX2側的端部)。
利用上述步驟，形成包含擴散區域DRD、擴散層DLD以及延伸區域EX1在內的汲極區域，還有，包含擴散區域DRS、擴散層DLS以及延伸區域EX2在內的源極區域，並形成具備該汲極區域、該源極區域、控制閘極電極CG以及記憶體閘極電極MG的記憶體單元MC1。
之後的步驟，實行與用圖15~圖17所說明之步驟同樣的步驟，藉此，比較例1的半導體裝置便大致完成。
如圖29所示的，在比較例1的記憶體單元中，構成汲極區域的擴散層DLD，具有與構成源極區域的擴散層DLS同樣的深度，擴散區域DRD具有與擴散區域DRS同樣的深度，此點與本實施態樣不同。
接著，針對比較例2之半導體裝置的製造步驟進行說明。圖30，係在實行了用圖29所說明的熱處理步驟之後的製造步驟中的半導體裝置的剖面圖。比較例2之半導體裝置的製造步驟，與前述的比較例1之半導體裝置大致相同。亦即，在比較例2之半導體裝置的製造步驟中，係以同一注入步驟同時形成擴散層DLD、DLS。然而，如圖30所示的，比較例2的記憶體單元MC2，比起比較例1的記憶體單元MC1(參照圖29)而言，構成記憶體單元MC2的控制閘極電極CG的閘極長度較大。另外，比較例2的記憶體單元MC2，比起比較例1的記憶體單元MC1而言，暈輪區域HL1以及其擴散區域HR的p型雜質濃度較低。
在MONOS型的記憶體單元中，當令半導體裝置細微化時，會發生因為短通道特性的惡化，導致構成記憶體單元的電晶體的閾值電壓(Vth)降低，而記憶體單元的控制變困難的問題。在該等情況下，藉由在汲極區域與通道區域之間，形成具有與汲極區域相反之導電型的暈輪區域，便可防止短通道特性的惡化，並防止該電晶體的閾值電壓的降低。
在圖30所示之比較例2中，由於控制閘極電極CG的閘極長度較大，故即使構成汲極區域的擴散區域DRD，與源極區域側的擴散區域DRS同樣形成並擴散到較廣的範圍，仍可於源極、汲極區域之間確保充分寬度的通道區域。亦即，實際有效的閘極長度以及通道長度不會變得太短。因此，無須為了防止短通道特性的惡化而提高暈輪區域HL1以及擴散區域HR的p型雜質濃度。
另外，由於控制閘極電極CG的閘極長度較大，故即使擴散區域HR的一部分與源極區域接觸，與源極區域接觸之部分的擴散區域HR的p型雜質濃度較低。亦即，暈輪區域HL1以及擴散區域HR與源極區域的n型雜質之間的雜質的濃度差不會變得太過懸殊，故可防止接合洩漏電流產生。
相對於此，當半導體裝置趨向細微化，而像圖29所示之比較例1那樣，控制閘極電極CG的閘極長度變小時，汲極區域側的擴散區域DRD與源極區域的擴散區域DRS之間的通道區域的距離變短，會變得無法充分地確保實際有效的閘極長度。亦即，會產生短通道特性惡化的問題。該等問題產生的原因，在於將汲極 區域的擴散層DLD與源極區域的擴散層DLS在同一注入步驟(參照圖28)中形成相同的深度、相同的濃度。
亦即，源極區域，由於係在記憶體單元MC1的改寫動作中受到高電壓施加的區域，故為了令源極區域的耐壓提高，遂要求令構成源極區域的n型雜質，在其與源極區域的周圍之間和緩地擴散。亦即，藉由防止p型半導體區域(亦即p型井PW3)與n型半導體區域(亦即源極區域)之間的雜質的濃度差變得懸殊，便可令空乏層較易從源極區域擴散，並令記憶體單元MC1的耐壓提高。
關於令源極區域的n型雜質在源極區域與p型井PW3之間和緩地擴散的方法，存在將構成源極區域的擴散層DLS形成得比較深的方法。在比較例1中，藉由將擴散層DLS形成得比其他的構成低電壓MIS或高電壓MIS的擴散層DL3(參照圖29)更深，以形成利用熱處理令擴散層DLS內的n型雜質和緩地擴散到較廣的範圍的擴散區域DRS。如圖17以及圖29所示的，源極區域的一部分，以在俯視下與記憶體閘極電極MG重疊的方式擴散。
在此，在比較例1中，由於將源極區域以及汲極區域的各自的擴散層DLD、DLS在同一步驟中形成相同的深度、濃度，故構成汲極區域的n型雜質也同樣廣範圍地擴散。然後，構成汲極區域的一部分的擴散區域DRD，以相對於控制閘極電極CG之下的通道區域大範圍地重疊的方式形成。此時，汲極區域以廣範圍地擴散的方式形成，藉此，源極、汲極區域之間的距離變短，故實際有效的閘極長 度以及通道長度變短。因此，會產生短通道特性惡化、控制電晶體的閾值電壓降低的問題。
為了提高控制電晶體的閾值電壓，吾人考慮提高在半導體基板SB內覆蓋汲極區域並往源極區域側擴散的p型半導體區域(亦即暈輪區域HL1)的濃度，或是提高通道區域的p型雜質濃度的方法。
然而，當提高例如暈輪區域HL1的p型雜質濃度時，暈輪區域HL1與源極區域之間的pn接合中的濃度差會變大，在記憶體單元MC的寫入動作時，於非選擇記憶體單元中實行了錯誤寫入的可能性會變大。亦即，當暈輪區域HL1與源極區域之間的pn接合的濃度差變大時，會在控制閘極電極CG與記憶體閘極電極MG的界線附近的該pn接合中產生載子，接合洩漏電流會流到源極區域。此時所產生之載子的一部分，作為熱載子，會被記憶體閘極電極MG的高電位所吸引，而貫通構成ONO膜(亦即絶緣膜CSL)的氧化矽膜(底層氧化膜)C1，並注入到構成ONO膜的氮化矽膜(電荷累積層)C2。像這樣，便會在非選擇記憶體單元中發生錯誤寫入。
亦即，在分裂閘極型的MONOS記憶體單元中，短通道特性與錯誤寫入存在互償的關係。另外，該問題，在以提高控制電晶體的閾值電壓等為目的，而提高通道區域或p型井PW3的p型雜質濃度的情況下，也會發生。另外，當伴隨著半導體元件的細微化而縮小控制閘極電極CG或記憶體閘極電極MG的尺寸時，短通道特性會惡化，故上述的問題會變得更加嚴重。
另外，構成記憶體單元MC1的控制電晶體，在讀取動作時會被要求以高速動作，惟當像比較例1以及比較例2那樣，汲極區域以與源極區域同樣深的形成深度形成時，欲令控制電晶體以高速動作會變困難。
因此，在本實施態樣中，如用圖11以及圖12所說明的，係利用個別的離子注入步驟，以不同注入條件，形成構成記憶體單元MC(參照圖14)的汲極區域側的擴散層DL1與源極區域側的擴散層DL2。藉此，便可將擴散層DL2形成得比較深，而將擴散層DL1形成得比擴散層DL2更淺。
藉由將擴散層DL2形成得比較深，如圖14所示的，利用熱處理所形成之擴散區域DR2的n型雜質濃度，從擴散層DL2側向p型井PW3側和緩地變小。亦即，可防止通道區域以及p型井PW3與源極區域之間的pn接合中的p型雜質與n型雜質的濃度差變懸殊。藉此，可提高源極區域的耐壓。
在此，由於構成汲極區域的擴散層DL1其形成深度較淺，故通道區域以及p型井PW3與汲極區域之間的pn接合中的p型雜質與n型雜質的濃度差，比源極區域與p型井之間的pn接合中的濃度差更懸殊。然而，由於汲極區域並非係像源極區域那樣受到高電壓施加的區域，故不會發生耐壓降低的問題。
另外，在汲極區域中，可將擴散層DL1以及擴散區域DR1的各自的形成深度設置得比較淺，故控制電晶體的高速動作變得比較容易。
另外，藉由抑制擴散區域DR1的擴散，便可防止汲極區域的一部分在俯視下與控制閘極電極CG大範圍重疊。在本實施態樣中，在俯視下擴散區域DR1並未與控制閘極電極CG重疊。換言之，在一個記憶體單元中，在俯視下，擴散層DL1以及擴散區域DR1，與控制閘極電極CG分開。藉此，便可充分地確保汲極區域與源極區域之間的通道區域的寬度，故可防止實際有效的閘極長度變小。因此，即使因為半導體元件趨向細微化而控制閘極電極CG的閘極長度縮小，仍可防止短通道特性惡化。
另外，由於如上所述的可防止短通道特性的惡化，故無須過度地提高暈輪區域HL1以及擴散區域HR的p型雜質濃度。因此，可抑制暈輪區域HL1的濃度以及形成深度。因此，可降低源極區域的附近的暈輪區域HL1以及擴散區域HR的p型雜質濃度。因此，可防止在暈輪區域HL1以及擴散區域HR與源極區域之間，pn接合的濃度差變大，故可防止該濃度差變懸殊。
藉此，在實行記憶體單元MC的寫入動作時，可防止在非選擇記憶體單元中產生接合洩漏電流。亦即，可防止因為在非選擇記憶體單元的暈輪區域HL1以及擴散區域HR與源極區域之間產生了熱載子而導致錯誤寫入的發生。
如以上所述的，在本實施態樣中，係以個別的步驟形成汲極區域側的擴散層DL1與源極區域側的擴散層DL2，而將源極、汲極區域的形狀設置成左右不對稱。 藉此，便可防止記憶體單元的錯誤寫入的發生，並令記憶體單元MC趨向細微化、高耐壓化、高速動作化，故可令半導體裝置的性能提高。
<關於變化實施例>
以下，用圖18以及圖19，針對本實施態樣之半導體裝置的變化實施例的製造步驟進行說明。圖18以及圖19，係本實施態樣之半導體裝置的變化實施例的製造步驟中的剖面圖。本變化實施例，係以彼此各別的步驟形成記憶體單元的源極、汲極區域的各自的擴散層，此點與用圖1~圖17所說明的實施態樣同樣。然而，在本變化實施例中，係將該源極、汲極區域的各自的擴散層形成相同的深度但彼此不同的濃度，此點與用圖1~圖17所說明的步驟不同。
在本變化實施例之半導體裝置的製造步驟中，首先，在實行了與用圖1~圖10所說明之步驟同樣的步驟之後，如圖18所示的，將光阻膜PR1、氮化矽膜CP2以及側壁層SW當作遮罩使用，對控制閘極電極CG側的半導體基板SB的主面以較低的濃度導入n型雜質，藉此，形成擴散層DL1。本變化實施例的擴散層DL1的雜質濃度，比用圖11所說明的擴散層DL1以及用圖28所說明的擴散層DLD更低。
接著，實行與用圖12所說明之步驟同樣的步驟，以較高的雜質濃度實行離子注入，藉此，形成擴散層DL2(參照圖19)。
在此，由於用來分別形成擴散層DL1、DL2所實行的離子注入，係以大致相同的能量條件實行之，故擴散層DL1、DL2各自形成大致相同的形成深度。然而， 擴散層DL2，比起擴散層DL1而言，其n型雜質的濃度更高。本變化實施例之擴散層DL2的雜質濃度，比用圖12所說明的擴散層DL2更低。
接著，藉由實行與用圖13所說明之步驟同樣的步驟，以於低電壓MIS區域1B以及高電壓MIS區域1C形成擴散層DL3。
接著，如圖19所示的，藉由與用圖14所說明之步驟同樣地實行熱處理，以令擴散層DL1~DL3的內部的n型雜質擴散。藉此，於擴散層DL1的周圍形成擴散區域DR1，並於擴散層DL2的周圍形成擴散區域DR2。此時，擴散區域DR1的形成深度，比擴散區域DR2的形成深度更小。亦即，擴散區域DR1的擴散範圍，比擴散區域DR2的擴散範圍更小。這是因為，擴散層DL1的雜質濃度，比擴散層DL2更低的關係。
之後，藉由實行與用圖15~圖17所說明之步驟同樣的步驟，本變化實施例的半導體裝置便大致完成。
在本變化實施例中，藉由降低擴散層DL1的雜質濃度，以抑制擴散區域DR1的擴散。亦即，擴散區域DR2的形成深度與擴散層DL2的形成深度的差，比擴散區域DR1的形成深度與擴散層DL1的形成深度的差更大。換言之，在相對於半導體基板SB的頂面垂直的方向上，從擴散層DL2的底面到擴散區域DR2的底面的距離，比從擴散層DL1的底面到擴散區域DR1的底面的距離更大。藉此，防止汲極區域與源極區域之間的通道長度縮小。因此，無須提高暈輪區域HL1以及擴散 區域HR的p型雜質濃度。藉此，便可獲得與用圖1~圖17所說明之半導體裝置的製造方法同樣的功效。
另外，亦可將本變化實施例與用圖1~圖17所說明的實施態樣組合。亦即，亦可以低濃度且較淺的形成深度形成擴散層DL1，並以高濃度且較深的形成深度形成擴散層DL2。
(實施態樣2)
以下，針對利用同一離子注入步驟形成記憶體單元的構成汲極區域的擴散層，與低電壓MIS以及高電壓MIS的各自的構成源極、汲極區域的擴散層的態樣，用圖20~圖22進行說明。圖20~圖22，係本實施態樣2之半導體裝置的製造步驟中的剖面圖。在圖20~圖22中，與圖1~圖17同樣，顯示出記憶體單元區域1A、低電壓MIS區域1B以及高電壓MIS區域1C。
在本實施態樣之半導體裝置的製造步驟中，首先，實行與用圖1~圖10所說明之步驟同樣的步驟。
接著，如圖20所示的，形成覆蓋記憶體單元區域1A的一部分，並露出低電壓MIS區域1B以及高電壓MIS區域1C的各自的半導體基板SB的主面的全部的光阻膜PR4。在記憶體單元區域1A中，光阻膜PR4，至少覆蓋與記憶體閘極電極MG鄰接之區域(第2區域)的半導體基板SB的主面。另外，光阻膜PR4，覆蓋記憶 體閘極電極MG的頂面。另外，光阻膜PR4，露出與控制閘極電極CG鄰接之區域(第1區域)的半導體基板SB的主面，並露出氮化矽膜CP2的頂面。
接著，以光阻膜PR4、氮化矽膜CP2、側壁層SW、閘極電極GE1以及GE2為遮罩，對半導體基板SB的頂面注入As(砷)或P(磷)等的n型雜質。藉此，於記憶體單元區域1A的控制閘極電極CG側的半導體基板SB的主面，形成擴散層DL1，於閘極電極GE1的旁邊的半導體基板SB的主面形成一對擴散層DL3，於閘極電極GE2的旁邊的半導體基板SB的主面形成一對擴散層DL3。
接著，如圖21所示的，藉由實行與用圖12所說明之步驟同樣的步驟，於記憶體單元區域1A的記憶體閘極電極MG側的半導體基板SB的主面形成擴散層DL2。
接著，如圖22所示的，藉由實行與用圖14所說明之步驟同樣的步驟，以形成擴散區域DR1、DR2以及HR。藉此，形成記憶體單元MC、低電壓MISQ1以及高電壓MISQ2。之後的步驟，藉由以與用圖15~圖17所說明之步驟同樣的方式實行，本實施態樣之半導體裝置便大致完成。本實施態樣之半導體裝置的構造，除了擴散層DL1、DL3以幾乎相同的濃度以及深度形成此點之外，其他部分均與前述實施態樣1相同。
如圖22所示的，擴散層DL1、DL3利用同一離子注入步驟，以相同的注入條件形成，故該等膜層的n型雜質濃度以及形成深度大致相同。像這樣，以同一步驟形成記憶體單元區域1A的擴散層DL1與低電壓MIS區域1B以及高電壓MIS區 域1C的擴散層DL3，便可降低半導體裝置的製造成本。亦即，比起用圖18以及圖19所說明的比較例1而言，可避免步驟數增加，同時獲得與前述實施態樣1同樣的功效。
(實施態樣3)
以下，針對以比記憶體閘極電極側的側壁層更小的寬度形成記憶體單元的控制閘極電極側(汲極區域側)的側壁層的態樣，用圖23~圖27進行說明。圖23~圖27，係本實施態樣3之半導體裝置的製造步驟中的剖面圖。在圖23~圖27中，與圖1~圖17同樣，顯示出記憶體單元區域1A、低電壓MIS區域1B以及高電壓MIS區域1C。
在本實施態樣之半導體裝置的製造步驟中，首先，實行與用圖1~圖9所說明之步驟同樣的步驟。
接著，如圖23所示的，在半導體基板SB的整個主面上，例如用CVD法，依序形成(堆積)氮化矽膜NL以及氧化矽膜OX。
接著，如圖24所示的，藉由實行回蝕，將氧化矽膜OX的一部分除去，令氮化矽膜NL的頂面露出。在此，氧化矽膜OX的其他部分，於控制閘極電極CG、記憶體閘極電極MG、閘極電極GE1以及GE2的各自的側壁，隔著氮化矽膜NL殘留成側壁層狀。
接著，如圖25所示的，形成光阻膜PR5。光阻膜PR5，係覆蓋分別於記憶體閘極電極MG的一側的側壁與閘極電極GE2的兩側的側壁隔著氮化矽膜NL鄰接的氧化矽膜OX的光阻圖案。另外，光阻膜PR5，露出分別於控制閘極電極CG的一側的側壁與閘極電極GE1的兩側的側壁隔著氮化矽膜NL鄰接的氧化矽膜OX。
接著，以光阻膜PR5為遮罩實行蝕刻，藉此，將分別於控制閘極電極CG的一側的側壁與閘極電極GE1的兩側的側壁隔著氮化矽膜NL鄰接的氧化矽膜OX除去。
接著，如圖26所示的，在將光阻膜PR5除去之後，將氧化矽膜OX當作遮罩使用，對氮化矽膜NL實行回蝕。藉由該回蝕步驟，半導體基板SB、氮化矽膜CP2、閘極電極GE1以及GE2的各自的頂面露出。
藉此，以分別覆蓋控制閘極電極CG的一側的側壁與閘極電極GE1的兩側的側壁的方式，形成由氮化矽膜NL所構成的側壁層SW1。另外，以分別覆蓋記憶體閘極電極MG的一側的側壁與閘極電極GE2的兩側的側壁的方式，形成由氮化矽膜NL以及氧化矽膜OX所構成的側壁層SW2。
在控制閘極電極CG的閘極長度方向上的側壁層SW2的寬度，具有將氮化矽膜NL以及氧化矽膜OX的各自的膜厚相加的大小，相對於此，在該方向上的側壁層SW1的寬度，係與氮化矽膜NL的膜厚同樣的大小。亦即，側壁層SW2的寬度， 比側壁層SW1的寬度更大。另外，本案所提及的寬度，係指在沿著半導體基板SB的主面的方向上的既定的膜層的長度。
接著，如圖27所示的，實行與用圖11~圖14所說明之步驟同樣的步驟。亦即，利用各種的離子注入步驟形成擴散層DL1~DL3，並利用之後的熱處理形成擴散區域DR1、DR2以及HR。之後的步驟，藉由實行與用圖15~圖17所說明之步驟同樣的步驟，本實施態樣之半導體裝置便大致完成。
在本實施態樣中，藉由以彼此相異的深度形成擴散層DL1、DL2，便可獲得與前述實施態樣1同樣的功效。亦即，例如，由於將構成汲極區域的擴散層DL1形成得比較淺，故可防止擴散區域DR1的擴大，進而可防止通道長度的縮小。在本實施態樣中，係以寬度較小的側壁層SW1作為遮罩並實行離子注入，藉此，比起前述實施態樣1而言，可將擴散層DL1形成得更靠近控制閘極電極CG，並利用上述的功效，防止短通道特性惡化。
換言之，可防止短通道化所導致之閾值電壓的降低，同時可將汲極區域形成於靠近控制閘極電極CG的區域。因此，可令記憶體單元MC趨向細微化，故可令半導體裝置的性能提高。
另外，在本實施態樣中，係以寬度較大的側壁層SW2作為遮罩並實行離子注入，藉此，比起前述實施態樣1而言，可令擴散層DL2更加遠離記憶體閘極電極 MG。因此，可防止在對源極區域施加高電壓時造成破壞。藉此，便可令半導體裝置的性能提高。
以上，係根據實施態樣具體說明本發明人之發明，惟本發明並非僅限於前述實施態樣，在不超出其發明精神的範圍內可作出各種變更，自不待言。
1A:記憶體單元區域
1B:低電壓MIS區域
1C:高電壓MIS區域
C1:氧化矽膜
C2:氮化矽膜
C3:氧化矽膜
CG:控制閘極電極
CH1:通道區域
CP1:氧化矽膜
CP2:氮化矽膜
CSL:絶緣膜
DL1~DL3:擴散層
DR1、DR2、HR:擴散區域
EI:元件分離部
EX1~EX4:延伸區域
GE1、GE2:閘極電極
GI1、GI2:絶緣膜
HL1、HL2:暈輪區域
MC:記憶體單元
MG:記憶體閘極電極
PW1~PW3:p型井
Q1:低電壓MIS
Q2:高電壓MIS
SB:半導體基板
SW:側壁層

Claims (13)

  1. 一種半導體裝置的製造方法，其特徵為包含下列步驟：(a)半導體基板準備步驟，準備於表面具備第1導電型之第1半導體區域的半導體基板；(b)第1閘極電極形成步驟，在該半導體基板上，隔著第1絶緣膜形成第1閘極電極；(c)第2閘極電極形成步驟，將隔著「內部具有電荷累積部的第2絶緣膜」鄰接於「該第1閘極電極之第1側壁」的第2閘極電極，隔著該第2絶緣膜形成於該半導體基板上；(d)第2半導體區域形成步驟，在與「該第1閘極電極的該第1側壁之相反側的第2側壁」鄰接的第1區域的該半導體基板的頂面，形成該第1導電型的第2半導體區域；(e)第1擴散層形成步驟，對該第1區域的該半導體基板的該頂面，導入與該第1導電型不同的第2導電型的雜質，以形成第1擴散層；(f)第2擴散層形成步驟，對與「該第2閘極電極的該第1閘極電極側之相反側的第3側壁」鄰接的第2區域之該半導體基板的該頂面，導入該第2導電型的雜質，以形成比該第1擴散層更深的第2擴散層；(g)半導體基板加熱步驟，在該(d)步驟、該(e)步驟以及該(f)步驟之中的最後實行的步驟之後，將該半導體基板加熱； (c1)第3半導體區域形成步驟，在該(c)步驟之後，且在該(e)步驟以及該(f)步驟之中的最先實行的步驟之前，對該第1區域的該半導體基板的該頂面，導入該第2導電型的雜質，以形成第3半導體區域；以及(c2)第4半導體區域形成步驟，在該(c)步驟之後，且在該(e)步驟以及該(f)步驟之中的最先實行的步驟之前，對該第2區域的該半導體基板的該頂面，導入該第2導電型的雜質，以形成第4半導體區域，其中，包含該第1擴散層在內的汲極區域、包含該第2擴散層在內的源極區域、該第1閘極電極以及該第2閘極電極，構成非揮發性記憶體的記憶體單元，在該(g)步驟中，藉由加熱令該第1擴散層以及該第2擴散層的各自之內部的該第2導電型的雜質擴散，以在該半導體基板內，形成覆蓋該第1擴散層的該第2導電型的第1擴散區域、以及覆蓋該第2擴散層的該第2導電型的第2擴散區域，該第3半導體區域的該第2導電型的雜質濃度，比該第1擴散層的該第2導電型的雜質濃度更低，以及該第4半導體區域的該第2導電型的雜質濃度，比該第2擴散層的該第2導電型的雜質濃度更低。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，其中，該第2擴散層的該第2導電型的雜質濃度，比該第1擴散層的該第2導電型的雜質濃度更高。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，其中， 在該半導體基板的主面中，該第2擴散區域，位於比該第4半導體區域更靠該第1擴散層側之處。
  4. 如申請專利範圍第3項之半導體裝置的製造方法，其中，在該半導體基板的主面中，該第1擴散區域的該第2擴散區域側的端部，位於比該第3半導體區域的該第2擴散區域側的端部更靠該第1擴散層側之處。
  5. 如申請專利範圍第1項之半導體裝置的製造方法，其中，該第4半導體區域，被該第2擴散區域以及該第2擴散層所覆蓋。
  6. 如申請專利範圍第1項之半導體裝置的製造方法，其中更包含：(d1)在該(c1)步驟以及該(c2)步驟之中的最後實行的步驟之後，且在該(e)步驟以及該(f)步驟之中的最先實行的步驟之前，形成覆蓋該第2側壁的第1側壁層，以及覆蓋該第3側壁的第2側壁層的步驟。
  7. 如申請專利範圍第6項之半導體裝置的製造方法，其中，該第1閘極電極的閘極長度方向的該第1側壁層的寬度，比該閘極長度方向的該第2側壁層的寬度更小。
  8. 如申請專利範圍第1項之半導體裝置的製造方法，其中更包含：(c3)在該(d)步驟之前，在該半導體基板上隔著第3絶緣膜形成第3閘極電極的步驟；以及 (e1)在該(g)步驟之前，對該第3閘極電極的旁邊的該半導體基板的該頂面，導入該第2導電型的雜質，以形成一對第3擴散層的步驟；一對該第3擴散層以及該第3閘極電極，構成場效電晶體。
  9. 如申請專利範圍第8項之半導體裝置的製造方法，其中，該第3擴散層的該第2導電型的雜質濃度，比該第1擴散層的該第2導電型的雜質濃度更高。
  10. 如申請專利範圍第1項之半導體裝置的製造方法，其中更包含：(c3)在該(d)步驟之前，在該半導體基板上隔著第3絶緣膜形成第3閘極電極的步驟；在該(e)步驟中，對該第1區域的該半導體基板的該頂面，以及該第3閘極電極的旁邊的該半導體基板的該頂面，導入該第2導電型的雜質，以形成該第1擴散層以及該第3閘極電極的旁邊的一對第3擴散層；一對該第3擴散層以及該第3閘極電極，構成場效電晶體。
  11. 如申請專利範圍第1項之半導體裝置的製造方法，其中，該第2半導體區域與該第2擴散區域互相接觸。
  12. 如申請專利範圍第1項之半導體裝置的製造方法，其中，該第1擴散區域與該第1閘極電極，在俯視下互相分開。
  13. 一種半導體裝置的製造方法，其特徵為包含：(a)半導體基板準備步驟，準備於表面具備第1導電型的第1半導體區域的半導體基板；(b)第1閘極電極形成步驟，在該半導體基板上，隔著第1絶緣膜形成第1閘極電極；(c)第2閘極電極形成步驟，將隔著「內部具有電荷累積部的第2絶緣膜」鄰接於「該第1閘極電極之第1側壁」的第2閘極電極，隔著該第2絶緣膜形成於該半導體基板上；(d)第2半導體區域形成步驟，在與「該第1閘極電極的該第1側壁之相反側的第2側壁」鄰接的第1區域的該半導體基板的頂面，形成該第1導電型的第2半導體區域；(e)第1擴散層形成步驟，對該第1區域的該半導體基板的該頂面，導入與該第1導電型不同的第2導電型的雜質，以形成第1擴散層；(f)第2擴散層形成步驟，對與「該第2閘極電極的該第1閘極電極側之相反側的第3側壁」鄰接的第2區域之該半導體基板的該頂面，導入該第2導電型的雜質，以形成比起該第1擴散層而言該第2導電型的雜質濃度更高的第2擴散層；以及(g)第1擴散區域與第2擴散區域形成步驟，在該(d)步驟、該(e)步驟以及該(f)步驟之中的最後實行的步驟之後，將該半導體基板加熱，以令該第1擴散層以及該第2擴散層的各自之內部的該第2導電型的雜質擴散，而在該半導體基板內，形成覆蓋該第1擴散層的該第2導電型的第1擴散區域，以及覆蓋該第2擴散層的該第2導電型的第2擴散區域的步驟； 包含該第1擴散層在內的汲極區域、包含該第2擴散層在內的源極區域、該第1閘極電極以及該第2閘極電極，構成非揮發性記憶體的記憶體單元；在對於該半導體基板的該頂面垂直的方向上，從該第2擴散層的底面到該第2擴散區域的底面的距離，比從該第1擴散層的底面到該第1擴散區域的底面的距離更大。
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