WO2022168220A1 - 半導体素子を用いたメモリ装置 - Google Patents

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Abstract

基板Ｓｕｂ上に、垂直方向に立つか、または水平方向に伸延し、且つ、断面形状が円形、または長方形状の半導体母体（Ｓｉ柱）１０の両端にある第１の不純物層３ａと、第２の不純物層３ｂとの間の、半導体母体１０を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂと、第１のゲート導体層５ａと、第２のゲート導体層５ｂと、半導体母体１０が第１のゲート絶縁層４ａと、第２のゲート絶縁層４ｂとで覆われたチャネル半導体層７と、とがある。そして、第１の不純物層３ａと、第２の不純物層３ｂと、第１のゲート導体層４ａと、第２のゲート導体層４ｂに電圧を印加して、第１の不純物層３ａとチャネル半導体層７との第１の境界領域、または、第２の不純物層３ｂとチャネル半導体層７との第２の境界領域で、ゲート誘起ドレインリーク電流により、チャネル半導体層７の内部に、発生させた電子群と正孔群の内、電子群をチャネル領域７から除去して正孔群の一部をチャネル領域７に保持するメモリ書き込み動作と、このチャネル領域７に保持した正孔群を、第１の不純物層３ａと、第２の不純物層３ｂのいずれか一方、または両者より除去してメモリ消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration) 技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図６（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図７（ａ）と（ｂ）に、動作上の問題点と、図８（ａ）～（ｃ）に、読出し動作を示す（例えば、非特許文献７～１０を参照）。図６（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図６（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図６（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図６（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図６（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図６（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図６（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図７（ａ）と（ｂ）を用いて、説明する。図７（ａ）に示すように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（７）
で表される。また、ワード線の接続されたゲートとフローティングボディとの間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（８）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図７（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（９）
で表される。
ここで、式（８）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図８（ａ）～（ｃ）は読出し動作を示しており、図８（ａ）は、“１”書込み状態を、図８（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１１（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係る半導体メモリ装置は、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が、前記第１のゲート絶縁層で覆われた第１のチャネル半導体層と、前記第２のゲート絶縁層で覆われた第２のチャネル半導体層と、からなるチャネル半導体層と、を有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１の不純物層と前記チャネル半導体層との間の第１の境界領域、または、前記第２の不純物層と前記チャネル半導体層との間の第２の境界領域で、前記チャネル半導体層の内部に、ゲート誘起ドレインリーク電流により、発生させた電子群と正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記チャネル半導体層に残存させる動作とを行って、メモリ書き込み動作を行い、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層との、片方、もしくは、両方から、前記正孔群を抜きとり、メモリ消去動作を行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記メモリ消去動作時に、前記第１の不純物層と前記チャネル半導体層との間の、第１のＰＮ接合と、前記第２の不純物層と、前記チャネル半導体層との間の、第２のＰＮ接合とを、逆バイアス状態に保持することを特徴とする（第２発明）。
　上記の第１発明において、前記第１の不純物層にソース線が接続し、前記第２の不純物層にビット線が接続し、前記第１のゲート導体層及び前記第２のゲート導体層の一方にワード線が接続するときに他方に第１の駆動制御線が接続し、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記メモリ消去動作および前記メモリ書き込み動作を行うことを特徴とする（第３発明）。
　上記の第３発明において、平面視において、前記ビット線は、前記ワード線に直交していることを特徴とする（第４発明）。
　上記の第１発明において、前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きいことを特徴とする（第５発明）。
　上記の第５発明におおいて、前記第１のゲート導体層の第１のチャネル長が、前記第２のゲート導体層の第２のチャネル長よりも長いか、前記第１のゲート絶縁層が、前記第２のゲート絶縁層よりも薄いか、前記第１のゲート絶縁層の比誘電率が、前記第２のゲート絶縁層の比誘電率よりも大きいか、の内いずれか、又はこれらを組み合わせて、前記第１のゲート容量を、前記第２のゲート容量よりも大きくしたことを特徴とする（第６発明）。
　上記の第１発明において、前記第１の不純物層と前記第２の不純物層は、Ｎ型半導体層であり、前記チャネル半導体層は、Ｐ型半導体層、または中性半導体層であり、前記メモリ消去動作が開始されると、前記第１の不純物層を前記チャネル半導体層よりも低電圧とし、前記第１の不純物層と、前記チャネル半導体層との間の第１のＰＮ接合が順バイアスとなり、前記正孔群を前記チャネル半導体層から前記第１の不純物層へ引き去る正孔群除去動作と、続いて、前記第１の不純物層を前記チャネル半導体層よりも高電圧とし、前記第１のＰＮ接合が逆バイアスとなり、前記正孔群の除去が停止する除去正孔群除去停止動作とを行って、前記メモリ消去動作が行われる、ことを特徴とする（第７発明）。
　上記の第１発明において、前記半導体母体が基板に対して垂直に形成され、前記半導体母体の前記基板近傍に形成された前記第１の不純物層と、前記半導体母体の前記第１の不純物層の上に形成され前記第１のチャネル半導体層と、前記半導体母体の前記第１のチャネル半導体層の上に形成された前記第２のチャネル半導体層と、前記半導体母体の前記第２のチャネル半導体層の上に形成された前記第２の不純物層と、前記第１のチャネル半導体層を囲んだ前記第１のゲート絶縁層と、前記第２のチャネル半導体層を囲んだ前記第２のゲート絶縁層と、前記第１のゲート絶縁層を囲んだ前記第１のゲート導体層と、前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層と、前記第１のゲート導体層と、前記第２のゲート導体層との間にある前記第１の絶縁層と、を有することを特徴とする（第８発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。
（第１実施形態）
　図１、図２、図３Ａ、図３Ｂ、図４と図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３Ａと図３Ｂを用いてデータ書込み動作メカニズムを、図４Ａと図４Ｂを用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接する、または近接している。第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１の駆動制御線（特許請求の範囲の「第１の駆動制御線」の一例である）であるプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。
　図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線ＷＬの接続されたゲート５ｂとチャネル領域７との間の容量ＣWLと、プレート線ＰＬの接続されたゲート５ａとチャネル領域７との間の容量ＣPLと、ソース線ＳＬの接続されたソースＮ+層３ａとチャネル領域７との間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　（１）
で表される。
したがって、ワード線ＷＬとチャネル領域７との間のカップリング率βWL、プレート線ＰＬとチャネル領域７との間のカップリング率βPL、ビット線ＢＬとチャネル領域７との間のカップリング率βBL、ソース線ＳＬとチャネル領域７間のカップリング率βSLは、以下でそれぞれ表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｃ）は、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高出圧状態ＶFBHになったときの電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　（６）
ワード線ＷＬとチャネル領域７との間のカップリング率βWLが小さく、プレート線ＰＬとチャネル領域７との間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３Ａと図３Ｂに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。
　図３Ａ（ａ）と（ｂ）を用いて、書込み動作のメカニズムを説明する。図３Ａ（ａ）は、ゲート誘起ドレインリーク電流（特許請求の範囲の「ゲート誘起ドレインリーク電流」の一例である）の発生メカニズムを説明するためのバンド図である。ワード線ＷＬの接続する第２のゲート導体層５ｂの印加電圧よりも、ビット線ＢＬの接続する第２の不純物層３ｂの印加電圧を高くすると、ゲート誘起ドレインリーク電流（GIDL Current: Gate Induced Drain Leakage Current）が流れる。これは、第２のゲート導体層５ｂと第２の不純物層３ｂとの間の強電界によって、第２のチャネル半導体層７ｂと第２の不純物層３ｂとの間の第２の境界領域（特許請求の範囲の「第２の境界領域」の一例である）の価電子帯２２ｂと伝導帯２１ｂのバンドが曲げられ、バンド間トンネリング２３ｂ（Band-to-band tunneling）による電子群９ｂ（特許請求の範囲の「電子群」の一例である）が価電子帯２２ｂと伝導帯２１ｂへとトンネルし、第２の不純物層３ｂへ流れる。この時に生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、フローティングボディＦＢであるチャネル半導体層７に流れる。その様子を図３Ａ（ｂ）に符号２３で示している。そして、図３Ａ（ｃ）に示すように、生成された正孔群９は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。
　図３Ｂに“１”書込み動作時の主要ノードの印加電圧を示す。図３Ｂでは、“１”書込み動作を行うメモリセルの場合と、“１”書込み動作を行わず、“０”消去状態を維持するメモリセルの場合と、とを２通り示している。最初に“１”書込み動作を行うメモリセルの場合、ビット線ＢＬに“１”書込みビット線電圧ＶBL1が、ソース線ＳＬに書込みソース線電圧ＶSLHが、プレート線ＰＬにプレート線定電圧ＶPLLが、ワード線ＷＬに“１”書込みワード線電圧ＶWL1が、印加する。ここで、例えば、ＶBL1は３．５Ｖ、ＶSLHは２．５Ｖ、ＶPLLは１Ｖ、ＶWL1は０Ｖであり、ワード線ＷＬの電圧は、ビット線ＢＬの電圧よりも、３．５Ｖも低く、十分にゲート誘起ドレインリーク電流が流れる状態にある。
　一方、図３Ｂに示す“０”消去状態を維持するメモリセルの場合、ビット線ＢＬに“０”消去ビット線電圧ＶBL0を、ソース線ＳＬに書込みソース線電圧ＶSLHを、プレート線ＰＬにプレート線定電圧ＶPLLを、ワード線ＷＬに“０”消去ワード線電圧ＶWL0を、印加する。ここで、例えば、ＶBL0は２．５Ｖ、ＶSLHは２．５Ｖ、ＶPLLは１Ｖ、ＶWL0は２．５Ｖであり、ワード線ＷＬの電圧は、ビット線ＢＬの電圧と同電圧であり、ゲート誘起ドレインリーク電流が流れない。その結果、このメモリセルには、“１”書込み動作は起こらず、“０”消去状態が維持される。
　次に“１”書込み動作が終了すると、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬは、それぞれのリセット電圧Ｖｓｓに戻る。ここで、Ｖｓｓは、例えば、０Ｖである。プレート線ＰＬは、プレート線定電圧ＶPLLを維持する。この時、図３Ａ（ｃ）に示すように、生成された正孔群９は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａと、ビット線ＢＬの接続されたＮ+層３ｂは、０Ｖであるため、チャネル領域７は、ソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間の第１のＰＮ接合（特許請求の範囲の「第１のＰＮ接合」の一例である）と、ビット線ＢＬの接続されたＮ+層３ｂとチャネル領域７との間の第２のＰＮ接合（特許請求の範囲の「第２のＰＮ接合」の一例である）により、ビルトイン電圧Ｖｂ（約０．７Ｖ）になる。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。
　これにより、図３Ａ（ｄ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作（特許請求の範囲の「メモリ書込み動作」の一例である）を行い、論理記憶データ“１”に割り当てる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ（ａ）～（ｃ）と図４Ｂを用いて、メモリ消去動作（特許請求の範囲の「メモリ消去動作」の一例である）メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ａ（ａ）に消去動作前に、前のサイクルでゲート誘起ドレインリーク電流により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、図４Ａ（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでゲート誘起ドレインリーク電流により生成された、チャネル領域７に蓄えられていた、正孔群９が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなり、この電圧値が、第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）となる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。
　これにより、図４Ａ（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、図４Ｂに上記消去動作時の各主要ノード接点の電圧条件例を示す。メモリ消去動作が終了すると、ソース線ＳＬは、０Ｖに戻る。この結果、第１のＰＮ接合と、第２のＰＮ接合は、共に逆バイアスとなり、チャネル領域７の電位ＶFBは、保持される。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図５（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図５（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶPLLは、例えば、２Ｖの固定電圧を印加しても良い。
　また、図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板１上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、ゲート誘起ドレインリーク電流により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :　例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック フラッシュ動作が出来る。
　また、本明細書及び図面の式（１）～（９）は、現象を定性的に説明するために用いた式であり、現象がそれらの式でよって限定されるものではない。
　なお、図３Ａと図３Ｂの説明において、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　また、図４Ｂで消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。また、ブロック消去動作において、選択されたブロックのソース線ＳＬに消去電圧を印加し、ビット線ＢＬはフローティング状態にしても良い。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層５ａと、第２のゲート導体層５ｂが、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、メモリ書込み動作時にゲート誘起ドレインリーク電流により、正孔群９を生成し、チャネル半導体層７を充電している。したがって、ビット線ＢＬからソース線ＳＬに電流を流すことによるインパクトイオン化現象で正孔群９を生成することに比べて、消費電流を著しく減少させることができる。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、消去時にソース線ＳＬを負電圧に印加するが、ビット線ＢＬは特定のＤＣ電圧を印加せずに、フローティング状態にしておける。この結果、ビット線ＢＬからソース線ＳＬへの電流は流れない。また、ソース線ＳＬが消去電圧ＶERAに印加され、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなっているため、Ｐ層のチャネル領域７と、ビット線ＢＬのＮ+層との間のＰＮ接合は、逆バイアス状態になる。したがって、ビット線ＢＬにも例えば、消去電圧ＶERAの負電圧を印加する必要がなくなる。この結果、ビット線ＢＬに接続する回路、例えば、センスアンプ回路とビット線ＢＬとの間に負電圧をブロックして、センスアンプ回路をプロテクトするバッファ回路が要らなくなり、回路設計が非常に容易にできる。また、バッファ回路が無くなることで、チップ面積もその分、縮小でき、ダイナミック フラッシュ メモリを安価に提供可能となる。さらに、バッファ回路が無いために、センスアンプ回路の高速なセンス動作が可能となる。
（特徴４）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、ＳＧＴを用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：ダイナミック フラッシュ メモリセル
２：Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：Ｎ+層
７：チャネル領域
４ａ、４ｂ：ゲート絶縁層
５ａ、５ｂ：ゲート導体層
６：2層のゲート導体層を分離するための絶縁層
ＢＬ：ビット線
ＳＬ：ソース線
ＰＬ：プレート線
ＷＬ：ワード線
ＦＢ：フローティングボディ

２１ａ、２１ｂ：伝導帯
２２ａ、２２ｂ：価電子帯
２３：チャネル半導体層７に流れる正孔群９
２３ｂ：バンド間トンネリング電子電流
９：正孔群
９ｂ：電子群

１１０：キャパシタを有しない、ＤＲＡＭメモリセル
１００：ＳＯＩ基板
１０１：ＳＯＩ基板のＳｉＯ2膜
１０２：フローティングボディ（Floating Body）
１０３：ソースＮ+層
１０４：ドレインＮ+層
１０５：ゲート導電層
１０６：正孔
１０７：反転層、電子のチャネル
１０８：ピンチオフ点
１０９：ゲート酸化膜

Claims (8)

  1. 　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が、前記第１のゲート絶縁層で覆われた第１のチャネル半導体層と、前記第２のゲート絶縁層で覆われた第２のチャネル半導体層と、からなるチャネル半導体層と、を有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１の不純物層と前記チャネル半導体層との間の第１の境界領域、または、前記第２の不純物層と前記チャネル半導体層との間の第２の境界領域で、前記チャネル半導体層の内部に、ゲート誘起ドレインリーク電流により、発生させた電子群と正孔群の内、前記電子群を、前記第１の不純物層、または前記第２の不純物層から、除去する動作と、前記正孔群の一部または全てを、前記チャネル半導体層に残存させる動作とを行って、メモリ書き込み動作を行い、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層との、片方、もしくは、両方から、前記正孔群を抜きとり、メモリ消去動作を行う、
    　ことを特徴とする半導体メモリ装置。
  2. 　前記メモリ消去動作時において、前記第１の不純物層と前記チャネル半導体層との間の、第１のＰＮ接合と、前記第２の不純物層と、前記チャネル半導体層との間の、第２のＰＮ接合とを、逆バイアス状態に保持する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 　前記第１の不純物層にソース線が接続し、前記第２の不純物層にビット線が接続し、前記第１のゲート導体層及び前記第２のゲート導体層の一方にワード線が接続するときに他方に第１の駆動制御線が接続し、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、選択的に前記メモリ消去動作および前記メモリ書き込み動作を行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 　平面視において、前記ビット線は、前記ワード線に直交している、
    ことを特徴とする請求項３に記載の半導体メモリ装置。
  5. 　前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量は、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  6. 　前記第１のゲート導体層の第１のチャネル長が、前記第２のゲート導体層の第２のチャネル長よりも長いか、前記第１のゲート絶縁層が、前記第２のゲート絶縁層よりも薄いか、前記第１のゲート絶縁層の比誘電率が、前記第２のゲート絶縁層の比誘電率よりも大きいか、の内いずれか、又はこれらを組み合わせて、
    　前記第１のゲート容量を、前記第２のゲート容量よりも大きくした、
    　ことを特徴とする請求項５に記載の半導体メモリ装置。
  7. 　前記第１の不純物層と前記第２の不純物層は、Ｎ型半導体層であり、前記チャネル半導体層は、Ｐ型半導体層、または中性半導体層であり、
    　前記メモリ消去動作が開始されると、前記第１の不純物層を前記チャネル半導体層よりも低電圧とし、前記第１の不純物層と、前記チャネル半導体層との間の第１のＰＮ接合が順バイアスとなり、前記正孔群を前記チャネル半導体層から前記第１の不純物層へ引き去る正孔群除去動作と、
    　続いて、前記第１の不純物層を前記チャネル半導体層よりも高電圧とし、前記第１のＰＮ接合が逆バイアスとなり、前記正孔群の除去が停止する除去正孔群除去停止動作とを行って、前記メモリ消去動作が行われる、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  8. 　前記半導体母体が基板に対して垂直に形成され、
    　前記半導体母体の前記基板近傍に形成された前記第１の不純物層と、
    　前記半導体母体の前記第１の不純物層の上に形成され前記第１のチャネル半導体層と、
    　前記半導体母体の前記第１のチャネル半導体層の上に形成された前記第２のチャネル半導体層と、
    　前記半導体母体の前記第２のチャネル半導体層の上に形成された前記第２の不純物層と、
    　前記第１のチャネル半導体層を囲んだ前記第１のゲート絶縁層と、
    　前記第２のチャネル半導体層を囲んだ前記第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を囲んだ前記第１のゲート導体層と、
    　前記第２のゲート絶縁層を囲んだ前記第２のゲート導体層と、
    　前記第１のゲート導体層と、前記第２のゲート導体層との間にある前記第１の絶縁層と、を有する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
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