TWI823289B - 具有記憶元件的半導體裝置 - Google Patents
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Abstract
本發明之具有記憶元件的半導體裝置，係於具有將豎立於P層基板10上的Si柱11A的下方包圍的HfO2層15與TiN層16、包圍Si柱11A之上方的HfO2層18a、TiN層19a、以及與Si柱11A之底部及頂部相連的N+層13a,13b的動態快閃記憶單元、與具有將豎立於相同P層基板10上的Si柱11A的下方包圍的SiO2層21、包圍Si柱11B之上方的HfO2層18b、TiN層19b、以及與Si柱11B之上部兩端側相連的N+層13c,13d的鰭狀電晶體中，Si柱11A與Si柱11B之底部位置設於相同A位置，由Si柱11A的上方部的HfO2層18a及TiN層19a構成的SGT電晶體部、與由Si柱11B的上方部的HfO2層18b及TiN層19b構成的鰭狀電晶體部之底部設於相同B位置。
Description
本發明係關於一種具有記憶元件的半導體裝置。
近年來，在LSI(Large Scale Integration：大型積體電路)技術開發中，要求具有記憶元件的半導體裝置的高積體化與高性能化。
在通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道(channel)係朝向沿半導體基板之上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極半導體)係相對於半導體基板的上表面朝向垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體相比較，可達到半導體裝置的高密度化。將此SGT作為選擇電晶體使用，能夠進行連接有電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻變化元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：可變電阻式記憶體，參照例如非專利文獻4)、依據電流改變磁自旋的方向以改變電阻的MRAM(Magneto-resistive Random Access
Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。再者，存在有不具有電容之以一個MOS電晶體所構成的DRAM記憶單元(memory cell)(參照例如非專利文獻6)等。本發明申請案係有關不具有電阻變化元件及/或電容之能夠僅以MOS電晶體構成的具有動態快閃記憶體(Dynamic Flash Memory)的半導體裝置。
圖7顯示前述的不具有電容之以一個MOS電晶體所構成的DRAM記憶單元的寫入動作，圖8顯示動作上的問題點，圖9顯示讀出動作(參照例如非專利文獻6至10)。
圖7顯示DRAM記憶單元的寫入動作。圖7(a)顯示“1”寫入狀態。在此，記憶單元係由形成在SOI基板101之供連接源極線SL的源極N+層103(以下將以高濃度含有施體雜質的半導體區域稱為「N+層」)、供位元線BL連接的汲極N+層104、供字元線WL連接的閘極導體層105、MOS電晶體110a的浮體(Floating Body)102構成，且不具有電容而由一個MOS電晶體110a構成DRAM的記憶單元。此外，SOI基板的SiO2層101連接於浮體102的正下方。進行以一個此MOS電晶體110所構成的記憶單元的寫入“1”時，係使MOS電晶體110a在飽和區域作動(也可稱為「運作」)。亦即，於從源極N+層103延伸的電子的通道107具有夾止點(pinch off point)108，且未到達連接有位元線的汲極N+層104。當以此種方式將連接於汲極N+層的位元線BL與連接於閘極導體層105的字元線WL一同設成高電壓，將閘極電壓設成汲極電壓的大約1/2程度而使MOS電晶體110作動時，則於靠近汲極N+層104處的夾止點108電場強度呈最大。結果，從源極N+層103朝向汲極N+層104流動之被加速的電子會衝撞Si的晶格，因該時候失去的運動能量而產生電子、電洞對。所產生的大部分的電子(未圖示)會到達汲極N+層104。再者，一小部分非常熱的電子會跳過閘極氧化膜109而到達閘極導體層105。同時產生的電洞106會對浮體102充電。此情形下，所產生的電洞因浮體102為P型Si，所以有助於大量載子的增加。當浮體102因所產生的電洞106而被充滿，浮體102的電壓比源極N+層103高Vb以上時，進一步產生的電洞就會對源極N+層103放電。在此，Vb為源極N+層103與P層的浮體102之間的PN接合的內建電壓(built-in voltage)，大約0.7V。圖7(b)顯示浮體102被所產生的電洞106飽和充電的樣態。
接著，使用圖7(c)來說明記憶單元110的寫入“0”動作。存在有對共用的選擇字元線WL隨機地寫入“1”的記憶單元110a與寫入“0”的記憶單元110b。圖7(c)顯示從“1”寫入狀態改寫成“0”寫入狀態的樣態。寫入“0”時，係將位元線BL的電壓設成負偏壓，而將汲極N+層104與P層的浮體102之間的PN接合設成順偏壓。結果，預先於前週期在浮體102產生的電洞106流動至位元線BL所連接的汲極N+層104。當寫入動作結束時，可獲得以所產生的電洞106充滿的記憶單元110a(圖7(b))，與已吐出所產生的電洞後的記憶單元110b(圖7(c))的兩個記憶單元的狀態。以電洞106充滿的記憶單元110a之浮體102的電位變得比無所產生的電洞的浮體102還高。因此，記憶單元110a的閾值電壓變得比記憶單元110b的閾值電壓還低。其樣態顯示於圖7(d)。
接著，使用圖8來說明以此一個MOS電晶體110所構成的記憶單元之動作上的問題點。如圖8(a)所示，浮體102的電容CFB為字元線所連接的閘極與浮體之間的電容CWL、源極線所連接的源極N+層103與浮體102之間的PN接合的接合電容CSL及位元線所連接的汲極N+層103與浮體102之間的PN接合的接合電容CBL的總和，可表示成
CFB=CWL+CBL+CSL (1)。因此，當寫入時字元線電壓VWL振盪時，構成記憶單元之記憶節點(接點)之浮體102的電壓也受其影響。其樣態如圖8(b)所示。當寫入時字元線電壓VWL從0上升至VProgWL時，浮體102的電壓VFB就從字元線電壓改變之前的初始狀態的電壓VFB1上升到VFB2，並藉由與字元線的電容耦合而上升。其電壓變化量△VFB可表示成
△VFB=VFB2-VFB1=CWL/(CWL+CBL+CSL)×VProgWL (2)。
在此，表示成
β=CWL/(CWL+CBL+CSL) (3)，且將β稱為耦合率。此種記憶單元中，CWL的貢獻率大，例如CWL：CBL：CSL=8：1：1。此情形下，β=0.8。當字元線例如從寫入時的5V達到寫入結束後的0V時，藉由字元線與浮體102的電容耦合而使浮體102接受振幅雜訊高達5V×β=4V。因此，存在著無法充分地獲得寫入時的浮體的“1”電位與“0”電位之電位差裕度的問題點。
圖9顯示讀出動作。圖9(a)顯示“1”寫入狀態，圖9(b)顯示“0”寫入狀態。然而，實際上即使是因寫入“1”而對浮體102寫入Vb，當因寫入結束而字元線回復到0V時，浮體102就降低至負偏壓。寫入“0”時，由於更進一步地呈負偏壓，所以寫入時無法充分地加大“1”與“0”之電位差
裕度。此動作裕度小的情況為此DRAM記憶單元的大問題。並且，要如何將用於驅動此DRAM記憶單元之周邊電路形成於同一基板上，乃成為課題。
再者，也有使用兩個MOS電晶體於SOI(Silicon on Insulator：絕緣層上覆矽)層形成一個記憶單元的記憶元件(參照例如專利文獻4、5)。於這些元件中，將兩個MOS電晶體之浮體通道區分的構成源極或汲極之N+層係接觸絕緣層而形成。藉由此N+層接觸絕緣層，兩個MOS電晶體之浮體通道係電性分離。因此，屬於信號電荷的電洞群係積蓄於一方的電晶體的浮體通道。積蓄有電洞的浮體通道的電壓如前述的方式藉由對鄰接的MOS電晶體的閘極電極施加脈衝電壓而與以式(2)所示同樣地大幅地變化。藉此，如使用圖7至圖9所說明的方式，無法充分地加大寫入時的“1”與“0”之動作裕度(參照例如非專利文獻13，圖8)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394 A1
專利文獻5：US2003/0111681 A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap
DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
非專利文獻12：Asen Asenov, Binjie Cheng, XingshengWang, Andrew Robert Brown, Campbell Millar, Craig Alexander, Salvatore Maria Amoroso, Jente B. Kuang, and Sani R. Nassif, “Variability Aware Simulation Based Design-Technology Cooptimization (DTCO) Flow in 14 nm FinFET/SRAM Cooptimization,” IEEE Transaction on Electron Devices, Vol.62,No.6(2015)
非專利文獻13：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
以使用有SGT的記憶裝置刪除電容後之一個電晶體型的DRAM(增益單元)中，存在著字元線與浮體之電容耦合大，當資料讀出或寫入時使字元線的電位振盪時，雜訊就會直接傳送到SGT體的問題點。結果，引起誤讀出或記憶資料的錯誤改寫的問題，造成難以達到刪除電容後之一個電晶體型的DRAM(增益單元)的實用化。如此一來，在要解決上述問題之同時，也必須以高密度且低成本的方式與記憶單元在同一基板上形成用於驅動記憶單元的周邊電路。
為了解決上述課題，本發明之具有記憶元件的半導體裝置，係包含動態快閃記憶單元與鰭狀電晶體，
前述動態快閃記憶單元係包含：
第一半導體柱，係於基板上相對於前述基板沿垂直方向豎立；
第一雜質層，係與前述第一半導體柱的底部相連；
第二雜質層，係設於前述第一半導體柱的頂部或與前述頂部相連；
第一閘極絕緣層，係包圍前述第一半導體柱的下部，且接觸前述第一雜質層；
第二閘極絕緣層，係接觸前述第一閘極絕緣層，並且包圍前述第一半導體柱的上部；
第一閘極導體層，係包圍前述第一閘極絕緣層的一部分或全體；
第二閘極導體層，係包圍前述第二閘極絕緣層；及
第一絕緣層，係設於前述第一閘極導體層與前述第二閘極導體層之間；
並且，前述具有記憶元件的半導體裝置係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，以進行下述動作：藉由因流動於前述第一雜質層與前述第二雜質層之間的電流所造成的衝擊游離化現象或閘極誘發汲極漏電流，而於前述第一半導體柱內產生電子群及電洞群的動作；從前述第一雜質層或前述第二雜質層去除所產生的前述電子群及前述電洞群之中的前述電子群的動作；使前述電洞群的一部分或全部殘留於前述第一半導體柱內的記憶體寫入動作；及從前述第一雜質層與前述第二雜質層之一方或雙方移除前述電洞群之中的殘留電洞群的記憶體抹除動作；
前述鰭狀電晶體係包含：
第二半導體柱，係於前述基板上相對於前述基板沿垂直方向豎立；第二絕緣層，係包圍前述第二半導體柱的下部；第三雜質層與第四雜質層，係各自與相連於比前述第二絕緣層更上方之前述第二半導體柱的上部的長邊方向兩側面；第三閘極絕緣層，係包圍前述第三雜質層與前述第四雜質層之間的前述第二半導體柱；及第三閘極導體層，係包圍前述第三閘極絕緣層；並且，前述第一半導體柱與前述第二半導體柱的底部於垂直方向設於實質上相同的位置。
於上述的第一發明中，於垂直方向，前述第二閘極導體層的下端位置與前述第三閘極導體層的下端位置實質上相同(第二發明)。
於上述的第一發明中，前述第一半導體柱與前述第二半導體柱的頂部於垂直方向設於實質上相同的位置(第三發明)。
於上述的第一發明中，前述第二雜質層、前述第三雜質層及前述第四雜質層含有相同施體雜質原子，並且由相同的半導體基體構成(第四發明)。
於上述的第一發明中，與前述第一雜質層連結的配線係源極線，與前述第二雜質層連結的配線係位元線，與前述第一閘極導體層及前述第二閘極導體層的其中一方連接之配線為第一驅動控制線，與另一方連接之配線為字元線，藉由施加於前述源極線、前述位元線、前述第一驅動控制線及前述字元線的電壓，進行前述記憶體抹除動作及前述記憶體寫入動作(第五發明)。
於上述的第一發明中，前述第一閘極導體層與前述第一半導體柱之間的第一閘極電容比前述第二閘極導體層與前述第一半導體柱之間的第二閘極電容大(第六發明)。
於上述的第一發明中，前述第一閘極導體層於俯視下係以包圍前述第一閘極絕緣層的方式分離成兩個導體層(第七發明)。
1,10:基板
2,11A,11B,23a,23b:Si柱
3a,3b,13a,13b,13c,13d,22,22a,40a,41a,41b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7a,11a:第一通道層
7b,11b:第二通道層
9:P層
11:電洞群
11d:鰭狀電晶體的通道層
14:SiO2層
15,18a,18b,27,32:HfO2層
16,19a,19b,28,28a,33,33a,33b:TiN層
20,26,31,35a,35b,36:SiO2層
21,23:P層
24a,24b,30a,30b,40:遮罩材料層
27a:SiN層
37a,37b,37c,37d:間隔件層
38a,38b:絕緣層
101:SOI基板
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導體層
106:電洞
107:通道
108:夾止點
109:閘極氧化膜
110:記憶單元
BL:位元線
SL:源極線
PL:板線
WL:字元線
FB:浮體
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係用以說明第一實施型態之具有SGT之記憶裝置的抹除動作機制的圖。
圖3係用以說明第一實施型態之具有SGT之記憶裝置的寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置的讀出動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置的讀出動作機制的圖。
圖5係用以說明第一實施型態之動態快閃記憶單元、用於本動態快閃記憶單元的驅動電路及信號處理電路之鰭狀(Fin)電晶體之構造的圖。
圖6A係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6B係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6C係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6D係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6E係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6F係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6G係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6H係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6I係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6J係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖6K係用以說明第二實施型態之將動態快閃記憶單元及鰭狀電晶體形成於同一基板上的製造方法的圖。
圖7係用以說明以往例之不具有電容之DRAM記憶單元之動作上的問題點的圖。
圖8係用以說明以往例之不具有電容之DRAM記憶單元之動作上的問題點的圖。
圖9係顯示以往例之不具有電容之DRAM記憶單元之讀出動作的圖。
以下一邊參照圖式一邊說明本發明之使用半導體元件之記憶裝置(以下也稱為「動態快閃記憶體」)的實施型態的構造及動作。再者，一邊參照圖式一邊說明將動態快閃記憶單元、使用於動態快閃記憶單元相連的驅動電路、信號處理電路之鰭狀(Fin)電晶體(參照例如非專利文獻12)形成於同一基板上的情形下兩者的構造、製造方法。
(第一實施型態)
使用圖1及圖5來說明本發明之第一實施型態的動態快閃記憶單元(Dynamic Flash Memory Cell)的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。使用圖2來說明資料抹除機制，使用圖3來說明資料寫入動作機制，使用圖4來說明資料寫入機制。用圖5來說明動態快閃記憶體的記憶單元與用以驅動本記憶單元的鰭狀電晶體的構造。
圖1顯示本發明之第一實施型態之動態快閃記憶單元的構造。於基板1(申請專利範圍之「基板」的一例)上，從下起形成有：具有P型或i型(本徵型)之導電型的矽柱2(申請專利範圍之「第一半導體柱」的一例)(以下將矽柱稱為「Si柱」)、與Si柱2的底部相連的N+層3a(申請專利範圍之「第一雜質層」的一例)及與Si柱2的頂部相連的N+層3b(申請專利範圍之「第二雜質層」的一例)。N+層3a與N+層3b之一方為源極
時另一方為汲極。並且，Si柱2的N+層3a與N+層3b之間成為通道區域7。以包圍此Si柱2之下部的方式形成有第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、包圍Si柱2之上部的第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b各自連接或接近構成此源極、汲極的N+層3a、3b。各自形成有包圍此第一閘極絕緣層4a的第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)、及包圍第二閘極絕緣層4b的第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。接著，第一閘極導體層5a、第二閘極導體層5b藉由絕緣層6(申請專利範圍之「第一絕緣層」的一例)而分離。接著，通道區域7係由以第一閘極絕緣層4a包圍的第一通道區域7a、及以第二閘極絕緣層4b包圍的第二通道區域7b所構成。藉此，形成由構成源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元。接著，分別地，N+層3a連接於源極線SL(申請專利範圍之「源極線」的一例)，N+層3b連接於位元線BL(申請專利範圍之「位元線」的一例)，第一閘極導體層5a連接於板線PL(申請專利範圍之「第一驅動控制線」的一例)，第二閘極導體層5b連接於字元線WL(申請專利範圍之「字元線」的一例)。此外，基板1係與沿垂直方向豎立的Si柱2相連，且係具有沿水平方向擴大之上表面的基體材料層。從而，於垂直方向且N+層13a之中比基板1表面更位於下方的部分設為基板1。位於此基板1中之N+層13a的部分也可沿水平方向擴大。基板1可由SOI(Silicon On Insulator：絕緣體上矽)、單層或雙層構成的Si或其他的半導體材料所形成。再者，基板1也可為由N層或P層的單層或複數層所構成的井(well)層。
使用圖2來說明抹除動作機制。N+層3a、3b之間的通道區域7從基板電性地分離而成為浮體。圖2(a)顯示在抹除動作前，在之前的週期因衝擊游離化所產生的電洞群11儲存於通道區域7的狀態。接著，如圖2(b)所示，於抹除動作時，將位元線BL的電壓設成負電壓VERA。在此，VERA例如為-3V。結果，與通道區域7之初始電位的值無關地，構成源極線SL連接的源極之N+層3a與通道區域7之PN接合呈順偏壓。結果，在之前的週期因衝擊游離化所產生的儲存於通道區域7的電洞群11被吸入源極部的N+層3a，通道區域7的電位VFB成為VFB=VERA+Vb。在此，Vb為PN接合的內建電壓，大約0.7V。因此，VERA=-3V時，通道區域7的電位為-2.3V。此值成為抹除狀態之通道區域7的電位狀態。從而，當浮體的通道區域7的電位為負的電壓時，動態快閃記憶單元的N通道MOS電晶體區域的閾值電壓因基板偏壓效應而變高。藉此，如圖2(c)所示，此字元線WL所連接的第二閘極導體層5b的閾值電壓變高。此通道區域7的抹除狀態成為邏輯記憶資料“0”。於資料讀出時，將施加於與板線PL連接的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此如圖2(c)所示在邏輯記憶資料“0”讀出可得到即使提高字元線WL電壓也不會流動電流之特性。此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行抹除動作的一例，也可為可進行抹除動作的其他動作條件。例如，亦可在位元線BL、源極線SL間給予電壓差，並對通道區域7流動電流，而利用此時產生的電子-電洞再耦合來進行抹除動作。
圖3顯示本發明之第一實施型態之動態快閃記憶單元的寫入動作。如圖3(a)所示，例如對源極線SL所連接的N+層3a輸入例如0V，對位元線BL所連接的N+層3b輸入例如3V，對板線PL所連接的第一閘極導體層5a輸入例如2V，對字元線WL所連接的第二閘極導體層5b輸入例如5V。結果，如圖3(a)所示，於板線PL所連接的第一閘極導體層5a之內側形成反轉層12a。具有第一閘極導體層5a的第一N通道MOS電晶體在飽和區域作動。結果，於板線PL所連接的第二閘極導體層5b之內側的反轉層12a存在夾止點((pinch offpoint)13。另一方面，具有字元線WL所連接的第二閘極導體層12b的第二N通道MOS電晶體在線性區域作動。結果，在字元線WL所連接的第二閘極導體層5b的內側以不存在夾止點的方式全面形成反轉層12b。於此字元線WL所連接的第二閘極導體層5b的內側全面形成的反轉層12b係作為具有第二閘極導體層5b之第二N通道MOS電晶體之實質上的汲極來作動。結果，在具有串聯連接的第一閘極導體層5a的第一N通道MOS電晶體、與具有第二閘極導體層5b之第二N通道MOS電晶體之間的通道區域7的交界區域電場最大，在此區域會產生衝擊游離化(impact ionization)現象。由於此區域係從具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域所見之源極側的區域，所以將此現象稱為源極側衝擊游離化現象。藉由此源極側衝擊游離化現象，電子會從源極線SL所連接的N+層3a朝向位元線所連接的N+層3b流動。經加速的電子會衝撞晶格Si原子，藉由其運動能量而產生電子、電洞對。所產生的電子的一部分往第一閘極導體層5a與第二閘極導體層5b流動，惟大半往位元線BL所連接的N+層3b流動。再者，也可於“1”寫入中，利用GIDL(Gate Induced Drain Leakage：閘極誘發汲極漏)電流而產生電子、電洞對(參照專利文獻11)，並以所產生的電洞群充滿浮體FB內。此外，以衝擊游離化現象所造成電子、電洞對的產生也能夠在N+層3a與通道區域7的交界、或在N+層3b與通道區域7的交界進行。再者，衝擊游離化現象也可在第二通道區域7b內的一部分或全部產生。
如圖3(b)所示，所產生的電洞群11為通道區域7的多數載子，會將通道區域7充電成正偏壓。由於源極線SL所連接的N+層3a為0V，所以通道區域7會被充電至源極線SL所連接之N+層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。當通道區域7被充電成正偏壓時，第一N通道MOS電晶體與第二N通道MOS電晶體的閾值電壓就因基板偏壓效應而變低。藉此，如以圖3(c)所示，字元線WL所連接的第二通道區域7b之N通道MOS電晶體的閾值電壓變低。將此通道區域7之寫入狀態分配為邏輯記憶資料“1”。
此外，於寫入動作時，也可取代第一交界區域而改為在第一雜質層與第一通道半導體層之第二交界區域，或在第二雜質層與第二通道半導體層之第三交界區域以衝擊游離化現象或GIDL電流產生電子、電洞對，而以所產生的電洞群11對通道區域7充電。此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行寫入動作的一例，也可為能夠進行寫入動作之其他的動作條件。
使用圖4A、圖4B來說明本發明之第一實施型態的動態快閃記憶單元的讀出動作，以及與此動作有關係的記憶單元構造。使用圖4A(a)至圖4A(c)來說明動態快閃記憶單元的讀出動作。如圖(a)所示，當通道區域7被充電至內建電壓Vb(大約0.7V)時，N通道MOS電晶體的閾值電壓因基板偏壓效應而降低。將此狀態分配成邏輯記憶資料“1”。如圖4A(b)所示，進行寫入動作之前選擇的記憶區塊預先呈抹除狀態“0”時，通道區域7的電壓VFB為VFB+Vb。藉由寫入動作隨機地記憶體寫入狀態“1”。結果，對於字元線WL製成邏輯“0”與“1”的邏輯記憶資料。如圖4A(c)所示，利用相對於此字元線WL之兩個閾值電壓的高低差而以感測放大器進行讀出。於資料讀出時，將施加於與板線PL連接的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此如圖4(c)所示在邏輯記憶資料“0”讀出可得到即使提高字元線WL電壓也不會流動電流之特性。
使用圖4B(d)至圖4B(g)來說明本發明之第一實施型態的動態快閃記憶單元的讀出動作時的兩個第一閘極導體層5a與第二閘極導體層5b之閘極電容的大小關係以及與此大小關係有關係的動作。較佳為將字元線WL所連接的第二閘極導體層5b的閘極電容設計成比板線PL所連接的第一閘極導體層5a的閘極電容小。如圖4B(a)所示，將板線PL所連接的第一閘極導體層5a之垂直方向的長度設成比字元線WL所連接的第二閘極導體層5b之垂直方向的長度更長，將字元線WL所連接的第二閘極導體層5b之閘極電容設成比板線PL所連接的第一閘極導體層5a之閘極電容更小。圖4B(b)顯示圖4B(a)之動態快閃記憶體之一個單元的等效電路。然後，圖4B(c)顯示動態快閃記憶體的耦合電容關係。在此，CWL為第二閘極導體層5b的電容，CPL為第一閘極導體層5a的電容，CBL為構成汲極的N+層3b與第二通道區域7b之間的PN接合的電容，CSL為構成源極的N+層3a與第一通道區域7a之間的PN接合的電容。如圖4B之(d)所示，當字元線WL的電壓振盪時，其動作成為雜訊而對通道區域7造成影響。此時的通道區域7的電位變動ΔVFB成為ΔVFB=CWL/(CPL+CWL+CBL+CSL)×VReadWL (1)
在此，VReadWL為字元線WL之讀出時的振盪電位。從式子(1)可清楚明白，與通道區域7之整體的電容CPL+CWL+CBL+CSL相比較，若將CWL的貢獻率設得小，則ΔVFB就變小。CBL+CSL為PN接合的電容，若要設得大，就要將Si柱2的直徑設得大。然而不利於記憶單元的細微化。相對於此，藉由將板線PL所連接的第一閘極導體層5a之垂直方向的長度設成比字元線WL所連接的第二閘極導體層5b之垂直方向的長度更長，不會降低俯視下的記憶單元的積體度，而能夠將△VFB設得更小。此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行讀出動作的一例，也可為能夠進行讀出動作之其他的動作條件。
使用圖5來說明本實施型態之動態快閃記憶體之記憶單元，與使用於此記憶單元之驅動電路及信號處理電路的鰭狀(Fin)電晶體的構造。圖5(a)係動態快閃記憶體的剖視圖，圖5(b)係沿圖5(a)之Y-Y’線且於圖5(a)之垂直方向的剖視圖。圖5(c)係鰭狀電晶體的剖視圖，圖5(d)係沿圖5(c)之Y1-Y1’線且於圖5(c)之垂直方向的剖視圖。動態快閃記憶體的記憶單元與鰭狀電晶體設於相同P層基板10上。實際的動態快閃記憶體的記憶單元多為形成二維狀。
如圖5(a)、圖5(b)所示，具有由P層9(以下將含有受體雜質的半導體區域稱為「P層」)及與P層9相連的N+層13a(申請專利範圍之「第一雜質層」的一例)所構成的基板10(申請專利範圍之「基板」的一例)。具有與N+層13a相連的Si柱11A(申請專利範圍之「第一半導體柱」的一例)。於Si柱11A的頂部具有N+層13b(申請專利範圍之「第二雜質層」的一例)。於Si柱11A的外周部的N+層13a上具有SiO2層14。具有包圍Si柱11A之下方側面的HfO2層15(申請專利範圍之「第一閘極絕緣層」的一例)。具有包圍HfO2層15之側面的TiN層16(申請專利範圍之「第一閘極導體層」的一例)。於Si柱11A之HfO2層15的上端與N+層13b的下端之間的Si柱11A的側面、與TiN層16的上表面具有HfO2層18(申
請專利範圍之「第二閘極絕緣層」的一例)。具有包圍HfO2層18的TiN層19(申請專利範圍之「第二閘極導體層」的一例)。N+層13a連接圖1所示的源極線SL，N+層13b連接位元線BL，TiN層16連接板線PL，TiN層19連接字元線WL。被N+層13a、13b夾著的Si柱11A的通道層係由被HfO2層15包圍的第一通道層11a與被HfO2層18包圍的第二通道層11b所構成。
如圖5(c)、圖5(d)所示，於由P層所構成的基板10上具有Si柱11B(申請專利範圍之「第二半導體柱」的一例)。於Si柱11B的下且為Si柱11B的外周部的P層基板10上具有SiO2層20(申請專利範圍之「第一絕緣層」的一例)。於Si柱11B之上部的兩端具有N+層13c(申請專利範圍之「第三雜質層」的一例)與N+層13d(申請專利範圍之「第四雜質層」的一例)。於垂直方向上，具有包圍比SiO2層20更上方之Si柱11B之側面的HfO2層18b。具有包圍HfO2層18b的TiN層19b(申請專利範圍之「第三閘極導體層」的一例)。被N+層13c、13d夾著的Si柱11B的上部為鰭狀(Fin)電晶體的通道層11d。Si柱11B係由鰭狀電晶體的通道層11d與設於通道層11d之下的Si層台11c所構成。此外，Si層台11c之底部的外周部也可具有動態快閃記憶單元中的SiO2層14。再者，於Si層台11c之側面也可相連而形成有動態快閃記憶單元中的SiO2層15。
圖5(a)、圖5(b)所示的動態快閃記憶體的Si柱11A、與圖5(c)、圖5(d)所示的鰭狀電晶體的Si柱11B皆設於基板10上。Si柱11A、Si柱11B的底面位置A相同。
動態快閃記憶體的Si柱11A與鰭狀電晶體的Si柱11B皆在垂直方向上的B位置的近處區分成兩個區域。Si柱11A係由以HfO2層15所包圍的第一通道層11a與由HfO2層18所包圍的第二通道層11b所構成。Si柱11B係由Si層台11c與鰭狀電晶體的通道層11d所構成。於Si柱11A的上部具有動態快閃記憶體的電晶體，於Si柱11B的上部具有鰭狀電晶體。
動態快閃記憶體的Si柱11A與鰭狀電晶體的Si柱11B的高度A-C之間相同。
此外，於圖1中，Si柱2及圖5中的Si柱11A的水平剖面形狀為圓形狀、橢圓狀、長方形狀都能夠進行本實施型態說明的動態快閃記憶體動作。再者，也可在同一晶片上混合圓形狀、橢圓狀、長方形狀的動態快閃記憶單元。
再者，於圖5(a)、圖5(b)的說明中，Si柱11A的上表面位置設為N+層13b的上表面位置，惟於TiN層19的形成後藉由磊晶成長法形成N+層13b時，使N+層13b的下端成為Si柱11A的上表面。
再者，於圖1中說明了第一閘極導體層5a連接板線PL，第二閘極導體層5b連接字元線WL。相對於此，即使將第一閘極導體層5a連接字元線WL，而將第二閘極導體層5b連接板線PL也能夠進行正常的動態快閃記憶體動作。此時，於圖5中，第一閘極導體層16連接於字元線，故於俯視觀看時，位於在和位元線BL正交的方向而相鄰接之記憶單元的第一閘極導體層的位置之閘極導體層彼此會形成為與字元線連接。相對於圖1中說明了N+層3a連接源極線SL，N+層3b連接位元線BL，即使將N+層3a連接位元線BL，而將N+層3b連接源極線SL也能夠進行正常的動態快閃記憶體動作。
再者，於圖1中，也可將第一閘極導體層5a、第二閘極導體層5b之中任一者或雙方俯視下分割成兩個以上，並各自設為板線的導體電
極，以同步或非同步使其作動。藉此，也能夠進行動態快閃記憶體動作。
再者，於圖1中，於垂直方向上，也可將第一閘極導體層5a、第二閘極導體層5b之一方或雙方沿垂直方向分割。也可各自以同步或非同步使其作動。藉此，也能夠進行動態快閃記憶體動作。
本實施型態提供以下所述的技術特徵。
(特徵1)
本發明的第一實施型態之動態快閃記憶單元的板線PL，於動態快閃記憶單元進行寫入、讀出動作時，字元線WL的電壓會上下振盪。此時，板線PL係發揮使字元線WL與通道區域7之間的電容耦合比降低的功能。結果，能夠顯著地抑減字元線WL的電壓上下振盪時之通道區域7的電壓變化的影響。藉此，能夠將顯示邏輯“0”與“1”之字元線WL的SGT電晶體的閾值電壓差增大。此一特徵有助於動態快閃記憶單元之動作裕度的放大。於資料讀出時，將施加於與板線PL連接的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此在邏輯記憶資料“0”讀出可得到即使提高字元線WL電壓也不會流動電流之特性。藉此可更進一步幫助動態快閃記憶單元的動作裕度的放大。
(特徵2)
如圖5所示，動態快閃記憶單元的Si柱11A與鰭狀電晶體的Si柱11B的底部在位置A相同，並且在基板10上的相同高度(A-C間)形成。藉由將設於基板10上的動態快閃記憶體的第一通道層11a的頂部、與鰭狀電晶體的Si層台11c的頂部的上表面位置設成大致相同，以將動態快閃記憶體之字元線WL的TiN層19a與屬於鰭狀電晶體的閘極之TiN層19b於垂直方向上設置於大致相同的高度。如以上方式，與動態快閃記憶體之與字元線WL相連的電晶體、與鰭狀電晶體形成於大致相同的高度。藉此方式，能夠容易地將動態快閃記憶單元與鰭狀電晶體電路形成於基板10上。此一特徵有助於具有動態快閃記憶體之半導體製造裝置的低成本化。
(第二實施型態)
使用圖6A至圖6J來說明本發明之第二實施型態之將動態快閃記憶單元與鰭狀電晶體形成於同一基板21上的製造方法。於各圖中，(a)係動態快閃記憶單元的剖視圖，(B)係沿(a)的Y-Y’線且於(a)之垂直方向的剖視圖。(c)係鰭狀電晶體的剖視圖，(d)係沿(c)的Y1-Y1’線且於(c)之垂直方向的剖視圖。
如圖6A所示，將磷(P)雜質藉由離子注入法而於動態快閃記憶單元區域的P層基板21的上層形成N+層22。此外，N+層22係可例如將動態快閃記憶單元區域的P層基板21的表層蝕刻之後藉由磊晶成長法於其上形成N+層22。此過程係最先以SiO2包覆動態快閃記憶單元區域之外側的P層基板21。然後，將SiO2層設為遮罩(mask)而蝕刻P層基板21的表層。然後，藉由CMP(Chemical Mechanical Polishing：化學機械研磨)法以使表面位置成為P層基板21的方式進行研磨。藉此方式，N+層22被埋入P層基板21。此情形下，動態快閃記憶單元區域的N+層22的表面位置與鰭狀電晶體區域的P層基板21的表面在A’位置一致。
接著，如圖6B所示，藉由磊晶成長法於動態快閃記憶單元區域與鰭狀電晶體區域的整體形成P層23。然後，於動態快閃記憶單元區域的P層23上形成第一遮罩材料層24a，於鰭狀電晶體區域的P層23上形成第二遮罩材料層24b。
接著，如圖6C所示，將第一遮罩材料層24a、第二遮罩材料層24b作為遮罩，將P層23蝕刻直到其底部位置達到N+層22a的上表面位置之近處為止以形成Si柱23a、23b。
接著，如圖6D所示，Si柱23a、23b之外周部的動態快閃記憶單元區域的N+層22a、與鰭狀電晶體區域之P層基板21之上形成SiO2層26。然後，於整體形成HfO2層27。然後，於整體堆積TiN層(未圖示)。接著，藉由CMP法進行研磨直到其上表面位置達到遮罩材料層24a、24b的上表面位置為止。然後，覆蓋動態快閃記憶單元區域而形成遮罩材料層30a。接著，將遮罩材料層30a作為遮罩以去除鰭狀電晶體區域的TiN層。藉此方法，以包圍動態快閃記憶單元區域之HfO2層27的方式形成TiN層28。此外，於鰭狀電晶體區域之TiN層的去除中也可去除鰭狀電晶體區域的SiO2層26、HfO2層27。
接著，對整體被覆SiO2(未圖示)。然後，如圖6E所示，藉由CMP法將整體研磨直到上表面位置達到遮罩材料層24a、24b的上表面位置為止，以於鰭狀電晶體區域形成SiO2層31。接著，以覆蓋鰭狀電晶體區域的方式形成遮罩材料層30b。然後，藉由RIE(Reactive Ion Etching：反應性離子蝕刻)法將TiN層28蝕刻直到其上表面達到B位置為止而形成TiN層28a。
接著，如圖6F所示，去除比位置B更上方之包覆Si柱23a、23b、遮罩材料層24a、24b的HfO2層27，形成比位置B更下方之包圍Si柱23a、23b的HfO2層27a。然後，去除Si柱23b上的遮罩材料層24b。
接著，如圖6G所示，對整體被覆HfO2層32。然後，對整體被覆TiN層33。然後，對整體形成SiO2層35。
接著，如圖6H所示，利用光刻技術與RIE法對SiO2層35蝕刻而形成包圍鰭狀電晶體區域之TiN層33的SiO2層35a。然後，對SiO2
層35a進行蝕刻，並對TiN層33進行蝕刻而形成TiN層33b。然後，對整體被覆絕緣層(未圖示)。然後，利用RIE法對此絕緣層進行蝕刻而於TiN層33b、SiO2層35a的側面形成間隔件(spacer)層37a、37b，於Si柱23b的上部側面形成間隔件層37c、37d。
接著，對整體被覆SiO2層(未圖示)。然後，如圖6I所示，藉由CMP法進行研磨直到上表面位置達到遮罩材料層24a的上表面位置為止而形成SiO2層36。然後，以覆蓋鰭狀電晶體區域的方式形成遮罩材料層40。然後，利用RIE法對TiN層33、SiO2層35進行蝕刻，以形成於動態快閃記憶單元區域的TiN層33a、SiO2層35b。
接著，如圖6J所示，將遮罩材料層40、SiO2層36及間隔件層37c、37d去除。然後，於Si柱23a、23b的外周部形成絕緣層38a、38b。然後，將Si柱23a、23b之上部所露出的HfO2層32去除。然後，將遮罩材料層24a去除。
接著，如圖6K所示，以包圍所露出的Si柱23a的頂部的方式藉由磊晶成長法形成N+層40a、41a、41b。然後，藉由將源極線SL連接於N+層22a，將板線PL連接於TiN層28a，將字元線WL連接於TiN層33a，將位元線BL連接於N+層40a而形成動態快閃記憶單元。然後，當將閘極線連接於TiN層33b，且將源極線連接於N+層41a、41b的一方時，就形成另一方與汲極線連接的鰭狀電晶體。
此外，第二實施型態係說明了將動態快閃記憶單元與N通道鰭狀電晶體形成於P層基板21上的例子。通常使用有鰭狀電晶體的電路由於係使用CMOS電路，所以可於P層基板21上同樣形成P通道鰭狀電晶體。
此外，本實施型態係以相同的HfO2層32形成動態快閃記憶單元與鰭狀電晶體的閘極絕緣層，然而也能夠以各自不同的材料層形成動態快閃記憶單元與鰭狀電晶體的閘極絕緣層。再者，於動態快閃記憶單元中的屬於閘極導體層之TiN層33的關係也相同。
再者，如圖6K所示，同時形成N+層40a、41a、41b時，N+層40a、41a、41b的半導體基體相同，然後，所含有的施體雜質原子相同。相對於此，也能夠以不同的半導體基體形成N+層40a與N+層41a、41b。再者，也可使N+層40a與N+層41a、41b含有不同的施體雜質原子。
本實施型態提供以下記述的特徵。
(特徵1)
由於動態快閃記憶單元的Si柱23a與鰭狀電晶體的Si柱23b係同時形成，所以可達到製造步驟的簡單化。
(特徵2)
由於成為動態快閃記憶單元之閘極的TiN層33a之TiN層33與成為鰭狀電晶體的閘極TiN層33b之TiN層係同時形成，所以可達到製造步驟的簡單化。
(特徵3)
由於動態快閃記憶單元之與位元線BL相連的N+層40a與成為鰭狀電晶體之源極、汲極的N+層41a、41b係同時形成，所以可達到製造步驟的簡單化。
(特徵4)
由於動態快閃記憶單元之字元線電晶體與鰭狀電晶體係於垂直方向形成於相同高度，所以變得容易製造。
(其他實施型態)
此外，本發明係形成有Si柱2、11A、11B、23a、23b，惟也可為由上述以外的半導體材料所構成的半導體柱。
再者，本實施型態中的N+層3a、3b、13a、13b、13c、13d也可由含有施體雜質的Si或其他半導體材料層所形成。再者，也可由不同的半導體材料層所形成。再者，上述各層的形成方法也可由磊晶成長法或其他的方法形成N+層。
再者，第一實施型態係使用TiN層16作為與板線PL相連的閘極導體層5a。相對於此，也可為使用單層或組合複數個導體材料層以取代TiN層16。同樣地，使用字元線以及使用TiN層19作為與此字元線相連的閘極導體層5b。相對於此，也可為使用單層或組合複數個導體材料層以取代TiN層16、19。再者，TiN層16、19也可為其外側與例如W等配線金屬層相連。此方式於本發明之其他實施型態中也同樣。
再者，第一實施型態中，Si柱2、11A之於俯視下的形狀為圓形狀。再者，Si柱2、11A之於俯視下的形狀也可為圓形、橢圓、往單向長長地延伸的形狀等。再而，於以與動態快閃記憶單元區域分離的方式形成的邏輯電路區域，也能夠依據邏輯電路設計而於邏輯電路區域混合俯視下形狀不同的Si柱而形成SGT、鰭狀電晶體。上述這些方式於本發明之其他實施型態中也同樣。
再者，在圖5中使用具有矩形形狀之剖面的Si柱11A、11B
進行了說明，惟也可為梯形形狀。再者，在動態快閃記憶單元之Si柱11A中，以HfO2層15所包圍的Si柱11A的剖面與以HfO2層18所包圍的Si柱11A的剖面也可分別為不相同的矩形形狀、梯形形狀。上述這些方式於本發明之其他實施型態中也同樣。
此外，與基板1同樣地，基板10、21也可由SOI(Silicon On Insulator)、單層或複數層所構成的Si或其他的半導體材料層、導體層所形成。再者，基板10、21也可為由N層或P層之單層或複數層所構成的井層。
此外，以第一實施型態所說明的HfO2層15、18只要是作為閘極絕緣層而發揮功能者，就可為由單層或複數層所構成的其他的絕緣層。再者，TiN層16、19只要是具有閘極導體層的功能者，就可為由單層或複數層所構成的其他的導體層。再者，HfO2層15、18之各者也可由材料、厚度等不同物理值的材料所構成。上述的方式於本發明之其他實施型態中也同樣。
再者，於第二實施型態中的與Si柱23a之底部的N+層22a連接也可使用例如W層等導體層。上述的方式於本發明之其他實施型態中也同樣。
再者，第二實施型態中的N+層22a、40a、41a、41b也可由含有施體雜質之Si或其他的半導體材料層所形成。再者，上述的形成方法也可利用磊晶成長法或其他的方法形成N+層。上述的方式於本發明之其他實施型態中也同樣。
再者，第一實施型態係使用板線PL、以及作為與此板線PL
相連的閘極導體層5a的TiN層16。相對於此，也可使用單層或組合複數個導體材料層來使用以取代TiN層16。同樣地，使用TiN層19作為與該字元線WL相連的閘極導體層5b。相對於此，也可使用單層或組合複數個導體材料層來使用以取代TiN層19。再者，閘極TiN層16、19也可於其外側與例如TaN、W等配線金屬層相連。上述的方式於本發明之其他實施型態中也同樣。
再者，於圖1中，藉由以使板線PL所連接的第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘極導體層5b的閘極電容還大的方式，將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度還長，能夠進一步將第一閘極導體層5a的閘極電容達致比第二閘極導體層5b的閘極電容還大。再者，其他方面，於將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度還長、或不比較長的構造中，以將各自的閘極絕緣層的膜厚改變的方式，而將第一閘極絕緣層4a的閘極絕緣膜的膜厚設成比第二閘極絕緣層4b的閘極絕緣膜的膜厚還薄，能夠進一步將第一閘極導體層5a的閘極電容達致比第二閘極導體層5b的閘極電容還大。再者，也可以將各自的閘極絕緣層之材料的介電常數改變的方式，而將第一閘極絕緣層4a的閘極絕緣膜的介電常數設成比第二閘極絕緣層4b的閘極絕緣膜的介電常數還高。再者，也可以將閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數之其中任何者予以組合，而能夠再進一步將第一閘極導體層5a的閘極電容達致比第二閘極導體層5b的閘極電容還大。上述的方式於本發明之其他實施型態中也同樣。
此外，如第一實施型態的圖5所示，N+層13a兼具源極線SL
之配線導體層。再者，也可於Si柱11A之底部的N+層13a的外周部使用例如W層等導體層用以與源極線SL連接。上述的方式於本發明之其他實施型態中也同樣。
再者，於圖6E中，也可於形成TiN層28a之後，藉由光刻、RIE蝕刻步驟而將包圍HfO2層27的TiN層28a分離成兩個區域。
再者，本發明在不脫離本發明之廣義的精神與範圍下，可為各式各樣的實施型態及變形。再者，上述的各實施型態係用以說明本發明之一實施例的實施型態，並非限定本發明之範圍者。能夠任意地組合上述實施例及變形例。而且，即使因應需要而去除上述實施型態之構成要件的一部分也都在本發明之技術思想的範圍內。
[產業利用性]
依據本發明之具有記憶元件的半導體裝置，能夠獲得具有高密度且高性能的動態快閃記憶體的半導體裝置。
9:動態快閃記憶單元
10:基板
11A,11B:Si柱
13a,13b,13c,13d:N+層
11a:第一通道層
11b:第二通道層
11c:Si層台
11d:鰭狀電晶體的通道層
14:SiO2層
15,18a,18b:HfO2層
16,19a,19b:TiN層
20:SiO2層
Claims (7)
- 一種具有記憶元件的半導體裝置，係包含動態快閃記憶單元與鰭狀電晶體，前述動態快閃記憶單元係包含：第一半導體柱，係於基板上相對於前述基板沿垂直方向豎立；第一雜質層，係與前述第一半導體柱的底部相連；第二雜質層，係設於前述第一半導體柱的頂部或與前述頂部相連；第一閘極絕緣層，係包圍前述第一半導體柱的下部，且接觸前述第一雜質層；第二閘極絕緣層，係接觸前述第一閘極絕緣層，並且包圍前述第一半導體柱的上部；第一閘極導體層，係包圍前述第一閘極絕緣層的一部分或全體；第二閘極導體層，係包圍前述第二閘極絕緣層；及第一絕緣層，係設於前述第一閘極導體層與前述第二閘極導體層之間；並且，前述具有記憶元件的半導體裝置係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，以進行下述動作：藉由因流動於前述第一雜質層與前述第二雜質層之間的電流所造成的衝擊游離化現象或閘極誘發汲極漏電流，而於前述第一半導體柱內產生電子群及電洞群的動作；從前述第一雜質層或前述第二雜質層去除所產生的前述電子群及前述電洞群之中的前述電子群的動作；使前述電洞群的一部分或全部殘留於前述第一半導體柱內的記憶體寫入動作；及從前述第一雜質層與前述第二雜質層之一方或雙方移除前述電洞群之中的殘留電洞群的記憶體抹除動作；前述鰭狀電晶體係包含： 第二半導體柱，係於前述基板上相對於前述基板沿垂直方向豎立；第二絕緣層，係包圍前述第二半導體柱的下部；第三雜質層與第四雜質層，係各自與相連於比前述第二絕緣層更上方之前述第二半導體柱的上部的長邊方向兩側面；第三閘極絕緣層，係包圍前述第三雜質層與前述第四雜質層之間的前述第二半導體柱；及第三閘極導體層，係包圍前述第三閘極絕緣層；並且，前述第一半導體柱與前述第二半導體柱的底部於垂直方向設於實質上相同的位置。
- 如請求項1所述之具有記憶元件的半導體裝置，其中，於垂直方向，前述第二閘極導體層的下端位置與前述第三閘極導體層的下端位置實質上相同。
- 如請求項1所述之具有記憶元件的半導體裝置，其中，前述第一半導體柱與前述第二半導體柱的頂部於垂直方向設於實質上相同的位置。
- 如請求項1所述之具有記憶元件的半導體裝置，其中，前述第二雜質層、前述第三雜質層及前述第四雜質層含有相同施體雜質原子，並且由相同的半導體基體構成。
- 如請求項1所述之具有記憶元件的半導體裝置，其中，與前述第一雜質層連結的配線係源極線，與前述第二雜質層連結的配線係位元線，與前述第一閘極導體層及前述第二閘極導體層的其中一方連接之配線為第一驅動控制線，與另一方連接之配線為字元線， 藉由施加於前述源極線、前述位元線、前述第一驅動控制線及前述字元線的電壓，進行前述記憶體抹除動作及前述記憶體寫入動作。
- 如請求項1所述之具有記憶元件的半導體裝置，其中，前述第一閘極導體層與前述第一半導體柱之間的第一閘極電容比前述第二閘極導體層與前述第一半導體柱之間的第二閘極電容大。
- 如請求項1所述之具有記憶元件的半導體裝置，其中，前述第一閘極導體層於俯視下係以包圍前述第一閘極絕緣層的方式分離成兩個導體層。
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