TWI806354B

TWI806354B - 半導體元件記憶裝置

Info

Publication number: TWI806354B
Application number: TW111101487A
Authority: TW
Inventors: 作井康司; 原田望
Original assignee: 新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date: 2021-02-04
Filing date: 2022-01-13
Publication date: 2023-06-21
Also published as: WO2022168220A1; US20230309288A1; TW202247176A

Abstract

本發明提供一種半導體元件記憶裝置，係具有圍繞位在於半導體基體(Si柱)之兩端的第一雜質層與第二雜質層之間的半導體基體的第一閘極絕緣層、第二閘極絕緣層、第一閘極導體層、第二閘極導體層、以及由第一閘極絕緣層、第二閘極絕緣層覆蓋半導體基體的通道半導體層；其中，該半導體基體(Si柱)係於基板上沿垂直方向立起或沿水平方向延伸，並且剖視形狀為圓形或長方形形狀者。並且，對第一雜質層、第二雜質層、第一閘極導體層、及第二閘極導體層施加電壓，而在第一雜質層與通道半導體層之間的第一境界區域、或是在第二雜質層與通道半導體層之間的第二境界區域藉由閘極引發汲極漏電流而於通道半導體層的內部產生電子群與電洞群，並進行將該電子群與電洞群當中的電子群從通道區域去除並使電洞群的一部分保持在通道區域的記憶體寫入操作；將保持於通道區域的電洞群從第一雜質層、與第二雜質層之中的任一方去除、或者從兩方去除，而進行記憶體抹除操作。

Description

半導體元件記憶裝置

本發明係關於一種使用半導體元件的半導體記憶裝置。

近年來，於LSI(Large Scale Integration：大型積體電路)技術開發中，要求記憶元件的高積體化與高性能化。

一般的平面式MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體，係其通道(channel)朝沿著半導體基板的上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞閘電晶體)的通道係朝相對於半導體基板的上表面垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，SGT與平面式MOS電晶體相比較，可達到半導體裝置的高密度化。使用此SGT作為選擇電晶體，能夠進行連接有電容器的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，例如參照非專利文獻2)、連接有電阻變化元件的PCM(Phase change Memory：相變化記憶體，例如參照非專利文獻3)、RRAM(Resistive Random Access Memory：電阻式隨機存取記憶體，例如參照非專利文獻4)、藉由電流改變磁自旋方向而改變電阻之MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，例如參照非專利文獻5)等的高積體化。此外，尚有由不具有電容器的一個MOS電晶體所構成之DRAM記憶單元(參照非專利文獻7)等。本案係關於一種可僅由不具有電阻變化元件或電容器的MOS電晶體所構成的動態快閃記憶體。

圖6(a)至(d)顯示由上述之不具有電容器的一個MOS電晶體所構成的DRAM記憶單元之寫入操作；圖7(a)與圖7(b)顯示操作上的問題點；圖8(a)至圖8(c)顯示讀取操作(例如，參照非專利文獻7至10)。圖6(a)顯示“1”寫入狀態。此處，記憶單元係由一個不具有電容器的MOS電晶體110所構成的DRAM記憶單元，該MOS電晶體係形成於SOI(Silicon on Insulator；絕緣體上矽)基板100，且藉由供源極線SL連接的源極N⁺層103(以下，將包含高濃度施體雜質的半導體區域稱為「N⁺層」)、供位元線BL連接的汲極N⁺層104、供字元線WL連接的閘極導電層105、以及MOS電晶體110的浮體(Floating Body)102所構成。另外，浮體102正下方與SOI基板的SiO₂層101相接。當進行由一個前述MOS電晶體110所構成之記憶單元的”1”寫入時，係使MOS電晶體110在飽和區域中操作。也就是，從源極N⁺層103所延伸的電子通道107中具有夾止點(pinch-off point)108，且未到達到連接位元線的汲極N⁺層104。如此，將與汲極N⁺層連接的位元線BL、及與閘極導電層105連接的字元線WL都設為高電壓，並使閘極電壓為汲極電壓的約1/2左右來使MOS電晶體110操作時，電場強度在汲極N⁺層104附近的夾止點108成為最大。結果，從源極N⁺層103往汲極N⁺層104流動之加速的電子會撞擊Si的晶格，並藉由此時損失的動能而產生電子-電洞對。大多數產生的電子(未圖示)會到達到汲極N⁺層104。此外，極小部分之非常熱的電子會穿越閘極氧化膜109，而到達至閘極導電層105。並且，同時產生的電洞106會對浮體102充電。此時，浮體102為P型Si，因此產生的電洞會有助於多數載體的增加部分。浮體102會被產生的電洞106所充滿，當浮體102的電壓變得比源極N⁺層103高出Vb以上，進一步產生的電洞會對源極N⁺層103放電。此處，Vb為源極N⁺層103與P層的浮體102之間的PN接面的內建電壓(built-in voltage)，約0.7V。圖6(b)顯示由產生的電洞106使浮體102飽和充電的情況。

接著，使用圖6(c)，來說明記憶單元110之“0”寫入操作。“1”寫入的記憶單元110與“0”寫入的記憶單元110係相對於共同的選擇字元線WL隨機地存在。圖6(c)中，顯示從“1”寫入狀態改寫為“0”寫入狀態的情況。在“0”寫入時，將位元線BL的電壓設為負偏壓，而將汲極N⁺層104與P層的浮體102之間的PN接面設為順偏壓。結果，預先在前一個週期(cycle)中產生在浮體102的電洞106會往與位元線BL連接的汲極N⁺層104流動。當寫入操作結束時，會獲得：被產生的電洞106充滿的記憶單元110(圖6(b))、以及排出產生的電洞的記憶單元110(圖6(c))的兩個記憶單元的狀態。被電洞106充滿的記憶單元110的浮體102的電位會變得比不具有產生的電洞的浮體102還高。因此，“1”寫入的記憶單元110的閾值電壓會變得比“0”寫入的記憶單元110的閾值電壓還低。其情況係顯示於圖6(d)。

接著，使用圖7(a)與圖7(b)來說明由上述一個MOS電晶體110所構成之記憶單元的操作上的問題點。如圖7(a)所示，浮體的電容C_FB為：連接字元線的閘極與浮體之間的電容C_WL、連接源極線的源極N⁺層103與浮體102之間的PN接面的接面電容C_SL、以及連接位元線的汲極N⁺層104與浮體102之間的PN接面的接面電容C_BL的總和，且以下述式子來表示：

C_FB=C_WL+C_BL+C_SL (7)。

此外，連接字元線的閘極與浮體之間的電容耦合比β_WL係以下述式子來表示：

β _WL=C_WL/(C_WL+C_BL+C_SL) (8)。

因此，在讀取時或寫入時若字元線電壓V_WL起伏變動，形成為記憶單元的記憶節點(接點)的浮體102的電壓也會受其影響。這樣的情況顯示於圖7(b)。在讀取時、或寫入時字元線電壓V_WL從0V上升至V_WLH時，浮體102的電壓V_FB會藉由與字元線之間的電容耦合而從字元線電壓變化之前的初期狀態電壓V_FB1上升至V_FB2。其電壓變化量△V_FB係以下述式子來表示：

△V_FB=V_FB2-V_FB1=β _WL×V_WLH (9)。

此處，在式(8)的β_WL中，C_WL的貢獻率較大，例如C_WL：C_BL：C_SL=8：1：1。該情形，β=0.8。例如，當字元線從寫入時之5V變成寫入結束後之0V時，會藉由字元線WL與浮體102之間的電容耦合，使得浮體102會接收到達5V×β_WL=4V程度之振幅雜訊。因此，會有無法充分獲得寫入時的浮體102的“1”電位與“0”電位之間的電位差容限(margin)的問題點。

圖8(a)至圖8(c)顯示讀取操作。圖8(a)係顯示“1”寫入狀態，而圖8(b)係顯示“0”寫入狀態。然而，實際上，即使藉由“1”寫入將Vb寫入至浮體102，當寫入結束而字元線回復至0V時，浮體102仍會下降至負偏壓。於寫入“0”時，由於會形成更深的負偏壓，所以如圖8(c)所示於寫入時無法充分增加“1”與“0”之間的電位差容限，因此實際上，不具有電容器的DRAM記憶單元的產品化窒礙難行。

此外，還有一種在SOI(Silicon On Insulator，絕緣體上矽)層使用兩個MOS電晶體來形成一個記憶單元的記憶元件(例如參照專利文獻4,5，which are incorporated herein by these references)。該等元件係使區分兩個MOS電晶體的浮體通道(Floating body channel)之作為源極、或汲極的N⁺層與絕緣層相接而形成。藉由該N⁺層與絕緣層相接，使兩個MOS電晶體之浮體通道電性分離。因此，儲存有屬於信號電荷之電洞群之分離的浮體通道之電壓係如前述，會因為對於各個MOS電晶體之閘極電極的脈衝電壓施加，而與式(16)所示同樣地大幅變化。據此，會有無法使寫入時的“1”與“0”之間的電位差容限充分增加的問題。

(先前技術文獻)

(專利文獻)

專利文獻1：日本專利公報特開平2-188966號

專利文獻2：日本專利公報特開平3-171768號

專利文獻3：日本專利公告第3957774號

專利文獻4：US2008/0137394 A1

專利文獻5：US2003/0111681 A1

(非專利文獻)

非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)

非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)

非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)

非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)

非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)

非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)

非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)

非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).

非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006)

非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).

非專利文獻11：J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.

非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.

非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).

非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.

在去除電容器的一個電晶體型的DRAM(增益單元)中，會有當字元線與浮體的電容結合耦合較大，而在資料讀取時或寫入時使字元線的電位起伏變動時，直接作為雜訊傳遞給浮體的問題點。結果會引起誤讀取或記憶資料的誤改寫的問體，使得去除電容器的一個電晶體型的DRAM(增益單元)實用化會變得困難。

為解決上述課題，本發明之半導體記憶裝置係具有：

半導體基體，係於基板上相對於前述基板沿垂直方向立起，或是沿水平方向延伸；

第一雜質層及第二雜質層，係位於前述半導體基體的兩端；

第一閘極絕緣層，係圍繞前述第一雜質層與前述第二雜質層之間的前述半導體基體的側面的局部或全部，並接觸或靠近前述第一雜質層；

第二閘極絕緣層，係圍繞前述半導體基體的側面的局部或全部，並與前述第一閘極絕緣層相連，且接觸或靠近前述第二雜質層；

第一閘極導體層，係覆蓋前述第一閘極絕緣層；

第二閘極導體層，係覆蓋前述第二閘極絕緣層；以及

通道半導體層，係包含由前述第一閘極絕緣層覆蓋前述半導體基體的第一通道半導體層、及由前述第二閘極絕緣層覆蓋前述半導體基體的第二通道半導體層；其中，半導體記憶裝置係進行如下運作：

控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，而在前述第一雜質層與前述通道半導體層之間的第一境界區域、或是在前述第二雜質層與前述通道半導體層之間的第二境界區域藉由閘極引發汲極漏電流而於前述通道半導體層的內部產生電子群與電洞群，並進行將該電子群與電洞群當中的前述電子群從前述第一雜質層去除、或從前述第二雜質層去除的操作，以及使前述電洞群的局部或全部殘留在前述通道半導體層的操作，而進行記憶體寫入操作；

控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，將前述電洞群從前述第一雜質層、與前述第二雜質層之中的單方去除、或者從兩方去除，而進行記憶體抹除操作。(第一發明)

於上述第一發明中，在前述記憶體抹除操作時，將前述第一雜質層與前述通道半導體層之間的第一PN接面、及前述第二雜質層與前述通道半導體層之間的第二PN接面予以維持在逆偏壓狀態。(第二發明)

於上述第一發明中，源極線連接至前述第一雜質層，位元線連接至前述第二雜質層，字元線連接至前述第一閘極導體層及前述第二閘極導體層的一方時，第一驅動控制線連接至前述第一閘極導體層及前述第二閘極導體層的另一方；藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而選擇性地進行：前述記憶體抹除操作及前述記憶體寫入操作(第三發明)。

於上述第三發明中，在俯視觀看時，前述位元線係與前述字元線正交(第四發明)。

於上述第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容還大(第五發明)。

於上述第五發明中，以下列任何一者的方式、或以將下列各者予以組合的方式將前述第一閘極電容設為大於前述第二閘極電容：使前述第一閘極導體層的第一通道長度比前述第二閘極導體層的第二通道長度還長；使前述第一閘極絕緣層比前述第二閘極絕緣層還薄；使前述第一閘極絕緣層的相對介電常數大於前述第二閘極絕緣層的相對介電常數(第六發明)。

於上述第一發明中，前述第一雜質層與前述第二雜質層為N型半導體層，前述通道半導體層為P型半導體層、或者中性型半導體層；前述半導體記憶裝置係進行下列運作而進行前述記憶體抹除操作：當前述記憶體抹除操作開始時，將前述第一雜質層設為比前述通道半導體層還低的電壓，使前述第一雜質層與前述通道半導體層之間的第一PN接面成為順偏壓，而將前述電洞群從前述通道半導體層移往前述第一雜質層的電洞群去除操作；接著將前述第一雜質層設為比前述通道半導體層還高的電壓，使前述第一PN接面成為逆偏壓，以停止前述電洞群之去除的電洞群去除停止操作(第七發明)。

於上述第一發明中，前述半導體基體係相對於基板呈垂直而形成；且該半導體記憶裝置更具有：形成在前述半導體基體的前述基板附近的前述第一雜質層；形成在前述半導體基體的前述第一雜質層之上的前述第一通道半導體層；形成在前述半導體基體的前述第一通道半導體層之上的前述第二通道半導體層；形成在前述半導體基體的前述第二通道半導體層之上的前述第二雜質層；圍繞前述第一通道半導體層的前述第一閘極絕緣層；圍繞前述第二通道半導體層的前述第二閘極絕緣層；圍繞前述第一閘極絕緣層的前述第一閘極導體層；圍繞前述第二閘極絕緣層的前述第二閘極導體層；以及位在前述第一閘極導體層與前述第二閘極導體層之間的第一絕緣層(第八發明)。

1:基板

2:Si柱(具有P型或i型(本徵型)之導電型的Si柱)

3a,3b:N⁺層

4a,4b:閘極絕緣層

5a,5b:閘極導體層

6:絕緣層(用以分離兩層閘極導體層的絕緣層)

7:通道區域

7a:第一通道區域

7b:第二通道區域

9:電洞群

9b:電子群

10:動態快閃記憶單元

21a,21b:傳導帶

22a,22b:價電子帶

23:電洞群(流動於通道半導體層7的電洞群9)

23b:能隙間隧穿

110:不具有電容器的DRAM記憶單元(MOS電晶體)

100:SOI基板

101:SOI基板的SiO₂層

102:浮體

103:源極N⁺層

104:汲極N⁺層

105:閘極導電層

106:電洞

107:電子通道(反轉層)

108:夾止點

109:閘極氧化膜

BL:位元線

C_BL,C_SL:接面電容

C_FB,C_PL,C_WL:電容

FB:浮體

PL:板線

SL:源極線

V_FBH:高電壓狀態

V_FBL:低電壓狀態

V_WLH:高電壓狀態

WL:字元線

β _WL,β _PL,β _BL,β _SL:耦合率

△V_FB:電壓變化量

圖1係第一實施型態之具有SGT之記憶裝置的結構圖。

圖2係用於說明第一實施型態之具有SGT之記憶裝置中之與板線PL連接的第一閘極導體層5a的閘極電容比供字元線WL連接之第二閘極導體層5b的閘極電容還大的情形之效果的圖。

圖3A係用於說明第一實施型態之具有SGT之記憶裝置的寫入操作機制的圖。

圖3B係用於說明第一實施型態之具有SGT之記憶裝置的寫入操作機制的圖。

圖4A係用於說明第一實施型態之具有SGT之記憶裝置的抹除操作機制的圖。

圖4B係用於說明第一實施型態之具有SGT之記憶裝置的抹除操作機制的圖。

圖5係用於說明第一實施型態之具有SGT之記憶裝置的讀取操作機制的圖。

圖6係用於說明習知例之不具有電容器的DRAM記憶單元的寫入操作的圖。

圖7係用於說明習知例之不具有電容器的DRAM記憶單元的操作上之問題點的圖。

圖8係顯示習知例之不具有電容器的DRAM記憶單元的讀取操作的圖。

在下文中，一面參照圖式一面說明本發明之使用半導體元件之記憶裝置(以下稱為動態快閃記憶體)的實施型態。

(第一實施型態)

使用圖1、圖2、圖3A、圖3B、圖4及圖5來說明本發明之第一實施型態的動態快閃記憶單元的結構及操作機制。使用圖1來說明動態快閃記憶單元的結構。並且，使用圖2來說明：當與板線PL連接的第一閘極導體層5a的閘極電容比供字元線WL連接之第二閘極導體層5b的閘極電容還大之情形的效果。並且，使用圖3A與圖3B來說明資料寫入操作機制、使用圖4A與圖4B來說明資料抹除操作機制、使用圖5來說明資料讀取操作機制。

圖1顯示本發明之第一實施型態的動態快閃記憶單元的結構。在形成於基板1(申請專利範圍之「基板」的一例)上之具有P型或i型(本徵型)的導電型之矽半導體柱2(以下，將矽半導體柱稱為「Si柱」)(申請專利範圍之「半導體基體」的一例)內之上下的位置，形成有當一方成為源極(source)時另一方成為汲極(drain)的N⁺層3a,3b(申請專利範圍之「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極之N⁺層3a,3b間之Si柱2的部分即成為通道區域7(申請專利範圍之「通道半導體層」的一例)。第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)係以圍繞上述通道區域7之方式形成。此第一閘極絕緣層4a、第二閘極絕緣層4b會各自與成為此源極、汲極之N⁺層3a,3b相接、或靠近。第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)各自以圍繞第一閘極絕緣層4a、第二閘極絕緣層4b之方式形成。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6(申請專利範圍之「第一絕緣層」的一例)來分離。於是，N⁺層3a,3b間之Si柱2的部分的通道區域7係由被第一閘極絕緣層4a所圍繞的第一通道Si層(第一通道區域7a)(申請專利範圍之「第一通道半導體層」的一例)、及被第二閘極絕緣層4b所圍繞的第二通道Si層(第二通道半導體層7b)(申請專利範圍之「第二通道半導體層」的一例)所構成。藉此形成動態快閃記憶單元10，該動態快閃記憶單元10係由成為源極、汲極之N⁺層3a,3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成。並且，分別地，成為源極的N⁺層3a係與源極線SL(申請專利範圍之「源極線」的一例)連接、成為汲極的N⁺層3b係與位元線BL(申請專利範圍之「位元線」的一例)連接、第一閘極導體層5a係與屬於第一驅動控制線(申請專利範圍之「第一驅動控制線」的一例)的板線PL連接、第二閘極導體層5b係與字元線WL(申請專利範圍之「字元線」的一例)連接。較佳為具有：供板線PL連接的第一閘極導體層5a的閘極電容比供字元線WL連接的第二閘極導體層5b的閘極電容還大的結構。

另外，在圖1中，將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度還長，使得與板線PL連接的第一閘極導體層5a的閘極電容比供字元線WL連接的第二閘極導體層5b的閘極電容還大。但是，除上述之外，還可不將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度還長，而是改變各個閘極絕緣層的膜厚，來將第一閘極絕緣層4a的閘極絕緣膜的膜厚設為比第二閘極絕緣層4b的閘極絕緣膜的膜厚還薄。此外，還可改變各個閘極絕緣層的材料的介電常數，將第一閘極絕緣層4a的閘極絕緣膜的介電常數設得比第二閘極絕緣層4b的閘極絕緣膜的介電常數還高。此外，還可結合閘極導體層5a,5b的長度、閘極絕緣層4a,4b的膜厚、介電常數的任意者，使得與板線PL連接的第一閘極導體層5a的閘極電容比供字元線WL連接的第二閘極導體層5b的閘極電容還大。

圖2(a)至圖2(c)係說明與板線PL連接的第一閘極導體層5a的閘極電容比供字元線WL連接的第二閘極導體層5b的閘極電容還大的情形之效果的圖。

圖2(a)僅將本發明之第一實施型態的動態快閃記憶單元的結構圖的主要部份予以簡易化顯示。動態快閃記憶單元與位元線BL、字元線WL、板線PL、源極線SL連接，且藉由其電壓狀態來決定通道區域7的電位狀態。

圖2(b)係用以說明各者的電容關係之圖。通道區域7的電容C_FB為：連接字元線WL的閘極5b與通道區域7之間的電容C_WL、連接板線PL的閘極5a與通道區域7之間的電容C_PL、連接源極線SL的源極N⁺層3a與通道區域7之間的PN接面的接面電容C_SL、以及連接位元線BL的汲極N⁺層3b與通道區域7之間的PN接面的接面電容C_BL的總和，且以下述式子來表示：

C_FB=C_WL+C_PL+C_BL+C_SL (1)。

因此，字元線WL與通道區域7之間的耦合率β _WL、板線PL與通道區域7之間的耦合率β _PL、位元線BL與通道區域7之間的耦合率β _BL、源極線SL與通道區域7間的耦合率β _SL以下分別表示為：

β _WL=C_WL/(C_WL+C_PL+C_BL+C_SL) (2)

β _PL=C_PL/(C_WL+C_PL+C_BL+C_SL) (3)

β _BL=C_BL/(C_WL+C_PL+C_BL+C_SL) (4)

β _SL=C_SL/(C_WL+C_PL+C_BL+C_SL) (5)

此處，由於C_PL>C_WL，因此β _PL>β _WL。

圖2(c)係用以說明字元線WL的電壓V_WL在讀取操作與寫入操作上升，而在之後下降時的通道區域7的電壓V_FB的變化之圖。此處，當字元線WL的電壓V_WL在從0V上升至高電壓狀態V_WLH時，通道區域7的電壓V_FB從低電壓狀態V_FBL成為高電壓狀態V_FBH時的電位差△V_FB如下：△V_FB=V_FBH-V_FBL=β_WL×V_WLH (6)

由於字元線WL與通道區域7之間的耦合率β_WL很小，而板線PL與通道區域7之間的耦合率β_PL很大，因此△V_FB會很小，而字元線WL的電壓V_WL即使因讀取操作與寫入操作而上升下降，通道區域7的電壓V_FB也幾乎沒有改變。

圖3A與圖3B顯示：本發明的第一實施型態之動態快閃記憶單元的寫入操作。

使用圖3A(a)與圖3A(b)，來說明寫入操作的機制。圖3A(a)為用以說明閘極引發汲極漏電流(申請專利範圍之「閘極引發汲極漏電流」的一例)的產生機制的能帶圖(band diagram)。若位元線BL所連接之第二雜質層(N⁺層3b)的施加電壓比字元線WL所連接之第二閘極導體層5b的施加電壓還高，會使閘極引發汲極漏電流(GIDL Current：Gate Induced Drain Leakage Current)流動。此為第二通道半導體層(第二通道半導體層7b)與第二雜質層(N⁺層3b)之間的第二境界區域(申請專利範圍之「第二境界區域」的一例)中的價電子帶22b與傳導帶21b的能隙受到第二閘極導體層5b與第二雜質層(N⁺層3b)之間的強烈電場而曲折，使得由能隙間隧穿23b(Band-to-band tunneling)所致的電子群9b(申請專利範圍之「電子群」的一例)會隧穿價電子帶22b與傳導帶21b，並往第二雜質層(N⁺層3b)流動。此時所產生的電洞群9(申請專利範圍之「電洞群」的一例)會往屬於浮體FB的通道半導體層7流動。此情況以符號23顯示於圖3A(b)。並且，如圖3A(c)所示，產生的電洞群9為通道區域7的多數載子，將通道區域7充電至正偏壓。

圖3B顯示：“1”寫入操作時之主要節點的施加電壓。在3B中顯示兩種情形：進行“1”寫入操作的記憶單元的情形與不進行“1”寫入操作而維持“0”抹除狀態的記憶單元的情形。首先，進行“1”寫入操作的記憶單元的情形，係對位元線BL施加“1”寫入位元線電壓V_BL1、對源極線SL施加寫入源極線電壓V_SLH、對板線PL施加板線定電壓V_PLL、對字元線WL施加“1”寫入字元線電壓V_WL1。此處，例如，V_BL1為3.5V、V_SLH為2.5V、V_PLL為1V、V_WL1為0V，而字元線WL的電壓比位元線BL的電壓還低3.5V，而處於足以使閘極引發汲極漏電流流動的狀態。

另一方面，圖3B所示之維持“0”抹除狀態的記憶單元的情形，對位元線BL施加“0”抹除位元線電壓V_BL0、對源極線SL施加寫入源極線電壓V_SLH、對板線PL施加板線定電壓V_PLL、對字元線WL施加“0”抹除字元線電壓V_WL0。此處，例如，V_BL0為2.5V、V_SLH為2.5V、V_PLL為1V、V_WL0為2.5V，而字元線WL的電壓為與位元線BL的電壓為相同電壓，閘極引發汲極漏電流不會流動。結果，“1”寫入操作不會發生，而對此記憶單元維持“0”抹除狀態。

接著，當“1”寫入操作結束時，位元線BL、源極線SL、字元線WL會返回各自的重置電壓Vss。此處，Vss例如為0V。板線PL係維持板線定電壓V_PLL。此時，如圖3A(c)所示，產生的電洞群9為通道區域7的多數載子，且將通道區域7充電至正偏壓。由於連接源極線SL的N⁺層3a與連接位元線BL的N⁺層3b為0V，因此通道區域7會藉由連接源極線SL的N⁺層3a與通道區域7之間的第一PN接面(申請專利範圍之「第一PN接面」的一例)、以及連接位元線BL的N⁺層3b與通道區域7之間的第二PN接面(申請專利範圍之「第二PN接面」的一例)，而形成為內建電壓Vb(約0.7V)。當通道區域7被充電為正偏壓時，藉由基板偏壓效果，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的閾值電壓會變低。

藉此，如圖3A(d)所示，連接字元線WL的第二通道區域7b的第二N通道MOS電晶體區域的閾值電壓會變低。進行將該通道區域7的“1”寫入狀態設為第一資料保持電壓(申請專利範圍之「第一資料保持電壓」的一例)的記憶體寫入操作(申請專利範圍之「記憶體寫入操作」的一例)，並分派為邏輯記憶資料“1”。

另外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行寫入操作的一例，亦可為其他可進行寫入操作的操作條件。

使用圖4A(a)至圖4A(c)、及圖4B，來說明記憶體抹除操作(申請專利範圍之「記憶體抹除操作」的一例)機制。N⁺層3a,3b間的通道區域7係電性與基板分離，且形成浮體。圖4A(a)顯示：在抹除操作前於通道區域7儲存著在前一個週期藉由閘極引發汲極漏電流而產生的電洞群9的狀態。並且，如圖4A(b)所示，在抹除操作時，將源極線SL的電壓設為負電壓V_ERA。此處，V_ERA例如為-3V。結果，會與通道區域7的初始電位值無關地，使連接源極線SL之成為源極的N⁺層3a與通道區域7的PN接面成為順偏壓。結果，在前一個週期藉由閘極引發汲極漏電流所產生之儲存在通道區域7的電洞群9會被吸引至源極部的N⁺層3a，使得通道區域7的電位V_FB成為V_FB=V_ERA+Vb，其電壓值會成為第二資料保持電壓(申請專利範圍之「第二資料保持電壓」的一例)。此處，Vb為PN接面的內建電壓，且約為0.7V。因此，V_ERA=-3V的情形，通道區域7的電位係成為-2.3V。此值為抹除狀態的通道區域7之電位狀態。因此，若浮體的通道區域7的電位成為負電壓，藉由基板偏壓效果，N通道MOS電晶體的閾值電壓會變高。

因此，如圖4A(c)所示，供字元線WL連接的第二閘極導體層5b的閾值電壓會變高。該通道區域7的抹除狀態會形成邏輯記憶資料“0”。資料讀取中，將施加於與板線PL連接之第一閘極導體層5a之電壓設定為高於邏輯記憶資料“1”時的閾值電壓且低於邏輯記憶資料“0”時的閾值電壓，藉此，即使提高字元線WL電壓，亦可獲得電流不流動之特性。另外，於圖4B顯示：上述抹除操作時之各主要節點接點的電壓條件例。當記憶體抹除操作結束時，源極線SL會回復至0V。結果，第一PN接面、及第二PN接面都會成為逆偏，而保持通道區域7的電位V_FB。

另外，上述之施加至位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行抹除操作的一例，亦可為其他可進行抹除操作的操作條件。

圖5(a)至圖5(c)為用以說明本發明之第一實施型態的動態快閃記憶單元的讀取操作之圖。如圖5(a)所示，當通道區域7被充電至內建電壓Vb(約0.7V)時，具有連接字元線WL的第二閘極導體層5b的第二N通道MOS電晶體區域的閾值電壓會藉由基板偏壓效果而降低。該狀態分派為邏輯記憶資料“1”。如圖5(b)所示，在進行寫入之前所選擇的記憶區塊成為預先抹除狀態“0”，且通道區域7的電壓V_FB會成為V_FB“0”。藉由寫入操作而隨機地記憶寫入狀態“1”。結果，對字元線WL，作成邏輯“0”與“1”的邏輯記憶資料。如圖5(c)所示，利用兩個閾值電壓相對於該字元線WL的高低差，並由感測放大器(sense amplifier)來進行讀取。

另外，上述之施加至位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行讀取操作的一例，亦可為其他可進行讀取操作的操作條件。

另外，圖1中，較佳為：將板線PL所連接之第一閘極導體層5a的垂直方向的長度設為比字元線WL所連接之第一閘極導體層5b的垂直方向的長度還長，而成為C_PL>C_WL。然而，即使僅附加板線PL，也會使得電容耦合相對於字元線WL的通道區域7之耦合比(C_WL/(C_PL+C_WL+C_BL+C_SL))變小。結果，浮體的通道區域7的電位變動△V_FB會變小。

此外，板線PL的電壓V_PLL例如亦可施加2V的固定電壓。

此外，圖1中，Si柱2的水平剖視形狀即使為圓形形狀、橢圓形狀、長方形狀，亦可進行本實施型態所說明的動態快閃記憶體操作。再者，亦可使圓形形狀、橢圓形狀、長方形形狀的動態快閃記憶單元混合存在於同一晶片上。

此外，在圖1中，係舉以下的SGT為例說明動態快閃記憶元件，該SGT為：設置有圍繞沿垂直方向立起於基板1上之Si柱2的側面整體的第一閘極絕緣層4a、第二閘極絕緣層4b，且具有圍繞第一閘極絕緣層4a、第二閘極絕緣層4b整體的第一閘極導體層5a、第二閘極導體層5b。如本實施型態的說明所示，本動態快閃記憶元件亦可為滿足使藉由閘極引發汲極漏電流所產生的電洞群9被保持於通道區域7之條件的結構。為此，通道區域7亦可為與基板1分離的浮體結構。因此，即便採用例如屬於SGT之其中一種的GAA(Gate All Around(全環繞閘極)：例如參照非專利文獻10)技術、Nanosheet技術(例如，參照非專利文獻11)而相對於基板1水平地形成通道區域的半導體基體，亦可進行上述的動態快閃記憶體操作。此外，亦可為採用SOI(Silicon On Insulator，絕緣體上矽)的裝置結構(例如參照非專利文獻7至10)。在此裝置結構中，通道區域的底部係與SOI基板的絕緣層相接，並且圍繞其他通道區域而被閘極絕緣層、及元件分離絕緣層所圍繞。在此結構中，通道區域亦形成浮體結構。如此，在本實施型態所提供的動態快閃記憶元件中，通道區域只要滿足作為浮體結構的條件即可。此外，即使為將Fin電晶體(例如參照非專利文獻13)形成在SOI基板上的結構，若通道區域為浮體結構，則亦可進行本動態快閃記憶體操作。

此外，本說明書及圖式的式(1)至(9)為用以定性地說明現象所採用的式子，現象不受該等式子所限定。

另外，在圖3A與圖3B的說明中，將字元線WL、位元線BL、源極線SL的重置電壓記載為Vss，惟亦可各自設為不同的電壓。

此外，在4B顯示抹除操作條件的一例。相對於此，只要可實現將位在通道區域7的電洞群9從N⁺層3a、N⁺層3b之任一方或兩方去除的狀態，則亦可改變施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。此外，在區塊抹除操作中，亦可將抹除電壓施加至被選擇之區塊的源極線SL，而將位元線BL設為浮動狀態。

此外，在圖1中，垂直方向中由作為第一絕緣層的絕緣層6所圍繞之部分的通道區域7中，第一通道區域7a、第二通道區域7b之電位分佈會相聯繫地形成。藉此，在垂直方向中，第一通道區域7a、第二通道區域7b的通道區域7會在由作為第一絕緣層的絕緣層6所圍繞的區域相連。

此外，在圖1中，亦可將第一閘極導體層5a分割為兩個以上而各自作為板線的導體電極，並以同步或非同步的方式，藉由相同的驅動電壓、或不同的驅動電壓來使其進行操作。同樣地，亦可將第二閘極導體層5b分割為兩個以上而各自作為字元線的導體電極，並以同步或非同步的方式，藉由相同的驅動電壓、或不同的驅動電壓來使其進行操作。藉此，亦可實施動態快閃記憶體操作。並且，在將第一閘極導體層5a分割為兩個以上的情形，經分割的第一閘極導體層之至少一個係執行上述的第一閘極導體層5a的作用。此外，經分割的第二閘極導體層5b中，經分割的第二閘極導體層的至少一個亦執行上述的第二閘極導體層5b的作用。

另外，上述之施加至位元線BL、源極線SL、字元線WL、板線PL的電壓條件、以及浮體的電壓為用以進行抹除操作、寫入操作、讀取操作之基本操作的一例，只要可進行本發明的基本操作，亦可為其他的電壓條件。

此外，圖1中，第一閘極導體層5a亦可與字元線WL連接，第二閘極導體層5b亦可與板線PL連接。即使如此，亦可進行上述本動態快閃記憶體操作。

本實施型態係提供下列特徵。

(特徵1)

在本實施型態的動態快閃記憶單元中，成為源極、汲極的N⁺層3a,3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b係整體形成為柱狀。而且，分別地，成為源極的N⁺層3a係與源極線SL連接，成為汲極的N⁺層3b係與位元線BL連接，第一閘極導體層5a係與板線PL連接，第二閘極導體層5b係與字元線WL連接。其特徵在於下列構造：供板線PL連接之第一閘極導體層5a的閘極電容比供字元線WL連接之第二閘極導體層5b的閘極電容還大。在本動態快閃記憶單元中，係朝垂直方向積層第一閘極導體層5a、及第二閘極導體層5b。因此，即便是形成為供板線PL連接之第一閘極導體層5a的閘極電容比供字元線WL連接之第二閘極導體層5b的閘極電容還大的構造，也不會使俯視觀看時的記憶單元面積擴大。藉此，可同時地實現動態快閃記憶單元的高性能化與高積體化。並且，資料讀取中，將施加於與板線PL連接之第一閘極導體層5a之電壓設定為高於邏輯記憶資料“1”時的閾值電壓且低於邏輯記憶資料“0”時的閾值電壓，藉此，即使提高字元線WL電壓，亦可獲得電流不流動之特性。此與動態快閃記憶單元的操作容限的擴大相關聯。

(特徵2)

本發明的第一實施型態的動態快閃記憶單元係在記憶體寫入操作時藉由閘極引發汲極漏電流來產生電洞群9，對通道半導體層7充電。因此，比起利用由電流從位元線BL往源極線SL流動所產生的撞擊游離現象來產生電洞群9的情形，可顯著地使消耗電流減少。

(特徵3)

本發明的第一實施型態的動態快閃記憶單元係在抹除時對源極線SL施加負電壓，而位元線BL不施加特定的DC電壓就可保持浮動狀態。結果，不會有從位元線BL往源極線流動的電流。而且，對源極線SL施加抹除電壓V_ERA，通道區域7的電位V_FB會成為：V_FB=V_ERA+Vb，因此，P層的通道區域7、與位元線BL的N⁺層之間的PN接面會成為逆偏壓狀態。因此，對位元線BL也沒有需要施加例如抹除電壓V_ERA的負電壓。結果，就無需與位元線BL連接之電路(例如，在感測放大器電路與位元線BL之間阻斷負電壓，而保護感測放大器電路的緩衝器電路)，可使電路設計非常容易。此外，去除了緩衝器電路，藉此晶片面積也可相應地縮小，而可更廉價地提供動態快閃記憶體。再者，由於沒有緩衝器電路，因此可進行感測放大器電路的高速感測操作。

(特徵4)

關注於本發明之第一實施型態的動態快閃記憶單元的板線PL所連接之第一閘極導體層5a的作用時，動態快閃記憶單元在進行寫入、讀取操作的情形，字元線WL的電壓係上下起伏變動。該情形下，板線PL係擔任使字元線WL與通道區域7之間的電容耦合比降低的作用。結果，可顯著抑制當字元線WL的電壓上下地起伏變動時之通道區域7的電壓變化的影響。藉此，可擴大用以表示邏輯“0”與“1”之字元線WL的SGT電晶體的閾值電壓差。此與動態快閃記憶單元的操作容限的擴大相關聯。

(其他實施型態)

另外，在本發明中，雖然形成Si柱，惟亦可為由Si以外的半導體材料所構成的半導體柱。此點在本發明的其他實施型態中亦復相同。

此外，在縱型NAND(反及)型快閃記憶體(flash memory)電路中，係以半導體柱為通道，朝垂直方向形成複數段由圍繞該半導體柱之通道氧化層、電荷蓄積層、層間絕緣層、控制導體層所構成的記憶單元。在此等記憶體單元之兩端的半導體柱中，具有對應源極的源極線雜質層、及對應汲極的位元線雜質層。此外，相對於一個記憶單元，若其兩側之記憶單元的一方為源極，則另一方發揮作為汲極的作用。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可應用於與NAND型快閃記憶體電路的混合電路。

此外，在圖1中，即使在將N⁺層3a,3b、P層Si柱2之各自的導電型極性設為相反的結構中，仍可執行動態快閃記憶體操作。該情形，屬於N型的Si柱2中，多數載子會變為電子。據此，藉由撞擊游離所產生的電子群會儲存在通道區域7，而設定“1”狀態。

此外，本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變形。此外，上述的實施型態係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，即使視需要而去除上述實施型態之構成要件的一部分，亦均屬本發明之技術思想的範圍內。

(產業上的可利用性)

依據本發明之使用半導體元件的記憶裝置，可獲得一種動態快閃記憶體，該動態快閃記憶體係使用高密度而且高性能的SGT記憶裝置。