TWI799069B - 半導體元件記憶裝置 - Google Patents

半導體元件記憶裝置 Download PDF

Info

Publication number
TWI799069B
TWI799069B TW111100974A TW111100974A TWI799069B TW I799069 B TWI799069 B TW I799069B TW 111100974 A TW111100974 A TW 111100974A TW 111100974 A TW111100974 A TW 111100974A TW I799069 B TWI799069 B TW I799069B
Authority
TW
Taiwan
Prior art keywords
layer
aforementioned
page
voltage
gate
Prior art date
Application number
TW111100974A
Other languages
English (en)
Other versions
TW202243216A (zh
Inventor
作井康司
原田望
Original Assignee
新加坡商新加坡優尼山帝斯電子私人有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 新加坡商新加坡優尼山帝斯電子私人有限公司 filed Critical 新加坡商新加坡優尼山帝斯電子私人有限公司
Publication of TW202243216A publication Critical patent/TW202243216A/zh
Application granted granted Critical
Publication of TWI799069B publication Critical patent/TWI799069B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本發明之記憶裝置係具備頁，該頁係由在基板上排列成矩陣狀之複數個記憶單元構成，該記憶裝置係控制施加於前述頁所包含的各記憶單元的第一閘極導體層、第二閘極導體層、第一雜質區域及第二雜質區域的電壓，以進行將藉由衝擊游離化現象或閘極引發汲極漏電流所形成的電洞群保持於通道半導體層之內部的資料寫入動作，以及控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第三閘極導體層、前述第四閘極導體層、前述第一雜質區域及前述第二雜質區域的電壓，以進行從前述通道半導體層之內部去除前述電洞群的頁抹除動作，並且於前述頁抹除動作時，對感測放大電路輸入用於前述頁寫人動作的頁資料。

Description

半導體元件記憶裝置
本發明係關於一種使用半導體元件的半導體記憶裝置。
近年來，在LSI(Large Scale Integration：大型積體電路)技術開發中，要求記憶元件的高積體化與高性能化。
在通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道(channel)係朝向沿半導體基板之上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極半導體)的通道係相對於半導體基板的上表面朝向垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體相比較，可達到半導體裝置的高密度化。將此SGT作為選擇電晶體使用，能夠進行連接電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻變化元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：可變電阻式記憶體，參照例如非專利文獻4)、依據電流改變磁自旋的方向以改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。再者，存在有不具有電容之以一個MOS電晶體所構成的DRAM記憶單元(memory cell)(參照例如非專利文獻7)等。本發明申請案係有關不具有電阻變化元件及/或電容之能夠僅以MOS電晶體構成的動態快閃記憶體(Dynamic Flash Memory)。
圖6(a)至(d)顯示前述的不具有電容之以一個MOS電晶體所構成的DRAM記憶單元的寫入動作，圖7(a)與(b)顯示動作上的問題點，圖8之(a)至(c)顯示讀出動作(參照非專利文獻7至10)。圖6(a)顯示“1”寫入狀態。在此，記憶單元係由形成在SOI基板之供連接源極線SL的源極N+層103(以下將以高濃度含有施體雜質的半導體區域稱為「N+層」)、供位元線BL連接的汲極N+層104、供字元線WL連接的閘極導體層105、MOS電晶體110的浮體(Floating Body)102構成，且以不具有電容的方式由一個MOS電晶體110構成DRAM的記憶單元。此外，SOI基板的SiO2層101連接於浮體102的正下方。進行以一個此MOS電晶體110所構成的記憶單元的寫入“1”時，係使MOS電晶體110在飽和區域作動。亦即，於從源極N+層103延伸的電子的通道107具有夾止點(pinch off point)108，且未到達連接有位元線的汲極N+層104。當以此種方式將連接於汲極N+層的位元線BL與連接於閘極導體層105的字元線WL一同設成高電壓，將閘極電壓設成汲極電壓的大約1/2程度而使MOS電晶體110作動時，則於靠近汲極N+層104處的夾止點108電場強度呈最大。結果，從源極N+層103朝向汲極N+層104流動之被加速的電子會衝撞Si的晶格，因該時候失去的運動能量而產生電子-電洞對(衝擊游離化現象)。所產生的大部分的電子(未圖示)會到達汲極N+層104。再者，一小部分非常熱的電子會跳過閘極氧化膜109而到達閘極導體層105。同時產生的電洞106會對浮體102充電。此情形下，所產生的電洞因浮體102為P型Si，所以有助於大量載子的增加。當浮體102因所產生的電洞106而被充滿，浮體102的電壓比源極N+層103高出Vb以上時，進一步產生的電洞就會對源極N+層103放電。在此，Vb為源極N+層 103與P層6的浮體102之間的PN接合的內建電壓(built-in voltage)，大約0.7V。圖6(b)顯示浮體102被所產生的電洞106飽和充電的樣態。
接著，使用圖6(c)來說明記憶單元110的寫入“0”動作。存在有對共用的選擇字元線WL隨機地寫入“1”的記憶單元110與寫入“0”的記憶單元110。圖6(c)顯示從“1”寫入狀態改寫成“0”寫入狀態的樣態。寫入“0”時，係將位元線BL的電壓設成負偏壓，而將汲極N+層104與P層的浮體102之間的PN接合設成順偏壓。結果，預先於前週期在浮體102產生的電洞106流動至位元線BL所連接的汲極N+層104。當寫入動作結束時，可獲得以所產生的電洞106充滿的記憶單元110(圖6(b))、與已吐出所產生的電洞後的記憶單元110(圖6(c))的兩個記憶單元的狀態。以電洞106充滿的記憶單元110之浮體102的電位變得比無所產生的電洞的浮體102還高。因此，寫入“1”之記憶單元110的閾值電壓變得比寫入“0”之記憶單元110的閾值電壓還低。其樣態顯示於圖6(d)。
接著，使用圖7(a)與(b)來說明以此一個MOS電晶體110所構成的記憶單元之動作上的問題點。如圖7(a)所示，浮體的電容CFB為字元線所連接的閘極與浮體之間的電容CWL、源極線所連接的源極N+層103與浮體102之間的PN接合的接合電容CSL及位元線所連接的汲極N+層104與浮體102之間的PN接合的接合電容CBL的總和，可表示為
CFB=CWL+CBL+CSL (10)。
再者，字元線所連接的閘極與浮體之間的電容耦合比βWL可表示為
βWL=CWL/(CWL+CBL+CSL) (11)。
因此，當讀出時或寫入時字元線電壓VWL振盪時，構成記憶單元之記憶節點(接點)之浮體102的電壓也受其影響。其樣態如圖7(b)所示。當讀出時或寫入時字元線電壓VWL從0上升至VWLH時，浮體102的電壓VFB就藉由與字元線的電容耦合而從字元線電壓改變之前的初始狀態的電壓VFB1上升到VFB2。其電壓變化量△VFB可表示為△VFB=VFB2-VFB1=βWL×VWLH (12)。在此，於式(11)的βWL中，CWL的貢獻率大，例如CWL：CBL：CSL=8：1：1。此情形下，β=0.8。當字元線例如從寫入時的5V達到寫入結束後的0V時，藉由字元線WL與浮體102的電容耦合而使浮體102接受振幅雜訊高達5V×βWL=4V。因此，存在著無法充分地獲得寫入時的浮體102的“1”電位與“0”電位之電位差裕度的問題點。
圖8(a)至(c)顯示讀出動作，圖8(a)顯示“1”寫入狀態，圖8(b)顯示“0”寫入狀態。然而，實際上即使是因寫入“1”而對浮體102寫入Vb，當因寫入結束而字元線回復到0V時，浮體102就降低至負偏壓。寫入“0”時，由於更進一步地呈負偏壓，所以如圖8(c)所示，寫入時無法充分地增大“1”與“0”之電位差裕度，所以實際上處於難以達到不具有電容之DRAM記憶單元之製品化的狀態。
再者，也有使用兩個MOS電晶體於SOI(Silicon on Insulator：絕緣層上覆矽)層形成一個記憶單元的記憶元件(參照例如專利文獻4、5，which are incorporated herein by these references)。這些元件係以區分兩個MOS電晶體之浮體通道的構成源極或汲極之N+層接觸絕緣層的方式形成。藉由此N+層接觸絕緣層，兩個MOS電晶體之浮體通道係電性分離。因此，積蓄有屬於信號電荷的電洞群之分離的浮體通道的電壓如前述的方式藉由對分別的MOS電晶體的閘極電極施加脈衝電壓而與以式(12)所示同樣地大幅地變化。從而，存在著無法大幅地顯現寫入時的“1”與“0”之電位差裕度的問題點。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394 A1
專利文獻5：US2003/0111681 A1
[非專利文獻]
非專利文獻1: Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2: H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3: H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4: T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5: W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6: M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7: J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8: T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9: T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10: E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11: J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12: N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13: H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14: E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
刪除電容後之一個電晶體型的DRAM(增益單元)中，存在著字元線與浮體之電容耦合大，當資料讀出或寫入時使字元線的電位振盪時，雜訊就會直接傳送到浮體的問題點。結果，引起誤讀出或記憶資料的錯誤改寫的問題，造成難以達到刪除電容後之一個電晶體型的DRAM(增益單元)的實用化。
為了解決上述課題，本發明之半導體元件記憶裝置，係具備：
頁，係包含由複數個記憶單元於基板上排列成矩陣狀而成的區塊，且包含於前述區塊的前述記憶單元係由排列成行狀的複數個前述記憶單元所構成；
前述頁所包含的各記憶單元具有：
半導體基體，係於基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；
第一雜質層與第二雜質層，係設於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體之側面的一部分或全部，與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；
於前述各個記憶單元中，
係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，於前述通道半導體層的內部保持藉由衝擊游離化現象或閘極引發汲極漏電流所產生的電洞群；
於頁寫入動作時，將前述通道半導體層的電壓設成比前述第一雜質層及前述第二雜質層之一方或雙方的電壓高的第一資料保持電壓；
於頁抹除動作時，控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，從前述第一雜質層及前述第二雜質 層之一方或雙方移除前述電洞群，將前述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓；
前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，若前述第一閘極導體層及前述第二閘極導體層之中的一方與字元線連接，則另一方與第一驅動控制線連接；
前述位元線係透過第一切換電路而連接於感測放大電路；
於前述頁抹除動作時，對前述感測放大電路輸入用以進行前述頁寫入動作的頁資料。(第一發明)。
於上述的第一發明中，於前述頁抹除動作時，前述第一切換電路係呈非導通狀態，而對前述感測放大電路輸入前述頁資料。(第二發明)。
於上述的第一發明中，於前述頁抹除動作時，前述第一切換電路係呈非導通狀態，而對前述感測放大電路輸入前述頁資料，當前述頁抹除動作結束時，前述第一切換電路係呈導通狀態，而進行前述頁寫入動作。(第三發明)。
於上述的第一發明中，於前述頁抹除動作時，將前述頁內所有的前述記憶單元之前述通道半導體層的電壓設成第二資料保持電壓(第四發明)。
於上述的第一發明中，於前述頁寫入動作時，將前述頁內所有的前述記憶單元之前述通道半導體層的電壓設成第一資料保持電壓。(第五發明)。
於上述的第一發明中，於前述頁抹除動作時，前述第一切換電路呈非導通狀態，而讀出儲存在前述感測放大電路的前述頁資料。(第六發明)。
於上述的第六發明中，前述感測放大電路所記憶的前述頁資料係於頁抹除動作開始前所讀出的記憶單元的記憶資料(第七發明)。
於上述的第一發明中，前述第一閘極導體層與前述通道半導體層 之間的第一閘極電容係形成為比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大(第八發明)。
於上述的第一發明中，於前述頁抹除動作時，從前述通道半導體層的內部經由前述第二雜質層去除前述電洞群，並將前述第一雜質層設成浮動狀態(第九發明)。
於上述的第一發明中，於前述頁抹除動作時，從前述通道半導體層的內部經由前述第二雜質層去除前述電洞群，並將前述第一雜質層設成接地電壓。(第十發明)。
1:基板
2:具有P型或i型(真性型)之導電型的Si柱、Si柱、矽半導體柱
3a,3b:N+層
4a,4b:閘極絕緣層
5a,5b:閘極導體層
6:用以分離二層閘極導體層的絕緣層、絕緣層
7:通道區域、通道半導體層
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13:夾止點
100:SOI基板
101:SOI基板的SiO2膜、SiO2層
102:浮體(Floating Body)
103:源極N+層
104:汲極N+層
105:閘極導體層
106:電洞
107:反轉層、電子的通道
108:夾止點
109:閘極氧化膜
110:不具有電容的DRAM記憶單元、記憶單元、MOS電晶體
BL:位元線
BL0,BL1至BL3:位元線
C00至C22:記憶單元
CL11至CL33:記憶單元
CSL0至CSL2:列選擇線
FB:浮體
FS:抹除信號
FT:傳送信號
IO,/IO:輸入輸出線
PL:板線
PL0,PL1至PL3:板線
SA0至SA2:感測放大電路
SL:源極線
T0至T13:時刻
T0A至T2A,T0B至T2B,T0C至T2C,T0D至T2D:電晶體
V:電壓
VB:位元線抹除信號
WL:字元線
WL0,WL1至WL3:字元線
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係說明第一實施型態之連接於具有SGT之記憶裝置之板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b的閘極電容大的情形下之效果的圖。
圖3A係用以說明第一實施型態之具有SGT之記憶裝置的寫入動作機制的圖。
圖3B係用以說明第一實施型態之具有SGT之記憶裝置的寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置的頁抹除動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置的頁抹除動作機制的圖。
圖4C係用以說明第一實施型態之具有SGT之記憶裝置的頁抹除動作機制的圖。
圖4D係用以說明第一實施型態之具有SGT之記憶裝置的頁抹除動作機制的圖。
圖4E係用以說明第一實施型態之具有SGT之記憶裝置的頁抹除動作機制的圖。
圖4F係說明第一實施型態之具有SGT之記憶裝置的頁抹除動作時用以輸入頁資料的電路方塊圖。
圖4G係說明第一實施型態之具有SGT之記憶裝置的頁抹除動作時用以輸入頁資料的電路方塊圖。
圖4H係說明第一實施型態之具有SGT之記憶裝置的頁抹除動作時用以輸入頁資料的電路方塊圖。
圖4I係說明第一實施型態之具有SGT之記憶裝置的頁抹除動作時用以輸入頁資料之主要節點的動作波形圖。
圖5係用以說明第一實施型態之具有SGT之記憶裝置的讀出動作機制的圖。
圖6係用以說明以往例之不具有電容之DRAM記憶單元之寫入動作的圖。
圖7係用以說明以往例之不具有電容之DRAM記憶單元之動作上的問題點的圖。
圖8係顯示以往例之不具有電容之DRAM記憶單元之讀出動作的圖。
以下一邊參照圖式一邊說明本發明之使用半導體元件之記憶裝置(以下稱為「動態快閃記憶體」)的實施型態。
(第一實施型態)
使用圖1至圖5來說明本發明之第一實施型態的動態快閃記憶單元(Dynamic Flash Memory Cell)的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。使用圖2來說明連接於板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b的閘極電容大的情形下的效果。使用圖3來說明資料寫入動作機制，使用圖4來說明資料抹除動作機制，使用圖5來說明資料讀出動作機制。
圖1顯示本發明之第一實施型態之動態快閃記憶單元的構造。形成在基板1(申請專利範圍之「基板」的一例)上的具有P型或i型(真性型)之導電型的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍之「半導體基體」的一例)內的上下位置形成有一方為源極時另一方為汲極的N+層3a、3b(申請專利範圍之「第一雜質層」、「第二離質層」的一例)。構成此源極、汲極的N+層3a、3b之間的Si柱2的部分成為通道區域7(申請專利範圍之「通道半導體層」的一例)。以包圍此通道區域7的方式形成有第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b各自連接構成此源極、汲極的N+層3a、3b或是接近N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b的方式各自形成有第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。接著，第一閘極導體層5a、第二閘極導體層5b藉由絕緣層6(申請專利範圍之「第一絕緣層」的一例)而分離。接著，N+層3a、3b之間的通道區域7係由以第一閘極絕緣層4a包圍的第一通道Si層7a(申請專利範圍之「第一通道半導體層」的一例)、與以第二閘極絕緣層4b包圍的第二通道Si層7b(申請專利範圍之「第二通道半導體層」的一例)構成。藉此，形成由構成源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元10。接著，分別地，構成源極的N+層3a連接於源極線SL(申請專利範圍之「源極線」的一例)，構成汲極的N+層3b連接於位元線BL(申請專利範圍之「位元線」的一例)，第一閘極導體層5a連接於板線PL(申請專利範圍之「第一驅動控制線」的一例)，第二閘極導體層5b連接於字元線WL(申請專利範圍之「字元線」的一例)。較佳為具有板線PL所連接的第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘極導體層5b的閘極電容大的構造。
此外，在圖1中，以使連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大的方式，將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度更長。但是，此外也可不將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度還長，而改變各自的閘極絕緣層的膜厚，而將第一閘極絕緣層4a的閘極絕緣膜的膜厚設成比第二閘極絕緣層4b的閘極絕緣層的膜厚還薄。再者，也可改變各自的閘極絕緣層之材料的介電常數，而將第一閘極絕緣層4a之閘極絕緣膜的介電常數設成比第二閘極絕緣層4b之閘極絕緣膜的介電常數高。再者，也可將閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數之其中任何者予以組合而設成連接於板線PL之第一閘極導體層5a的閘極電容比連接於字元線WL之第二閘極導 體層5b的閘極電容大。
圖2(a)至(c)係說明連接於板線PL之第一閘極導體層5a的閘極電容比連接於字元線WL之第二閘極導體層5b的閘極電容大的情形下的效果的圖。
圖2之(a)係僅簡略化顯示本發明之第一實施型態之動態快閃記憶單元之構造圖的主要部分。動態快閃記憶單元連接有位元線BL、字元線WL、板線PL、源極線SL，依據其電壓狀態而決定通道區域7的電位狀態。
圖2之(b)係用以說明各自的電容關係的圖。通道區域7的電容CFB係字元線WL所連接的閘極導體層5b與通道區域7之間的電容CWL、板線PL所連接的閘極導體層5a與通道區域7之間的電容CPL、源極線CL所連接的源極N+層3a與通道區域7之間的PN接合的接合電容CSL及位元線BL所連接的汲極N+層3b與通道區域7之間的PN接合的接合電容CBL的總和，可表示成
CFB=CWL+CPL+CBL+CSL (1)。
因此，以下分別表示字元線WL與通道區域7之間的耦合率βWL、板線PL與通道區域7之間的耦合率βPL、位元線BL與通道區域7之間的耦合率βBL、源極線SL與通道區域7之間的耦合率βSL。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此說明，由於CPL>CWL，所以βPL>βWL。
圖2(c)係用以說明字元線WL的電壓因讀出動作與寫入動作而上升，之後下降時之通道區域7之電壓VFB之變化的圖。在此，字元線WL的電壓VWL 從0V上升至高電壓狀態VWLH時，通道區域7之電壓VFB從低電壓狀態VFBL達到高電壓狀態VFBH時的電位差△VFB如以下所示。
△VFB=VFBH-VFBL=β WL×VWLH (6)
由於字元線WL與通道區域7之間的耦合率βWL小，板線PL與通道區域7之間的耦合率βPL大，所以△VFB小，即使字元線WL的電壓VWL因讀出動作與寫入動作而上升下降，通道區域7的電壓VFB也幾乎不會改變。
圖3A(a)至(c)顯示本發明之第一實施型態之動態快閃記憶單元的頁寫入動作(申請專利範圍之「頁寫入動作」的一例)。圖3A(a)顯示寫入動作的機制，圖3A(b)顯示構成位元線BL、源極線SL、板線PL、字元線WL及浮體FB的通道區域7的動作波形。在時刻T0，動態快閃記憶單元處於“0”抹除狀態，通道區域7的電壓呈VFB“0”。再者，VSS施加於位元線BL、源極線SL、字元線WL，VPLL施加於板線PL。在此，例如VSS為0V，VPLL為2V。接著於時刻T1至T2，當位元線BL從VSS往VBLH上升時，例如VSS為0V時，通道區域7的電壓就藉由位元線BL與通道區域7的電容結合而成為VFB“0”+βBL×VBLH。
接著，使用圖3A(a)與(b)來說明動態快閃記憶單元的寫入動作。在時刻T3至T4，字元線WL從VSS往VWLH上升。藉此，一旦將字元線WL所連接的第二閘極導體層5b包圍通道區域7的第二N通道MOS電晶體區域的“0”抹除的閾值電壓設成VWL“0”時，伴隨著字元線WL的電壓上升，從VSS至VtWL“0”為止，藉由字元線WL與通道區域7的第二電容耦合，通道區域7的電壓成為VFB“0”+βBL×VBLH+βWL×VtWL“0”。當字元線WL的電壓上升至VtWL“0”以上時，第二閘極導體層5b之內周的通道區域7就會形成環狀的反轉層12b，而阻擋字元線WL與通道 區域7的第二電容耦合。
接著，使用圖3A之(a)與(b)來說明動態快閃記憶單元的寫入動作。在時刻T3至T4，對板線PL所連接的第一閘極導體層5a固定輸入例如VPLL=2V，使字元線WL所連接的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3A之(a)所示，板線PL所連接的第一閘極導體層5a之內周的通道區域7形成環狀的反轉層12a，於該反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域係以飽和區域進行動作。另一方面，具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域係以線性區域進行動作。結果，字元線WL所連接的第二閘極導體層5b之內周的通道區域7不存在夾止點而於閘極導體層5b的內周全面形成反轉層12b。此字元線WL所連接的第二閘極導體層5b之內周全面地形成的反轉層12b係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域之實質上的汲極來作動。結果，在串聯連接的具有第一閘極導體層5a的第一N通道MOS電晶體區域與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間的通道區域7的第一交界區域電場最大，在此區域會產生衝擊游離化(impact ionization)現象。由於此區域係從具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域觀看時之源極側的區域，所以將此現象稱為源極側衝擊游離化現象。藉由此源極側衝擊游離化現象，電子會從源極線SL所連接的N+層3a朝向位元線所連接的N+層3b流動。經加速的電子會衝撞晶格Si原子，藉由其運動能量而產生電子-電洞對。所產生的電子的一部分往第一閘極導體層5a與第二閘極導體層5b流動，惟大半往位元線BL所連接的N+層3b流動(未圖示)。
如圖3A(c)所示，所產生的電洞群9(申請專利範圍之「電洞群」的 一例)為通道區域7的多數載子，會將通道區域7充電成正偏壓。由於源極線SL所連接的N+層3a為0V，所以通道區域7會被充電至源極線SL所連接之N+層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。當通道區域7被充電成正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的閾值電壓就因基板偏壓效應而變低。
接著，使用圖3A(b)來說明動態快閃記憶單元的寫入動作。在時刻T6至T7，字元線WL的電壓從VWLH降低至VSS。此時字元線WL與通道區域7進行第二電容耦合，然而反轉層12b會阻擋此第二電容耦合，直到字元線WL的電壓VWLH達到通道區域7之電壓為Vb時之第二N通道MOS電晶體區域的閾值電壓VtWL“1”以下。因此，字元線WL與通道區域7之實質上的電容耦合僅在字元線WL達到VtWL“1”以下，並下降至VSS時。結果，通道區域7的電壓為Vb-βWL×VtWL“1”。在此，VtWL“1”比前述VtWL“0”低，而βWL×VtWL“1”較小。
接著，使用圖3A之(b)來說明動態快閃記憶單元的寫入動作。在時刻T8至T9，位元線BL從VBLH降低至VSS。此時位元線BL與通道區域7進行電容耦合，因此，最後通道區域7的“1”寫入電壓VFB“1”如以下所示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
在此，位元線BL與通道區域7的耦合比βBL也較小。藉此，如圖3B所示，字元線WL所連接的第二通道區域7b之第二N通道MOS電晶體區域的閾值電壓變低。進行將此通道區域7之“1”寫入狀態設成第一資料保持電壓(申請專利範圍之「第一資料保持電壓」的一例)的頁寫入動作，並分配為邏輯記憶資料“1”。
此外，於寫入動作時，也可取代第一交界區域而改為在第一雜質層3a與第一通道半導體層7a之間的第二交界區域，或在第二雜質層3b與第二通道 半導體層7b之間的第三交界區域以衝擊游離化現象產生電子-電洞對，而以所產生的電洞群9對通道區域7充電
使用圖4A至圖4E來說明頁抹除動作(申請專利範圍之「頁抹除動作」的一例)機制。
圖4A顯示用以說明頁抹除動作之記憶區塊電路圖。在此，顯示由3行×3列共計九個記憶單元CL11至CL33，然而實際的記憶區塊(申請專利範圍之「區塊」的一例)比此矩陣大。記憶區塊排列成矩陣狀時，將其排列之一方的方向稱為「行方向」(或「行狀」)，將與上述一方的方向垂直的方向稱為「列方向」(或「列狀」)。各記憶單元連接有源極線SL、位元線BL1至BL3、板線PL1至PL3、字元線WL1至WL3。例如假設於此區塊，選擇板線PL2與字元線WL2所連接的記憶單元CL21至CL23，以進行頁抹除動作。
使用圖4B(a)至(d)與圖4C來說明頁抹除動作的機制。在此，N+層3a、3b之間的通道區域7電性地從基板分離而成為浮體。圖4B(a)顯示抹除動作之主要節點的時序動作波形圖。於圖4B(a)中，T0至T2表示從抹除動作開始至結束為止的時刻。圖4B(b)顯示於抹除動作前的時刻T0，在之前的周期藉由衝擊游離化所產生的電洞群9儲存於通道區域7的狀態。然後，於時刻T1至T2，位元線BL1至BL3與源極線SL各自從VSS達到VBLH與VSLH的高電壓狀態。在此，VSS例如為0V。此動作在接著的第一期間的時刻T3至T4，因頁抹除動作所選擇的板線PL2及字元線WL2各自從第一電壓VPLL達到第二電壓VPLH，及從第三電壓VSS達到第四電壓VWLH的高壓狀態，而不會於通道區域7形成板線PL2所連接的第一閘極導體層5a之內周的反轉層12a及字元線WL2所連接的第二閘極導體層5b之內周的反轉層12b。因此，VBLH與VSLH的電壓較佳為將字元線WL2側的第二N通道MOS電晶體區域及板線PL2側的第一N通道MOS電晶體區域的閾值電壓分別設為VtWL與VtPL時，VBLH>VWLH+VtWL、VSLH>VPLH+VtPL。例如，VtWL與VtPL為0.5V時，VWLH與VPLH設定為3V，VBLH與VSLH設定為3.5V以上即可。
接著，說明圖4B(a)的頁抹除動作機制。在第一期間的時刻T3至T4，伴隨著板線PL2與字元線WL2呈第二電壓VPLH與第四電壓VWLH的高壓狀態，浮動狀態的通道區域7的電壓因板線PL2與通道區域7的第一電容耦合及字元線WL2與通道區域7的第二電容耦合而被推上。通道區域7的電壓從“1”寫入狀態的VFB“1”達到高電壓。此乃由於位元線BL1至BL3與源極線SL的電壓為VBLH與VSLH的高電壓，所以源極N+層3a和通道區域7之間的PN接合與汲極N+層3b和通道區域7之間的PN接合為反偏壓狀態，因此，能夠達到升壓。
接著，說明圖4B(a)的頁抹除動作機制。接著在第二期間的時刻T5至T6，位元線BL1至BL3與源極線SL的電壓從高電壓的VBLH與VSLH往Vss下降。結果，源極N+層3a和通道區域7之間的PN接合與汲極N+層3b和通道區域7之間的PN接合如圖4B(c)所示呈順偏壓狀態，通道區域7之電洞群9之中的殘留電洞群排出至源極N+層3a與汲極N+層3b。結果，通道區域7的電壓VFB成為源極N+層3a和P層的通道區域7形成的PN接合與汲極N+層3b和P層的通道區域7形成的PN接合的內建電壓Vb。
接著，說明圖4B(a)的頁抹除動作機制。在下一個時刻T7至T8，位元線BL1至BL3與源極線SL的電壓從Vss往高電壓的VBLH與VSLH上升。藉由此措施，如圖4B(d)所示，在第三期間的時刻T11至T12，以使將板線PL2與字元線WL2各自從第二電壓VPLH與第四電壓VWLH各自下降至第一電壓VPLL與第三電壓Vss時，於通道區域7不形成板線PL2側的反轉層12a與字元線WL2側的反轉層12b的方式，良好效率地使通道區域7的電壓VFB藉由板線PL2與通道區域7的第一電容耦合和字元線WL2與通道區域7的第二電容耦合而從Vb達到VFB “0”。因此，“1”寫入狀態與“0”寫入狀態之通道區域7的VFB能以下式表示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
VFB“0”=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB“1”-VFB“0”=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL“1”-βBL×VBLH (9)
在此，βWL與βPL的和為0.8以上，△VFB變大，可獲得足夠的裕度。
其結果如圖4C所示，在“1”寫入狀態與“0”寫入狀態可大幅地獲得裕度。在此，於“0”寫入狀態中，板線PL2側的閾值電壓因基板偏壓效應而變高。從而，當將板線PL2的施加電壓設成例如其閾值電壓以下時，板線PL2側的第一N通道MOS電晶體區域就呈非導通而不會流通記憶單元電流。顯示有其樣態。
接著，說明圖4B(a)的頁抹除動作機制。在下一個第三期間的時刻T11至T12，位元線BL1至BL3與源極線SL的電壓各自從VBLH往VSS下降，從VSLH往VSS下降，而結束抹除動作。此時，位元線BL1至BL3與源極線SL因電容耦合而使通道區域7的電壓有若干降低，然而由於與在時刻T7至T8由位元線BL1至BL3與源極線SL藉由電容耦合而使通道區域7的電壓上升的量相等，所以位元線BL1至BL3與源極線SL之電壓的上升下降相抵消，結果不對通道區域7的電壓造成影響。進行將此通道區域7之“0”抹除狀態的電壓VFB“0”設為第二資料保持電壓(申請專利範圍之「第二資料保持電壓」的一例)的頁抹除動作，並分配於邏輯記憶資料“0”。
接著，使用圖4D(a)至(d)來說明頁抹除動作的機制。圖4D之與圖 4B的不同點在於頁抹除動作中，位元線BL1至BL3設成接地電壓(申請專利範圍之「接地電壓」的一例)VSS或浮動狀態(申請專利範圍之「浮動狀態」的一例)，以及字元線WL2固定於VSS。藉此，在時刻T1至T2，即使源極線SL從VSS上升至VSLH，字元線WL2的第二N通道MOS電晶體區域也呈非導通而不流通記憶單元電流。因此，不會因衝擊游離化現象造成產生電洞群9。此外，與圖4B同樣地，源極線SL振盪於VSS與VSLH之間，板線PL2振盪於VPLL與VPLH之間。結果，如圖4D(c)所示，電洞群9往源極線SL之第一雜質層N+層3a排出。
接著，使用圖4E之(a)至(d)來說明頁抹除動作的機制。圖4E之與圖4B的不同點在於頁抹除動作中，源極線SL設成VSS或浮動狀態，以及板線PL2固定於VSS。藉此，在時刻T1至T2，即使位元線BL1至BL3從VSS上升至VBLH，板線PL2的第一N通道MOS電晶體區域也呈非導通而不流通記憶單元電流。因此，不會因衝擊游離化現象造成產生電洞群9。此外，與圖4B同樣地，位元線BL1至BL3振盪於VSS與VSLH之間，字元線WL2振盪於VSS與VWLH之間。結果，如圖4E之(c)所示，電洞群9往位元線BL1至BL3之第二雜質層N+層3b排出。
圖4F至圖4H係說明第一實施型態之具有動態快閃記憶單元之記憶裝置的頁抹除動作時用以輸入頁資料的電路方塊圖，圖4I係其主要節點的動作波形圖。
於圖4F中，3行×3列的記憶單元C00至C22構成區塊的一部分。在此係顯示3行×3列的記憶單元C00至C22，惟於實際的區塊中，記憶單元構成比3行×3列更大的矩陣。於各記憶單元連接有字元線WL0至WL2、板線PL0至PL2、源極線SL、位元線BL0至BL2。其閘極輸入傳送信號FT的電晶體T0C至T2C構成第一切換電路(申請專利範圍之「第一切換電路」的一例)。再者，其閘極連接抹 除信號FS的電晶體T0D至T2D的汲極連接位元線抹除信號VB，源極連接各位元線BL0至BL2。各位元線BL0至BL2經由第一切換電路而連接感測放大電路SA0至SA2(申請專利範圍之「感測放大電路」的一例)。感測放大電路SA0至SA2經由其閘極連接列選擇線CSL0至CSL2的電晶體T0D至T2D而連接一對互補的輸入輸出線IO與/IO。
圖4G顯示在任意的時序中，記憶單元C00至C22之中，對記憶單元C01、C02、C10、C12、C21隨機地進行“1”寫入，於其通道半導體層7積蓄著電洞群9的樣子。
使用圖4I於以下具體地說明有關圖4H顯示的選擇例如記憶單元C01、C11、C21構成的頁(申請專利範圍之「頁」的一例)，並對這些記憶單元進行頁抹除動作的例子。
於圖4I所示的時刻T1開始頁抹除動作，此頁抹除動作的期間，連接記憶單元C01、C11、C21的板線PL1於頁寫入動作與頁讀出動作中，從固定的低電壓VPLL下降至VSS。在此，VSS例如為0V。藉此方式，板線進行閘極輸入的第一N通道MOS電晶體區域呈非導通狀態。從而，即使位元線BL0至BL2於頁抹除動作中振盪於VSS與VBLH之間，記憶單元電流也不會流通至記憶單元C01、C11、C21，而不會因衝擊游離化現象造成產生電洞群9。此外，當開始頁抹除動作時，抹除信號FS從VSS上升至VFSH，而從電晶體T0D至T2D的汲極對位元線BL0至BL2供給位元線抹除信號VB。結果，位元線BL0至BL2於頁抹除動作中振盪於VSS與VBLH之間。再者，從其他的位元線抽出電洞群9的頁抹除動作與圖4E(a)的說明相同。
以下具體地說明進行圖4I顯示的於記憶單元C01、C11、C21中的 頁抹除動作的期間，以與此並行的方式對感測放大電路輸入用於頁寫入動作之頁資料(申請專利範圍之「頁資料」的一例)的情形。
於圖4I所示的頁抹除動作的開始時刻T1，由於傳送信號FT為VSS，所以其閘極輸入傳送信號FT的電晶體T0C至T2C呈非導通狀態，位元線BL0至BL2從感測放大電路SA0至SA2切離。結果，位元線BL0至BL2的頁抹除動作中VSS與VBLH之間的振盪不會對感測放大電路SA0至SA2造成影響。
於圖4I所示的頁抹除動作中，從互補的輸入輸出線IO與/IO藉由列選擇線CSL0至CSL2依序輸入電晶體T0A至T2B，而將頁資料輸入感測放大電路SA0至SA2。如此方式地，藉由將頁資料的輸入與頁抹除動作以並列的方式進行，能夠大幅地縮短頁寫入動作時間。
當在圖4I所示之時刻T12結束頁抹除動作時，於時刻T13，已輸入感測放大電路SA0至SA2的頁資料被寫入到記憶單元C01、C11、C21。此外，在時刻T13，傳送信號FT從VSS達到VFTH而使電晶體T0C至T2C導通。結果，位元線BL0至BL2與感測放大電路SA0至SA2連接。
再者，圖4F至圖4H所示的電路方塊，能夠將本發明之第一實施型態之具有動態快閃記憶單元之記憶裝置的頁抹除動作時記憶在感測放大電路SA0至SA2的頁資料輸出至互補的輸入輸出線IO與/IO。以下使用圖4G與圖4H具體地進行說明。
假設圖4G所示的選擇字元線WL1，且分別於位元線BL0至BL2讀出記憶單元C01、C11、C21的記憶資料的情形。此頁讀出動作中，傳送信號FT為VFTH，作為第一切換電路的電晶體T0C至T2C呈導通狀態，記憶單元C01、C11、C21的記憶資料讀出至感測放大電路SA0至SA2，因此進行“0”與“1”的邏輯判定。其後，當開始以圖4H所示的頁抹除動作時，傳送信號FT從VFTH往Vss下降，作為第一切換電路的電晶體T0C至T2C呈非導通狀態。結果，位元線BL0至BL2與感測放大電路SA0至SA2電性地切離。頁抹除動作係例如記憶單元C01、C11、C21所記憶的頁資料被抹除。此例子中，記憶單元C01的“1”資料、記憶單元C011的“0”資料、記憶單元C21的“1”資料全部被抹除而呈“0”資料。感測放大電路SA0至SA2記憶有來自記憶單元C01、C11、C21讀出頁資料。接著，藉由列選擇線CSL0至CSL2依序對電晶體T0A至T2B的閘極輸入，感測放大電路SA0至SA2所記憶的頁資料輸出至互補的輸入輸出線IO與/IO。
如上述的方式藉由第一切換電路，電性地將位元線與感測放大電路切離，藉此，能夠於頁抹除動作中自由地讀出感測放大電路所記憶的頁資料，或對感測放大電路輸入用於頁寫入動作的頁資料。因此，能夠以頁讀出動作或頁寫入動作之背後的盲(blind)動作進行頁抹除動作。結果，能夠提供與高速的系統對應的記憶裝置。
圖5(a)至(c)係用以說明本發明之第一實施型態之動態快閃記憶單元的讀出動作的圖。如圖5(a)所示，當通道區域7被充電至內建電壓(大約0.7V)時，具有字元線WL所連接的第二閘極導體層5b之第二N通道MOS電晶體區域的閾值電壓因基板偏壓效應而降低。將此狀態分配成邏輯記憶資料“1”。如圖5(b)所示，進行寫入動作之前選擇的記憶區塊預先呈抹除狀態“0”，通道區域7的電壓VFB為VFB“0”。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL製成邏輯“0”與“1”的邏輯記憶資料。如圖5(c)所示，利用相對於此字元線WL之兩個閾值電壓的高低差而以感測放大器進行讀出。於資料讀出時，將施加於與板線PL相連的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此如圖5(c)所示可得到即使提高字元線 WL電壓也不會有電流流動之特性。
再者，於圖1中，Si柱2的水平剖面形狀為圓形狀、橢圓狀、長方形狀都能夠進行本實施型態說明的動態快閃記憶體動作。再者，也可在同一晶片上混合圓形狀、橢圓狀、長方形狀的動態快閃記憶單元。
再者，圖1中以設置將基板上沿垂直方向豎立的Si柱2之側面整體包圍的第一閘極絕緣層4a、第二閘極絕緣層4b，且包圍第一閘極絕緣層4a、第二閘極絕緣層4b的整體的方式具有第一閘極導體層5a、第二閘極導體層5b的SGT為例說明了動態快閃記憶元件。如本實施型態的說明所示，本動態快閃記憶元件只要是滿足因衝擊游離化現象產生的電洞群9保持於通道區域7的條件之構造即可。因此，只要是通道區域7與基板1分離的浮動體構造即可。藉此，使用例如屬於SGT之一的GAA(Gate All Around：參照例如非專利文獻10)技術、Nanosheet(奈米片)技術(參照例如非專利文獻11)，將通道區域的半導體基體相對於基板1水平地形成，也能夠進行前述的動態快閃記憶動作。再者，也可為使用SOI(Silicon On Insulator)的設備構造(參照例如非專利文獻7至10)。此設備構造中，通道區域的底部接觸SOI基板的絕緣層，而且包圍其他的通道區域並且以閘極絕緣層及元件分離絕緣層包圍。於此構造中，通道區域也構成浮體構造。如此一來，本實施型態提供的動態快閃記憶元件只要是滿足通道區域為浮體構造的條件即可。再者，於SOI基板上形成有Fin電晶體(參照例如非專利文獻13)的構造也只要是通道區域為浮體構造就能夠進行本動態快閃動作。
再者，也可於“1”寫入中，使用GIDL(Gate Induced Drain Leakage：閘極誘導汲極漏)電流(參照例如非專利文獻14)而產生電子-電洞對，並以所產生的電洞對充滿通道區域7內。
再者，本說明書及圖式之式(1)至(12)係用以定性地(qualitatively)說明現象而使用的式，而現象並非藉由這些式所限定者。
此外，圖3A與圖3B的說明中，字元線WL、位元線BL、源極線SL的復歸電壓(reset voltage)記載為VSS，惟也可將這些線的電壓設成不同的電壓。
再者，圖4顯示抹除動作條件的一例。相對於此，若能夠實現從N+層3a、N+層3b之任一方或雙方去除在通道區域7的電洞群9的狀態，則也可改變施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。再者，也可於頁抹除動作中，對所選擇的頁的源極線SL施加電壓，而將位元線BL設成浮動狀態。再者，也可於頁抹除動作中，對所選擇的頁的位元線BL施加電壓而將源極線SL設成浮動狀態。
再者，於圖1中，在垂直方向以作為第一絕緣層的絕緣層6所包圍的部分之通道區域7中，係以第一通道區域7a、第二通道區域7b的電位分相連結的方式形成。藉此，第一通道區域7a、第二通道區域7b的通道區域7於垂直方向以作為第一絕緣層的絕緣層6所包圍的區域相連結。
此外，於圖1中，較佳為將板線PL連接的第一閘極導體層5a之垂直方向的長度設成比字元線WL連接的第二閘極導體層5b之垂直方向的長度更長而設成CPL>CWL。然而，僅以附加板線PL，電容耦合的耦合比(CWL/(CPL+CWL+CSL))相對於字元線WL的通道區域7變小。結果，浮體之通道區域7的電位變動△VFB變小。
再者，板線PL的電壓VPLL在以區塊抹除動作進行選擇抹除以外的各動作模式中，也可施加例如2V的固定電壓。
此外，本說明書及申請專利範圍中稱為「閘極絕緣層或閘極導體層等覆蓋通道等」的情形下的「覆蓋」的意思，乃包含如SGT或GAA之包圍整體的情形，以及如Fin電晶體之以留下一部分的方式來包圍的情形，並且也包含如平面式電晶體之重疊於平面構造上的情形。
再者，於圖1中，也可將第一閘極導體層5a分割成兩個以上，並各自設為板線的導體電極，以同步或非同步，相同的驅動電壓或不同的驅動電壓使其作動。同樣地，也可將第二閘極導體層5b分割成兩個以上，並各自設為字元線的導體電極，以同步或非同步，相同的驅動電壓或不同的驅動電壓使其作動。以此方式也能夠進行動態快閃記憶動作。將第一閘極導體層5a分割成兩個以上時，所分割的第一閘極導體層之至少一者係進行作為上述第一閘極導體層5a的作用。再者，於所分割的第二閘極導體層5b，所分割的第二閘極導體層之至少一者也進行作為上述第二閘極導體層5b的作用。
再者，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件與浮體電壓係用以進行抹除動作、寫入動作、讀出動作之基本動作的一例，只要是能夠進行本發明的基本動作，則也可為其他的電壓條件。
再者，於圖1中，第一閘極導體層5a亦可連接於字元線WL，第二閘極導體層5b亦可連接於板線PL。以此方式連接，亦可達成上述本動態快閃記憶體之動作。
本實施型態提供以下記載的特徵。
(特徵1)
本實施型態的動態快閃記憶單元中，構成源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b整體形成柱狀。再者，分別為構成源極的N+層3a連接於源極線SL，構成汲極的N+層3b連接於位元線BL，第一閘極導體層5a連接於板線PL，第二閘極導體層5b連接於字元線WL。以板線PL所連接的第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘極導體層5b的閘極電容大的構造為特徵。本動態快閃記憶單元中，第一閘極導體層與第二閘極導體層沿垂直方向積層。因此，即使是板線 PL所連接的第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘極導體層5b的閘極電容大的構造，於俯視下，也不會使記憶單元面積增大。藉此，能夠同時實現動態快閃記憶單元的高性能化與高積體化。
(特徵2)
本發明之第一實施型態的動態快閃記憶單元的頁抹除動作中，能夠將用於頁寫入動作的頁資料輸入至感測放大電路。結果，藉由並列地進行頁資料的輸入與頁抹除動作而能夠大幅地縮短頁寫入動作時間。
(特徵3)
進行本發明之第一實施型態的動態快閃記憶單元的頁抹除動作時，板線PL所連接的第一閘極導體層5a及字元線WL所連接的第二閘極導體層5b之雙方或一方從低電壓狀態達到高電壓狀態，藉由與通道區域7的電容耦合而將源極N+層3a與通道區域7之間的PN接合及汲極N+層3b與通道區域7之間的PN接合之雙方或一方設成順偏壓狀態，而容易將通道區域7的電洞群9排出至源極N+層3a與汲極N+層3b。藉此，例如當預先將位元線與感測放大電路切離時，就能在感測放大電路的動作中進行頁抹除動作。亦即，於頁抹除動作中能夠從感測放大電路讀出頁資料也能夠對感測放大電路輸入頁資料。因此，能夠以其他的讀出寫入的動作之背後的盲動作執行頁抹除動作。結果，能夠實現高速的改寫、讀出。
(特徵4)
接著以本發明之第一實施型態的動態快閃記憶單元的(特徵2)所說明的動作，板線PL所連接的第一閘極導體層5a及字元線WL所連接的第二閘極導體層5b之雙方或一方從高電壓狀態回復到低電壓狀態，再次藉由與通道區域7的電容耦合而將通道區域7的電壓設成負偏壓。如此一來，能夠以不會對源極N+層3a或汲極N+層3b施加負偏壓的方式將“0”抹除狀態的通道區域7的電壓設成負偏壓。藉 此，不須要用以施加負偏壓的雙重構造井(well)或負偏壓產生電路，即可容易地達成記憶核心及周邊電路設計與製程(process)。
(特徵5)
當注視於本發明之第一實施型態的動態快閃記憶單元之板線PL連接的第一閘極導體層5a的作用時，動態快閃記憶單元進行寫入、讀出動作之際，字元線WL的電壓會上下振盪。此時，板線PL發揮使字元線WL與通道區域7之間的電容耦合降低的作用。結果，能夠顯著地抑制字元線WL的電壓上下振盪時之通道區域7之電壓變化的影響。藉此，能夠增大其表示邏輯“0”與“1”之字元線WL之SGT電晶體之閾值電壓差。此一特點有助於動態快閃記憶單元之動作裕度的擴大。並且，於資料讀出時，將施加於與板線PL相連的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此可得到即使提高字元線WL電壓也不會有電流流動之特性。此更有助於動態快閃記憶單元之動作裕度的擴大。
(特徵6)
第一實施型態的動態快閃記憶單元係進行以圖4A至圖4E所說明的頁抹除動作，然而與快閃記憶體相比較，係以遠遠低的電場進行改寫。因此，在可靠度上不須要確定頁抹除動作的改寫次數限制。
(其他實施型態)
此外，本發明係形成Si柱，然而也可為由Si以外的半導體材料構成的半導體柱。此一方式於本發明之其他的實施型態中也相同。
再者，縱型NAND(反及閘)型快閃記憶電路中，係將半導體柱設為通道，由包圍此半導體柱之通道氧化層、電荷積蓄層、層間絕緣層、控制導體層構成的記憶單元係沿垂直方向形成複數段。於這些記憶單元之兩端的半導體柱具有與源極對應的源極線雜質層及與汲極對應的位元線雜質層。再者，相對於一 個記憶單元，若其兩側的記憶單元之一方為源極，則另一方擔當進行汲極的作用。如此一來，縱型NAND型快閃記憶電路為SGT電路的一種。從而，本發明也能夠適用於與NAND型快閃記憶電路的混合電路。
再者，於“1”寫入中，也可藉由非專利文獻14記載的使用閘極引發汲極漏(GIDL：Gate Induced Drain Leakage)電流的衝擊游離化現象而產生電子-電洞對，並以所產生的電洞對充滿浮體FB內。此方式於本發明之其他的實施型態中也相同。
再者，於圖1中，將N+層3a、3b、P層Si柱2之各自的導電型的極性設成相反的構造也能夠進行動態快閃記憶動作。此情形下，在N型的Si柱2中，多數載子成為電子。從而，因衝擊游離化現象而產生的電子群儲存於通道區域7而設定成“1”狀態。
再者，本發明在不脫離本發明之廣義的精神與範圍下，可為各式各樣的實施型態及變形。再者，上述的各實施型態係用以說明本發明之一實施例的實施型態，並非限定本發明之範圍者。能夠任意地組合上述實施例及變形例。而且，即使因應需要而去除上述實施型態之構成要件的一部分也都在本發明之技術思想的範圍內。
[產業利用性]
依據本發明之使用有半導體元件的記憶裝置，能夠獲得使用有高密度且高性能的SGT的記憶裝置，亦即動態快閃記憶體。
BL0至BL2:位元線
C00至C22:記憶單元
CSL0至CSL2:列選擇線
FT:傳送信號
FS:抹除信號
IO,/IO:輸入輸出線
PL0至PL2:板線
SA0至SA2:感測放大電路
SL:源極線
T0A至T2A,T0B至T2B,T0C至T2C,T0D至T2D:電晶體
VB:位元線抹除信號
WL0至WL2:字元線

Claims (10)

  1. 一種半導體元件記憶裝置，係具備：頁，係包含由複數個記憶單元於基板上排列成矩陣狀而成的區塊，且包含於前述區塊的前述記憶單元係由排列成行狀的複數個前述記憶單元所構成；前述頁所包含的各前述記憶單元具有：半導體基體，係於基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；第一雜質層與第二雜質層，係設於前述半導體基體的兩端；第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；第二閘極絕緣層，係包圍前述半導體基體之側面的一部分或全部，與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；第一閘極導體層，係覆蓋前述第一閘極絕緣層；第二閘極導體層，係覆蓋前述第二閘極絕緣層；及通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；於各前述記憶單元中，係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，於前述通道半導體層的內部保持藉由衝擊游離化現象或閘極引發汲極漏電流所產生的電洞群；於頁寫入動作時，將前述通道半導體層的電壓設成比前述第一雜質層及前述第二雜質層之一方或雙方的電壓高的第一資料保持電壓； 於頁抹除動作時，控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，從前述第一雜質層及前述第二雜質層之一方或雙方移除前述電洞群，將前述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓；前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層及前述第二閘極導體層之中的一方與字元線連接，另一方與第一驅動控制線連接；前述位元線係透過第一切換電路而連接於感測放大電路；於前述頁抹除動作時，對前述感測放大電路輸入用以進行前述頁寫入動作的頁資料。
  2. 如請求項1所述之半導體元件記憶裝置，其中，於前述頁抹除動作時，前述第一切換電路係呈非導通狀態，而對前述感測放大電路輸入前述頁資料。
  3. 如請求項1所述之半導體元件記憶裝置，其中，於前述頁抹除動作時，前述第一切換電路係呈非導通狀態，而對前述感測放大電路輸入前述頁資料，當前述頁抹除動作結束時，前述第一切換電路係呈導通狀態，而進行前述頁寫入動作。
  4. 如請求項1所述之半導體元件記憶裝置，其中，於前述頁抹除動作時，將前述頁內所有的前述記憶單元之前述通道半導體層的電壓設成前述第二資料保持電壓。
  5. 如請求項1所述之半導體元件記憶裝置，其中，於前述頁寫入動作時，將前述頁內所有的前述記憶單元之前述通道半導體層的電壓設成前述第一資料保持電壓。
  6. 如請求項1所述之半導體元件記憶裝置，其中，於前述頁抹除動作時，前述第一切換電路呈非導通狀態，而讀出儲存在前述感測放大電路的前述頁資料。
  7. 如請求項6所述之半導體元件記憶裝置，其中，前述感測放大電路所記憶的前述頁資料係於頁抹除動作開始前所讀出的前述記憶單元的記憶資料。
  8. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係形成為比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大。
  9. 如請求項1所述之半導體元件記憶裝置，其中，於前述頁抹除動作時，從前述通道半導體層的內部經由前述第二雜質層去除前述電洞群，並將前述第一雜質層設成浮動狀態。
  10. 如請求項1所述之半導體元件記憶裝置，其中，於前述頁抹除動作時，從前述通道半導體層的內部經由前述第二雜質層去除前述電洞群，並將前述第一雜質層設成接地電壓。
TW111100974A 2021-02-09 2022-01-10 半導體元件記憶裝置 TWI799069B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/JP2021/004748 WO2022172318A1 (ja) 2021-02-09 2021-02-09 半導体素子を用いたメモリ装置
WOPCT/JP2021/004748 2021-02-09

Publications (2)

Publication Number Publication Date
TW202243216A TW202243216A (zh) 2022-11-01
TWI799069B true TWI799069B (zh) 2023-04-11

Family

ID=82838424

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111100974A TWI799069B (zh) 2021-02-09 2022-01-10 半導體元件記憶裝置

Country Status (3)

Country Link
US (1) US20230380139A1 (zh)
TW (1) TWI799069B (zh)
WO (1) WO2022172318A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024053014A1 (ja) * 2022-09-07 2024-03-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2024062539A1 (ja) * 2022-09-20 2024-03-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080212366A1 (en) * 2007-03-01 2008-09-04 Kabushiki Kaisha Toshiba Semiconductor memory device
TW202034501A (zh) * 2019-02-28 2020-09-16 南韓商愛思開海力士有限公司 直立式記憶體裝置
TW202046455A (zh) * 2019-06-05 2020-12-16 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置的製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3898715B2 (ja) * 2004-09-09 2007-03-28 株式会社東芝 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080212366A1 (en) * 2007-03-01 2008-09-04 Kabushiki Kaisha Toshiba Semiconductor memory device
TW202034501A (zh) * 2019-02-28 2020-09-16 南韓商愛思開海力士有限公司 直立式記憶體裝置
TW202046455A (zh) * 2019-06-05 2020-12-16 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置的製造方法

Also Published As

Publication number Publication date
WO2022172318A1 (ja) 2022-08-18
US20230380139A1 (en) 2023-11-23
TW202243216A (zh) 2022-11-01

Similar Documents

Publication Publication Date Title
TWI799069B (zh) 半導體元件記憶裝置
TWI806597B (zh) 使用半導體元件的記憶裝置
TWI815350B (zh) 半導體元件記憶裝置
TWI806492B (zh) 半導體元件記憶裝置
TW202245276A (zh) 半導體元件記憶裝置
TWI824574B (zh) 使用半導體元件的記憶裝置
TWI813280B (zh) 使用半導體元件的記憶裝置
TWI787046B (zh) 半導體元件記憶裝置
TWI807874B (zh) 使用半導體元件的記憶裝置
TWI806582B (zh) 使用半導體元件的記憶裝置
TWI813346B (zh) 使用半導體元件的記憶裝置
TWI807823B (zh) 使用半導體元件的記憶裝置
TWI822170B (zh) 使用半導體元件的記憶裝置
TWI818770B (zh) 使用半導體元件之記憶裝置
TWI794046B (zh) 半導體元件記憶裝置
TWI793968B (zh) 半導體元件記憶裝置
TWI802404B (zh) 使用半導體元件的記憶裝置
TWI806427B (zh) 半導體元件記憶裝置
TWI806601B (zh) 使用半導體元件的記憶裝置
TWI806346B (zh) 半導體元件記憶裝置
TWI817759B (zh) 使用半導體元件的記憶裝置
WO2024062539A1 (ja) 半導体素子を用いたメモリ装置
WO2023199474A1 (ja) 半導体素子を用いたメモリ装置
TW202245231A (zh) 半導體元件記憶裝置