TWI818770B - 使用半導體元件之記憶裝置 - Google Patents

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Abstract

記憶裝置係具備由在基板上排列成列狀的複數個記憶單元所構成的頁，前述記憶裝置係控制施加於前述頁中所含之各記憶單元的第一閘極導體層、第二閘極導體層、第一雜質層和第二雜質層的電壓，且在前述通道半導體層的內部保持藉由撞擊游離化現象而生成的電洞群。於頁寫入操作時，將通道半導體曾的電壓設為第一資料保持電壓，該第一資料保持電壓係高於第一雜質層及第二雜質層的一方或兩方的電壓。於頁抹除操作時，係控制施加於第一雜質層、第二雜質層、第一閘極導體層和第二閘極導體層的電壓，而將電洞群從前述第一雜質層和前述第二雜質層的一方或兩方予以移除，且將通道半導體層的電壓設為比前述第一資料保持電壓還低的第二資料保持電壓。頁內的前述複數個記憶單元的半導體基體的通道半導體層的電壓於第一時刻時為第一資料保持電壓或第二資料保持電壓。在自前述第一時刻起經過時間後的第二時刻時，在頁內的半導體基體進行記憶再抹除操作，且進行將前述通道半導體層的電壓恢復為第二資料保持電壓程度之第一再新操作，該半導體基體之通道半導體層的電壓在第一時刻時曾為第二資料保持電壓。在自第二時刻起經過時間後的第三時刻時，在頁內的半導體基體進行記憶再寫入操作，且進行將通道半導體層的電壓 恢復為第一資料保持電壓程度之第二再新操作，該半導體基體之通道半導體層的電壓在第一時刻時曾為第一資料保持電壓。

Description

使用半導體元件之記憶裝置
本發明係關於使用半導體元件之記憶裝置。
近年來，在LSI(Large Scale Integration，大型積體電路)技術開發上，有記憶元件的高積體化和高性能化之需求。
在通常的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，通道(channel)係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係朝相對於半導體基板之上表面為垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體。例如參照非專利文獻2)、連接有電阻變化元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)及藉由電流使磁自旋的方向變化而使電阻變化的MRAM(Magneto-resistive Random Access，磁阻式隨機存取記憶體。例如參照非專利文獻5)等的高積體化。此外，還有一種不具有電容器之以一個MOS電 晶體所構成的DRAM記憶單元(參照非專利文獻6)等。本案係關於不具有電阻變化元件或電容器之可僅以MOS電晶體構成的動態快閃記憶體(Dynamic Flash Memory)。
圖7(a)至(d)係顯示由上述之不具有電容器之以一個MOS電晶體所構成的DRAM記憶單元的寫入操作，圖8(a)與(b)係顯示操作上的問題點，圖9(a)至(c)係顯示讀出操作(例如參照非專利文獻7至10)。圖7(a)係顯示“1”寫入狀態。在此，記憶單元係形成於SOI基板100，且由連接有源極線SL的源極N+層103(以下將含有高濃度施體(donor)雜質的半導體區域稱為「N+層」)、連接有位元線BL的汲極N+層104、連接有字元線WL的閘極導電層105以及MOS電晶體110的浮體(Floating Body)102所構成，不具有電容器，以一個MOS電晶體110構成了DRAM的記憶單元。另外，浮體102正下方係與SOI基板的SiO2層101相接。在進行該以一個MOS電晶體110構成之記憶單元之“1”寫入之際，係使MOS電晶體110在飽和區域動作。亦即，在從源極N+層103延伸之電子的通道107中具有夾止點(pinch off)108，不會到達連接有位元線的汲極N+層104。當以此種方式將連接於汲極N+層之位元線BL和連接於閘極導電層105的字元線WL都設為高電壓，將閘極電壓設成汲極電壓的大約1/2程度而使MOS電晶體110動作時，則在汲極N+層104附近的夾止點108中，電場強度變為最大。結果，從源極N+層103朝向汲極N+層104流動之加速後的電子會與Si的晶格撞擊，而會因此時損失的動能而產生電子-電洞對(撞擊游離化現象)。所產生之大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分之極熱的電子係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106係對浮體102充電。此時，所產生的電洞係由於浮體102為P型Si，故有助於作為多數載體的增量。浮體102係因所產生的電洞106而被充滿，當浮體 102的電壓比源極N+層103高出Vb以上，則進一步產生的電洞會對源極N+層103放電。在此，Vb係源極N+層103與P層的浮體102之間的PN接合的內建(built in)電壓，約0.7V。圖7(b)係顯示浮體102被所產生之電洞106飽和充電的情形。
接著使用圖7(c)來說明記憶單元110的“0”寫入操作。對於共通的選擇字元線WL，隨機地存在有“1”寫入的記憶單元110和“0”寫入的記憶單元110。在圖7(c)中係顯示了從“1”寫入狀態改寫為“0”寫入狀態的情形。在“0”寫入時，將位元線BL的電壓設為負偏壓，將汲極N+層104與P層的浮體102之間的PN接合設為順偏壓。結果，預先在前一個週期(cycle)中產生在浮體102的電洞106會流動至與位元線BL連接的汲極N+層104。當寫入操作結束時，則會獲得下列兩個記憶單元的狀態：被所產生之電洞106充滿的記憶單元110(圖7(b))；及所產生之電洞已被排出之記憶單元110(圖7(c))。被電洞106充滿之記憶單元110的浮體102的電位會變得比沒有所產生之電洞的浮體102還高。因此，“1”寫入的記憶單元110的閾值電壓會變得比“0”寫入之記憶單元110的閾值電壓還低。其情形如圖7(d)所示。
接著，使用圖8(a)和(b)來說明該以一個MOS電晶體110所構成之記憶單元之動作上的問題點。如圖8(a)所示，浮體的電容CFB係電容CWL、接合電容CSL及接合電容CBL之總和，該電容CWL係連接有字元線之閘極與浮體之間的電容，該接合電容CSL係連接有源極線之源極N+層103與浮體102之間的PN接合的接合電容CSL，該接合電容CBL係連接有位元線之汲極N+層104與浮體102之間的PN接合的接合電容，浮體的電容CFB係以下述式來表示：
CFB=CWL+CBL+CSL (14)。
此外，連接有字元線的閘極與浮體之間的電容耦合比β WL係以下述式來表示：
β WL=CWL/(CWL+CBL+CSL) (15)。
因此，在讀出時或寫入時若字元線電壓VWL振盪，則成為記憶單元之記憶節點(接點)的浮體102的電壓亦會受到其影響。其情形顯示於圖8(b)。若在讀出時或寫入時字元線電壓VWL從0V上升至VWLH，則浮體102的電壓VFB會因為與字元線之間的電容耦合而從字元線電壓變化之前的初始狀態的電壓VFB1上升至VFB2。該電壓變化量△VFB係以下述式來表示：
△VFB=VFB2-VFB1=β WL×VWLH (16)。
在此，於式(15)的β WL中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，β WL=0.8。當字元線例如從寫入時的5V，於寫入結束後成為0V時，則浮體102會因為字元線WL與浮體102的電容耦合而受到達5V×β WL=4V程度的振盪雜訊。因此，會有無法充分取得寫入時之浮體102的“1”電位和“0”電位的電位差裕度(margin)之問題點。
圖9(a)至(c)係顯示讀出操作。圖9(a)係顯示“1”寫入狀態，圖9(b)係顯示“0”寫入狀態。然而，實際上，即使藉由“1”寫入將Vb寫入至浮體102，當字元線因為寫入結束而恢復為0V時，浮體102仍會下降至負偏壓。在被寫入“0”之際，由於會變得更加負偏壓，因此如圖9(c)所示，在寫入之際無法充分地加大“1”與“0”的電位差裕度，故實際上處於難以進行不具有電容器之DRAM記憶單元之製品化的狀況。
此外，還有一種在SOI(Silicon On Insulator，絕緣體上矽)層使用兩個MOS電晶體來形成一個記憶單元的Twin-Transistor記憶元件(例如參照專利文獻4、5)。在此等元件中，係使區分兩個MOS電晶體的浮體通道之成為源極或 汲極之N+層與絕緣層相接而形成。藉由使該N+層與絕緣層相接，使兩個MOS電晶體的浮體通道電性分離。屬於訊號電荷的電洞群係蓄積於一方之電晶體的浮體通道。蓄積有電洞之浮體通道的電壓係如前所述，會因為鄰接之MOS電晶體之對於閘極電極的脈衝電壓施加而與(16)式所示同樣地大幅地變化。因此，如使用圖8至圖10所說明般，無法充分地增加寫入之際之“1”與“0”的動作裕度(例如參照非專利文獻15、圖8)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394A1
專利文獻5：US2003/0111681A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K.Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida and T. Tanaka: “A Design of a Capacitorless 1T-DRAM Cell Using Gate-induced Drain Leakage (GIDL) Current for Low-power and High-Speed Embedded Memory,”IEEE IEDM (2003).
非專利文獻11：J.Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.
非專利文獻15：F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Okamoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
在記憶裝置中去除了電容器之一個電晶體型的DRAM(增益單元)中，會有當字元線與浮體的電容結合耦合較大，而在資料讀出時或寫入時使字元線的電位振盪時，作為雜訊直接傳遞給浮體的問題點。結果，會引起誤讀出或記憶資料的誤改寫之問題，使得去除電容器之一個電晶體型的DRAM(增益單元)的實用化變得困難。
為解決上述課題，本發明之使用半導體元件之記憶裝置係由複數個頁朝列方向排列而成的記憶裝置，且該頁係藉由在基板上朝行方向排列的複數個記憶單元而構成者；
前述各頁中所含的各記憶單元係具有：
半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體的側面，並與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；
第二閘極導體層，係覆蓋前述第二閘極絕緣層的一部分或整體；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
前述記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域和前述第二雜質區域的電壓，且在前述通道半導體層的內部保持藉由撞擊游離化現象而生成的電洞群；並且
於頁寫入操作時，係將前述通道半導體層的電壓設為比前述第一雜質層和前述第二雜質層之一方或兩方之電壓高的第一資料保持電壓；
於頁抹除操作時，係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而將前述電洞群從前述第一雜質層和前述第二雜質層的一方或兩方予以移除，且將前述通道半導體層的電壓設為比前述第一資料保持電壓還低的第二資料保持電壓；
前述頁內的前述複數個記憶單元的半導體基體的前述通道半導體層的電壓於第一時刻時為前述第一資料保持電壓或前述第二資料保持電壓；
在自前述第一時刻起經過時間後的第二時刻時，在前述頁內的前述半導體基體進行記憶再抹除操作，且進行將前述通道半導體層的電壓恢復為前述第二資料保持電壓程度之第一再新操作，其中，該前述半導體基體之前述通道半導體層的電壓在前述第一時刻時曾為前述第二資料保持電壓；
在自前述第二時刻起經過時間後的第三時刻時，在前述頁內的前述半導體基體進行記憶再寫入操作，且進行將前述通道半導體層的電壓恢復為前述第一 資料保持電壓程度之第二再新操作，其中，該前述半導體基體之前述通道半導體層的電壓在前述第一時刻時曾為前述第一資料保持電壓(第一發明)。
在上述第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容還大(第二發明)。
在上述第一發明中，從前述半導體基體的軸方向觀看時，前述第一閘極導體層係包圍前述第一閘極絕緣層且分離成至少兩個導體層(第三發明)。
在上述第一發明中，前述撞擊游離化現象係在前述第一閘極導體層與前述第二閘極導體層之間的前述通道半導體層的內部產生，而將電洞群生成於前述通道半導體層的內部(第四發明)。
一種使用半導體元件之記憶裝置，係具備塊(block)，該塊係包含複數個上述第一至第四發明中之任一者的記憶裝置的前述頁，其中，
前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接，前述字元線和前述第一驅動控制線係與行解碼器(row decoder)電路連接；
前述源極線係於前述塊內的前述半導體基體之間相連；並且
該記憶裝置係控制施加於前述源極線、前述位元線、前述第一驅動控制線和前述字元線的電壓，且在前述塊群之中之所選擇的前述塊之全部的前述半導體基體，進行前述記憶再寫入操作及記憶再抹除操作中之任一方或同時進行兩方(第五發明)。
在上述第五發明中，在前述第一再新操作及前述第二再新操作時，將字元線全選擇訊號及板線全選擇訊號輸入至前述行解碼器電路，使塊內的全部的前述字元線及前述第一驅動控制線被選擇(第六發明)。
在上述第五發明中，朝前述行方向和前述列方向排列之前述記憶單元的前述第一驅動控制線係對於鄰接的前述記憶單元為共通地配設(第七發明)。
在上述第五發明中，前述源極線係依每個朝前述列方向排列的前述記憶單元而分離，且與前述字元線及前述第一驅動控制線呈平行地配設(第八發明)。
在上述第五發明中，在至少兩條前述字元線被多重選擇之頁乘積累加讀出操作時，對於在前述頁乘積累加讀出操作中被多重選擇之前述字元線，事先至少進行一次前述第一再新操作及前述第二再新操作(第九發明)。
2:矽半導體柱、Si柱
3a,3b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道半導體層/通道區域/通道層
7a:第一通道Si層
7b:第二通道Si層
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13:夾止點
β BL,β PL,β SL,β WL:耦合率
ALLPL:板線全選擇訊號
ALLWL:字元線全選擇訊號
BL,BL0至BL2,BL1至BL3:位元線
C00,C01,C02,C10,C11,C12,C20,C21,C22:記憶單元
CBL,CSL:接合電容
CFB,CPL,CWL:電容
CL00,CL01,CL02,CL03:動態快閃記憶單元
CL11至CL33:記憶單元
CSL0至CSL2:縱列選擇線
FB:浮體
FS:位元線預充電訊號
FT:閘極輸入轉送訊號
Icell:記憶單元電流
IO和/IO:輸出入線
PL,PL0,PL1,PL2,PL1至PL3:板線
RDEC:行解碼器電路
SA0至SA2:感測放大器電路
SL,SL0,SL1,SL2:源極線
T0至T12:時刻
T0A至T2B,T0C至T2C,T0D至T2D:電晶體
VB:位元線電源
Vb:內建電壓
VFB,VWL:電壓
VtWL:閾值電壓
VFBL:低電壓狀態
VFBH:高電壓狀態
△VFB:電位差
VPLL:第一電壓
VPLH:第二電壓
Vss:第三電壓
VWLH:第四電壓
WL,WL0至WL2,WL1至WL3:字元線
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係說明第一實施型態之具有SGT之記憶裝置之連接於板線PL之第一閘極導體層的閘極電容設為比連接有字元線WL之第二閘極導體層的閘極電容還大之情況之功效的圖。
圖3A係用以說明第一實施型態之具有SGT之記憶裝置之寫入操作機制的圖。
圖3B係用以說明第一實施型態之具有SGT之記憶裝置之寫入操作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除操作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除操作機制的圖。
圖4C係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除操作機制的圖。
圖4D係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除操作機制的圖。
圖4E係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除操作機制的圖。
圖5係用以說明第一實施型態之具有SGT之記憶裝置之讀出操作機制的圖。
圖6A係用以說明第一實施型態之具有SGT之記憶裝置之第一再新操作的圖。
圖6B係用以說明第一實施型態之具有SGT之記憶裝置之第一再新操作和第二再新操作的動作波形圖。
圖6C係用以說明第一實施型態之具有SGT之記憶裝置之第二再新操作的圖。
圖6D係用以說明第一實施型態之具有SGT之記憶裝置之第一再新操作和第二再新操作的動作波形圖。
圖6E係用以說明第一實施型態之具有SGT之記憶裝置之第一再新操作和第二再新操作的電路方塊圖。
圖6F係用以說明第一實施型態之具有SGT之記憶裝置之第一再新操作和第二再新操作的電路方塊圖。
圖6G係用以說明第一實施型態之具有SGT之記憶裝置之第一再新操作的電路方塊圖。
圖6H係用以說明第一實施型態之具有SGT之記憶裝置之第二再新操作的電路方塊圖。
圖6I係用以說明第一實施型態之具有SGT之記憶裝置之第一再新操作和第二再新操作的電路方塊圖。
圖6J係用以說明第一實施型態之具有SGT之記憶裝置之第一再新操作和第二再新操作的電路方塊圖。
圖7係用以說明習知例之不具有電容器之DRAM記憶單元之寫入操作的圖。
圖8係用以說明習知例之不具有電容器之DRAM記憶單元之操作上之問題點的圖。
圖9係顯示習知例之不具有電容器之DRAM記憶單元之讀出操作的圖。
[用以實施發明之型態]
在下文中，一面參照圖式一面說明本發明之實施型態的使用半導體元件之記憶裝置(以下稱為動態快閃記憶體)。
(第一實施型態)
使用圖1至圖5來說明本發明之第一實施型態的動態快閃記憶單元的結構和動作機制。使用圖1來說明動態快閃記憶單元的構造。並且，使用圖2來說明連接 於板線PL之第一閘極導體層5a的閘極電容設為比連接有字元線WL之第二閘極導體層5b的閘極電容還大之情況的功效。並且，使用圖3來說明資料寫入操作機制，使用圖4來說明資料抹除操作機制，使用圖5來說明資料讀出操作機制。
圖1顯示本發明之第一實施型態的動態快閃記憶單元的結構。在形成於基板上之具有P型或i型(本徵型)之導電型的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍之「半導體基體」的一例)內之上下的位置，形成有當一方成為源極(source)時另一方則為汲極(drain)的N+層3a、3b(申請專利範圍之「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極之N+層3a、3b間的Si柱2的部分即成為通道區域7(申請專利範圍之「通道半導體層」的一例)。以包圍此通道區域7之方式形成有第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或接近成為此源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b之方式分別形成有第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6(亦稱為「第一絕緣層」)來分離。並且，N+層3a、3b間的通道區域7係由被第一閘極絕緣層4a所包圍的第一通道Si層7a、和被第二閘極絕緣層4b所包圍的第二通道Si層7b所構成。藉此，形成由成為源極、汲極之N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元10。並且，成為源極的N+層3a係連接於源極線SL(申請專利範圍之「源極線」的一例)，成為汲極的N+層3b係連接於位元線BL(申請專利範圍之「位元線」的一例)，第一閘極導體層 5a係連接於板線PL(申請專利範圍之「第一驅動控制線」的一例)，第二閘極導體層5b係連接於字元線WL(申請專利範圍之「字元線」的一例)。較佳為具有下述構造：連接有板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b之閘極電容還大。
另外，在圖1中，將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度還長，使得連接於板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b的閘極電容還大。然而，除此之外，亦可不將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度還長，而是改變各個閘極絕緣層的膜厚，將第一閘極絕緣層4a之閘極絕緣膜的膜厚設為比第二閘極絕緣層4b之閘極絕緣膜的膜厚還薄。此外，亦可改變各個閘極絕緣層之材料的介電常數，將第一閘極絕緣層4a之閘極絕緣膜的介電常數設為比第二閘極絕緣層4b之閘極絕緣膜的介電常數更高。此外，亦可將閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數的任一者予以組合，使連接於板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b的閘極電容還大。
圖2(a)至(c)係說明連接於板線PL之第一閘極導體層5a的閘極電容設為比連接有字元線WL之第二閘極導體層5b的閘極電容還大之情況之功效的圖。
圖2(a)係僅將主要部分予以簡化來顯示本發明之第一實施型態之動態快閃記憶單元的構造圖。在動態快閃記憶單元中連接有位元線BL、字元線WL、板線PL、源極線SL，依據其電壓狀態而決定通道區域7的電位狀態。
圖2(b)係用以說明各個電容關係的圖。通道區域7的電容CFB係電容CWL、電容CPL、接合電容CSL及接合電容CBL之總和，該電容CWL係連接有字元線WL的閘極導體層5b與通道區域7之間的電容，該電容CPL係連接有板線PL的閘極導體層5a與通道區域7之間的電容，該接合電容CSL係連接有源極線SL的源極N+層3a與通道區域7之間之PN接合的接合電容，該接合電容CBL係連接有位元線BL之汲極N+層3b與通道區域7之間之PN接合的接合電容，通道區域7的電容CFB係以下述式來表示：
CFB=CWL+CPL+CBL+CSL (1)。
因此，字元線WL與通道區域7之間的耦合率β WL、板線PL與通道區域7之間的耦合率β PL、位元線BL與通道區域7之間的耦合率β BL、源極線SL與通道區域7之間的耦合率β SL係分別以下述式來表示：
β WL=CWL/(CWL+CPL+CBL+CSL) (2)
β PL=CPL/(CWL+CPL+CBL+CSL) (3)
β BL=CBL/(CWL+CPL+CBL+CSL) (4)
β SL=CSL/(CWL+CPL+CBL+CSL) (5)
在此，由於CPL>CWL，故β PL>β WL。
圖2(c)係用以說明字元線WL的電壓VWL因為讀出操作和寫入操作而上升，且之後下降時之通道區域7之電壓VFB之變化的圖。在此，在字元線WL之電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7的電壓VFB從低電壓狀態VFBL變為高電壓狀態VFBH時的電位差△VFB係如下所示。
△VFB=VFBH-VFBL=β WL×VWLH (6)
由於字元線WL與通道區域7之間的耦合率β WL較小，且板線PL與通道區域7之間的耦合率β PL較大，故△VFB較小，即使字元線WL的電壓VWL因為讀出操作和寫入操作而上升下降，通道區域7的電壓VFb也幾乎不會變化。
圖3A(a)至(c)和圖3B係顯示本發明之第一實施型態之動態快閃記憶單元的記憶體寫入操作(申請專利範圍之「頁寫入操作」的一例)。圖3A(a)係顯示寫入操作的機制，圖3A(b)係顯示位元線BL、源極線SL、板線PL、字元線WL和成為浮體FB之通道區域7的動作波形。在時刻T0，動態快閃記憶單元係處於“0”抹除狀態，通道區域7的電壓係成為VFB“0”。此外，對於位元線BL、源極線SL、字元線WL施加有Vss，對於板線PL則施加有VPLL。在此，例如Vss為0V，VPLL為2V。接著，於時刻T1至T2，當位元線BL從Vss上升至VBLH時，例如在Vss為0V的情況下，通道區域7的電壓會因為位元線BL與通道區域7的電容耦合而成為VFB“0”+β BL×VBLH。
接著，使用圖3A(a)和(b)來說明動態快閃記憶單元的寫入操作。於時刻T3至T4，字元線WL從Vss上升至VWLH。藉此，若將連接有字元線WL之第二閘極導體層5b包圍通道區域7之第二N通道MOS電晶體區域之“0”抹除的閾值電壓設為VtWL“0”，則伴隨著字元線WL的電壓上升，從Vss至VtWL“0”為止，通道區域7的電壓會因為字元線WL與通道區域7之間的第二電容耦合而成為VFB“0”+β BL×VBLH+β WL×VtWL“0”。當字元線WL的電壓上升至VtWL“0”以上時，在第二閘極導體層5b之內周的通道區域7形成有環狀的反轉層12b，遮擋字元線WL與通道區域7之間的第二電容耦合。
接著，使用圖3A(a)和(b)來說明動態快閃記憶單元的寫入操作。於時刻T3至T4，對於連接有板線PL的第一閘極導體層5a固定輸入例如VPLL=2V， 使連接有字元線WL的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3A(a)所示，在連接有板線PL之第一閘極導體層5a的內周的通道區域7形成有環狀的反轉層12a，且於該反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a之第一N通道MOS電晶體區域係在飽和區域動作。另一方面，具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域係於線性區域動作。結果，在連接有字元線WL之第二閘極導體層5b之內周的通道區域7不存在夾止點，而是在閘極導體層5b的內周整面形成有反轉層12b。在連接有此字元線WL之第二閘極導體層5b的內周整面形成的反轉層12b，係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域之實質的汲極而產生作用。結果，在具有串聯連接之第一閘極導體層5a之第一N通道MOS電晶體區域與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間的通道區域7的第一交界區域，電場成為最大，在此區域產生撞擊游離(impact ion)化現象。由於此區域係從具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域觀看到之源極側的區域，故將此現象稱為源極側撞擊游離化現象。由於此源極側撞擊游離化現象，電子從連接有源極線SL的N+層3a朝向連接有位元線的N+層3b流動。被加速後的電子會撞擊晶格Si原子，且藉由該動能而產生電子-電洞對。所產生之電子的一部分雖流動至第一閘極導體層5a和第二閘極導體層5b，但大部分會流動至連接有位元線BL的N+層3b(未圖示)。
並且，如圖3A(c)所示，所產生的電洞群9(申請專利範圍之「電洞群」的一例)係通道區域7的多數載體，將通道區域7充電成正偏壓。由於連接有源極線SL的N+層3a為0V，故通道區域7係被充電至連接有源極線SL的N+層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。當通道區域7被充電成正偏 壓時，第一N通道MOS電晶體區域和第二N通道MOS電晶體區域的閾值電壓會因為基板偏壓效應而變低。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入操作。於時刻T6至T7，字元線WL的電壓從VWLH降低至Vss。此時字元線WL與通道區域7雖會進行第二電容耦合，但至字元線WL的電壓VWLH變為通道區域7之電壓為Vb時之第二N通道MOS電晶體區域的閾值電壓VtWL“1”以下為止，反轉層12b會遮擋該第二電容耦合。因此，字元線WL與通道區域7之實質的電容耦合係只在字元線WL為VtWL“1”以下且下降至Vss的時候。結果，通道區域7的電壓變為Vb-β WL×VtWL“1”。在此，VtWL“1”係比前述VtWL“0”還低，β WL×VtWL“1”較小。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入操作。於時刻T8至T9，位元線BL從VBLH降低至Vss。由於位元線BL與通道區域7係進行電容耦合，故最終通道區域7的“1”寫入電壓VFB“1”將成為下述式。
VFB“1”=Vb-β WL×VtWL“1”-β BL×VBLH (7)
在此，位元線BL與通道區域7的耦合比βBL亦較小。藉此，如圖3B所示，連接有字元線WL之第二通道區域7b之第二N通道MOS電晶體區域的閾值電壓變低。進行將此通道區域7之“1”寫入狀態的電壓VFB“1”設為第一資料保持電壓(申請專利範圍之「第一資料保持電壓」的一例)的記憶體寫入操作，且分配於邏輯記憶資料“1”。
另外，亦可於寫入操作時，替代第一交界區域而在第一雜質層3a與第一通道半導體層7a之間的第二交界區域或第二雜質層3b與第二通道半導體層7b之間的第三交界區域，藉由撞擊游離化現象產生電子-電洞對，且以所產生的電洞群9將通道區域7予以充電。
另外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件和浮體的電位係用以進行寫入操作的一例，亦可為能夠進行寫入操作的其他動作條件。
使用圖4A至圖4E來說明記憶體抹除操作(申請專利範圍之「頁抹除操作」的一例)機制。
圖4A係顯示用以說明頁抹除操作的記憶區塊電路圖。在此，雖顯示了3行×3列共計9個記憶單元CL11至CL33，但實際的記憶區塊係比此陣列還大。在記憶單元排列成矩陣狀時，將此排列之一方的方向稱為「行方向」(或「行狀」)，且將垂直於該行方向的方向稱為「列方向」(或「列狀」)。在各記憶單元中係連接有源極線SL、位元線BL1至BL3、板線PL1至PL3、字元線WL1至WL3。例如，設想在此區塊中，任意之頁(申請專利範圍之「頁」的一例)之板線PL2和字元線WL2所連接的記憶單元CL21至CL23被選擇，進行頁抹除操作。
利用圖4B(a)至(d)和圖4C來說明頁抹除操作的機制。在此，N+層3a、3b間的通道區域7係從基板電性分離而成為浮體。圖4B(a)係顯示抹除操作之主要節點的時序(timing)動作波形圖。在圖4B(a)中，T0至T12係表示抹除操作開始至結束為止的時刻。圖4B(b)係顯示在抹除操作前的時刻T0，於之前的周期藉由撞擊游離化現象所產生的電洞群9蓄積於通道區域7的狀態。並且，於時刻T1至T2，位元線BL1至BL3和源極線SL分別從Vss變為VBLH和VSLH的高電壓狀態。在此，Vss係例如為0V。此動作係於下一個期間時刻T3至T4，在頁抹除操作所選擇之板線PL2和字元線WL2分別從第一電壓VPLL變為第二電壓VPLH、從第三電壓Vss變為第四電壓VWLH的高電壓狀態，不會在通道區域7形成連接有板線PL2之第一閘極導體層5a之內周的反轉層12a和連接有字元線WL2之第二閘極導體層5b之內 周的反轉層12b。因此，VBLH和VSLH的電壓較佳係當字元線WL2側的第二N通道MOS電晶體區域與板線PL2側的第一N通道MOS電晶體區域的閾值電壓分別設為VtWL和VtPL時，為VBLH>VWLH+VtWL、VSLH>VPLH+VtPL。例如，當VtWL和VtPL為0.5V時，VWLH和VPLH可設定為3V，VBLH和VSLH可設定為3.5V以上。
接著說明圖4B(a)的頁抹除操作機制。在第一期間的時刻T3至T4，伴隨著板線PL2和字元線WL2變為第二電壓VPLH和第四電壓VWLH的高電壓狀態，浮動狀態之通道區域7的電壓因板線PL2與通道區域7的第一電容耦合及字元線WL2與通道區域7的第二電容耦合而被推升。通道區域7的電壓係從“1”寫入狀態的VFB“1”變為高電壓。此係由於位元線BL1至BL3與源極線SL的電壓為VBLH和VSLH的高電壓，因此源極N+層3a與通道區域7之間的PN接合及汲極N+層3b與通道區域7之間的PN接合為逆偏壓狀態，故而可進行升壓。
接著說明圖4B(a)的頁抹除操作機制。在下一個期間的時刻T5至T6，位元線BL1至BL3和源極線SL的電壓從高電壓的VBLH和VSLH降低至Vss。結果如圖4B(c)所示，源極N+層3a與通道區域7之間的PN接合及汲極N+層3b與通道區域7之間的PN接合成為順偏壓狀態，而通道區域7之電洞群9中的殘存電洞群係排出至源極N+層3a和汲極N+層3b。結果，通道區域7的電壓VFB係成為源極N+層3a和P層的通道區域7所形成的PN接合以及汲極N+層3b和P層的通道區域7所形成的PN接合的內建電壓Vb。
接著說明圖4B(a)的頁抹除操作機制。接著於時刻T7至T8，位元線BL1至BL3和源極線SL的電壓從Vss上升至高電壓的VBLH和VSLH。藉由此措施，如圖4B(d)所示，於時刻T9至T10，在將板線PL2和字元線WL2從第二電壓VPLH和第四電壓VWLH分別下降至第一電壓VPLL和第三電壓Vss之際，不會在通道區域7 形成板線PL2側的反轉層12a和字元線WL2側的反轉層12b，通道區域7的電壓VFB係效率良好地藉由板線PL2與通道區域7的第一電容耦合和字元線WL2與通道區域7的第二電容耦合而從Vb成為VFB“0”。因此，“1”寫入狀態和“0”抹除狀態之通道區域7的電壓差△VFB係以下述式來表示：
VFB“1”=Vb-β WL×VtWL“1”-β BL×VBLH (7)
VFB“0”=Vb-β WL×VWLH-β PL×(VPLH-VPLL) (8)
△VFB=VFB“1”-VFB“0”=β WL×VWLH+β PL×(VPLH-VPLL)-β WL×VtWL“1”-β BL×VBLH (9)
在此，β WL與β PL的和係0.8以上，△VFB變大，可充分取得裕度。
結果，如圖4C所示，在“1”寫入狀態和“0”抹除狀態下，可大幅取得裕度。在此，於“0”抹除狀態下，板線PL2側的閾值電壓係因為基板偏壓效應而變高。因此，當將板線PL2的施加電壓例如設為該閾值電壓以下時，板線PL2側的第一N通道MOS電晶體區域即變為非導通而不使記憶單元電流流動。圖4C之右側的「PL：非導通」係顯示了其情形。
接著說明圖4B(a)的頁抹除操作機制。接著於第四期間的時刻T11至T12，位元線BL1至BL3和源極線SL的電壓分別從VBLH下降至Vss，從VSLH下降至Vss，抹除操作結束。此時，位元線BL1至BL3和源極線SL雖因為電容耦合而稍拉低通道區域7的電壓，但與位元線BL1至BL3和源極線SL在時刻T7至T8因為電容耦合而拉高通道區域7之電壓的程度相等，故位元線BL1至BL3和源極線SL之電壓的上升下降係彼此抵銷，結果對於通道區域7的電壓不造成影響。進行將此通 道區域7之“0”抹除狀態的電壓VFB“0”設為第二資料保持電壓(申請專利範圍之「第二資料保持電壓」的一例)之頁抹除操作，且分配於邏輯記憶資料“0”。
接著使用圖4D(a)至(d)來說明頁抹除操作的機制。圖4D和圖4B的不同點在於，於頁抹除操作中，位元線BL1至BL3係設為Vss或浮動狀態，及字元線WL2係固定於Vss。藉此，即使於時刻T1至T2，源極線SL從Vss上升至VSLH，字元線WL2的第二N通道MOS電晶體區域也會變為非導通，記憶單元電流不會流動。因此，不會有因為撞擊游離化現象所導致之電洞群9的產生。除此之外，源極線SL與圖4B同樣地於Vss與VSLH之間振盪，板線PL2係於VPLL與VPLH之間振盪。結果，如圖4D(c)所示，電洞群9係被排出至源極線SL的第一雜質層N+層3a。
接著使用圖4E(a)至(d)來說明頁抹除操作的機制。圖4E與圖4B的不同點在於，於頁抹除操作中，源極線SL係設為Vss或浮動狀態，及板線PL2係固定於Vss。藉此，即使於時刻T1至T2，位元線BL1至BL3從Vss上升至VBLH，板線PL2的第一N通道MOS電晶體區域也會變為非導通，記憶單元電流不會流動。因此，不會有因為撞擊游離化現象所導致之電洞群9的產生。除此之外，位元線BL1至BL3與圖4B同樣地於Vss與VBLH之間振盪，字元線WL2係於Vss與VWLH之間振盪。結果，如圖4E(c)所示，電洞群9係被排出至位元線BL1至BL3的第二雜質層N+層3b。
另外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件和浮體的電位係用以進行抹除操作的一例，亦可為能夠進行頁抹除操作的其他動作條件。
圖5(a)至圖5(c)係用以說明本發明之第一實施型態之動態快閃記憶單元之讀出操作的圖。如圖5(a)所示，當通道區域7被充電至內建電壓Vb(約 0.7V)時，具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域的閾值電壓即會因為基板偏壓效應而降低。將此狀態分配給邏輯記憶資料“1”。如圖5(b)所示，在進行寫入之前選擇的記憶區塊係預先成為抹除狀態“0”，通道區域7的電壓VFB係成為VFB“0”。藉由寫入操作隨機地記憶寫入狀態“1”。結果，對於字元線WL作成邏輯“0”和“1”的邏輯記憶資料。如圖5(c)所示，利用對於此字元線WL之二個閾值電壓的高低差，以感測放大器(sense amplifier)進行讀出。在邏輯“0”資料讀出中，藉由將施加於與板線PL相連之第一閘極導體層5a的電壓設定為高於邏輯記憶資料“1”時的閾值電壓，而且設定為低於邏輯記憶資料“0”時的閾值電壓，可獲得如圖5(c)所示即使增高字元線WL的電壓，電流也不會流動的特性。
另外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件和浮體的電位係用以進行讀出操作的一例，亦可為能夠進行讀出操作的其他動作條件。
圖6A與圖6B係用以說明本發明之第一實施型態之動態快閃記憶單元之“0”抹除的第一再新操作(申請專利範圍之「第一再新操作」的一例)的圖。
圖6A(a)顯示了“0”抹除之單體的動態快閃記憶單元。“0”寫入之通道區域7的初始電壓雖在第一時刻(申請專利範圍之「第一時刻」的一例)為VFB“0”，但因經時變化而在第二時刻(申請專利範圍之「第二時刻」的一例)上升至VFB“0”+Vγ。此係起因於往通道區域7之電洞群9的流入等的漏電流。圖6A(b)顯示了構成相同頁之一部分的四個動態快閃記憶單元CL00至CL03。在此，動態快閃記憶單元CL00，CL03為“1”寫入狀態，剩餘的電洞群9被保持於通道區域7，而動態快閃記憶單元CL01、CL02則為“0”抹除狀態，剩餘的電洞群9雖未被保持 於通道區域7，但因漏電流等而有些微的電洞群9進到通道區域7。為了對於“0”抹除狀態的動態快閃記憶單元CL01、CL02進行屬於記憶再抹除操作之第一再新操作，在將位元線BL0至BL3與源極線SL設為Vss之狀態下，施加正偏壓的脈衝至字元線WL、板線PL。此處，Vss係例如為0V。圖6B係其具體之動作波形的一例，顯示了時刻T0至T2之位元線BL、源極線SL、字元線WL、板線PL及成為浮體FB的通道區域7之電壓的經時變化。在時刻T0，“0”抹除之動態快閃記憶單元通道區域7的電壓係上升至VFB3=VFB“0”+Vγ。
在時刻T1，當字元線WL從Vss上升至VWLRE，板線PL從VPLL上升至VPLR時，通道層7的電壓會因為字元線WL所連接之第二閘極導體層5b與通道層7之間的第二電容耦合及板線PL所連接之第一閘極導體層5a與通道層7之間的第一電容耦合，而成為比內建電壓Vb還高的VFB4。結果，在“0”抹除狀態的動態快閃記憶單元CL01、CL02中，P層的通道區域7與源極N+層3a之間的PN接合及P層的通道區域7與汲極N+層3b之間的PN接合分別成為順偏壓，將流入通道區域7的電洞群9排出至源極N+層3a和汲極N+層3b。另一方面，在“1”寫入狀態的動態快閃記憶單元CL00、CL03中，雖然在連接有板線PL之第一閘極導體層5a所包圍的通道區域7係形成有反轉層12a，在連接有字元線WL之第二閘極導體層5b所包圍的通道區域7係形成有反轉層12b，但位元線BL和源極線SL皆為Vss，故電流不會從位元線BL往源極線SL流動，撞擊游離化現象也不會發生。此外，由於反轉層12a和12b從通道區域7遮蔽第一閘極導體層5a和第二閘極導體層5b，故通道區域7的電壓並不會上升。
接著，使用圖6B來說明本發明之第一實施型態之動態快閃記憶單元之“0”抹除的第一再新操作。在時刻T2，當字元線WL的電壓從VWLRE降低至 Vss，且板線PL的電壓從VPLR降低至VPLL時，再新操作後之“0”抹除狀態之動態快閃記憶單元的通道區域7的電壓VFB“0”係以式(10)來表示：
VFB“0”=Vb-β WL×VWLRE-β PL×(VPLR-VPLL) (10)
因此，自第一再新操作前之第二時刻的“0”抹除狀態起，第二閘極導體層5b包圍通道層7之第二N通道MOS電晶體區域的閾值電壓VtWL“0”會變高。
圖6C與圖6D係用以說明本發明之第一實施型態之動態快閃記憶單元之“1”寫入的第二再新操作(申請專利範圍之「第二再新操作」的一例)的圖。
圖6C(a)顯示了由一個半導體基體構成之“1”寫入之單體的動態快閃記憶單元。“1”寫入之通道區域7的初始電壓雖為VFB“1”，但因經時變化而降低至VFB“1”-Vα。此係起因於來自通道區域7之電洞群9的漏電流，例如往源極N+層3a和汲極N+層3b的漏電流。圖6C(b)顯示了排列有複數個半導體基體之構成相同頁之一部分的四個動態快閃記憶單元CL00至CL03。在此，動態快閃記憶單元CL00、CL03在第一時刻為“1”寫入狀態，剩餘的電洞群9被保持於通道區域7。此外，動態快閃記憶單元CL01、CL02為“0”抹除狀態，剩餘的電洞群9並未被保持於通道區域7。為了對於“1”寫入狀態之動態快閃記憶單元CL00、CL03進行記憶再寫入操作之第二再新操作，施加正偏壓至位元線BL0至BL3、字元線WL、板線PL，且將源極線SL設為Vss。在此，Vss係例如為0V。其具體之動作波形的一例係顯示於圖6D，此為時刻T0至T4之位元線BL、源極線SL、字元線WL、板線PL及成為浮體FB的通道區域7之電壓的經時變化。在第三時刻之時刻T0(申請專利範圍之「第三時刻」的一例)，“1”寫入之動態快閃記憶單元之通道區域7的電壓係降低至VFB1=VFB“1”-Vα。在時刻T1，位元線BL的電壓係從Vss上升至VBLR。在此，VBLR係用以進行“1”寫入之區塊再新操作之位元線BL的電壓，例如為2V。 結果，藉由汲極N+層3b與P層的通道區域7之間的PN結合的電容耦台，將βBL作為位元線BL與通道區域7之間的電容耦合的耦合比，用式(4)來表示通道區域7的電壓，用式(11)來表示VFB2。
β BL=CBL/(CWL+CPL+CBL+CSL) (4)
VFB2=VFB1+β BL×VBLR (11)
接著，使用圖6D來說明本發明之第一實施型態之動態快閃記憶單元之“1”寫入的第二再新操作。在時刻T2，字元線WL從Vss變為VWLRP之高電壓。此處，VWLRP係“1”寫入之區塊再新操作之字元線WL的施加電壓，例如為4V。結果，在“1”寫入狀態的動態快閃記憶單元CL00、CL03中，以連接有板線PL之第一閘極導體層5a包圍通道區域7的第一N通道MOS電晶體區域係在飽和區域動作，以連接有字元線WL之第二閘極導體層5b包圍通道層7的第二N通道MOS電晶體區域係在線性區域動作。伴隨於此，電流從汲極N+層3b往源極N+層3a流動，因撞擊游離化現象而產生電洞群9並充滿通道區域7。結果，通道區域7的電壓變為內建電壓Vb(約0.7V)。另一方面，在“0”抹除狀態的動態快閃記憶單元CL01、CL02中，由於以連接有板線PL之第一閘極導體層5a包圍通道區域7的第一N通道MOS電晶體區域之“0”抹除狀態的閾值電壓VtPL“0”和以連接有字元線WL之第二閘極導體層5b包圍通道層7的第二N通道MOS電晶體區域之“0”抹除狀態的閾值電壓VtWL“0”較高，故在時刻T2，電流不會從汲極N+層3b往源極N+層3a流動，不會引起撞擊游離化現象。
接著，使用圖6D來說明本發明之第一實施型態之動態快閃記憶單元之“1”寫入的第二再新操作。在時刻T3，字元線WL從VWLRP降低至Vss。由於在連接有字元線WL之第二閘極導體層5b所包圍的通道層7係生成有反轉層12b， 故該反轉層會遮擋第二閘極導體層5b與通道層7之間的第二電容耦合。當將以第二閘極導體層5b包圍通道層7之第二N通道MOS電晶體區域的“1”寫入狀態的閾值電壓設為VtWL“1”時，在字元線WL的電壓成為VtWL“1”以下之際第二閘極導體層5b與通道層7之間的第二電容耦合會產生作用，通道區域7的電壓成為以式(12)表示之Vb1：
Vb1=Vb-β WL×VtWL“1” (12)。
在此，由於“1”寫入狀態的閾值電壓VtWL“1”較低，故β WL×VtWL“1”較小。接著在時刻T4，位元線BL從VBLR降低至Vss，“1”寫入之第二再新操作結束，而最終之通道區域7的電壓VFB“1”成為以式(13)表示之Vb2：
VFB“1”=Vb2=Vb1-β BL×VBLR=Vb-β WL×VtWL“1”-β BL×VBLR (13)。
因此，自第二再新操作前的“1”寫入狀態起，以第二閘極導體層5b包圍通道層7之第二N通道MOS電晶體區域的閾值電壓VtWL會變低。
在圖6E中，3行×3列的記憶單元C00至C22構成了區塊(申請專利範圍之「塊」的一例)的一部分。在此，雖顯示3行×3列的記憶單元C00至C22，但在實際的區塊中係由記憶單元構成了比3行×3列還大的行列。並且，在各記憶單元係連接有字元線WL0至WL2、板線PL0至PL2、源極線SL、位元線BL0至BL2。對於該閘極輸入轉送訊號FT的電晶體T0C至T2C係構成了開關電路。此外，將其閘極連接於位元線預充電訊號FS之電晶體T0D至T2D的汲極係連接於位元線電源VB，源極係連接於各位元線BL0至BL2。並且，各位元線BL0至BL2係經由開關電路而連接於感測放大器電路SA0至SA2。字元線WL0至WL2、板線PL0至PL2係連接於行解碼器(row decoder)電路RDEC。感測放大器電路SA0至SA2係經由將 其閘極連接於縱列選擇線CSL0至CSL2的電晶體T0A至T2B而連接於一對互補的輸出入線IO和/IO。
圖6F係顯示了在任意的時間點對於記憶單元C00至C22內的記憶單元C10、C01、C21、C02、C12隨機地進行“1”寫入，且在其通道半導體層7蓄積有電洞群9之電路方塊圖。並且，使用圖6G來說明關於方塊內之全部的字元線WL和板線PL之第一再新操作。圖6G顯示了字元線全選擇訊號ALLWL(申請專利範圍之「字元線全選擇訊號」的一例)和板線全選擇訊號ALLPL(申請專利範圍之「板線全選擇訊號」的一例)輸入於行解碼器電路之情況。在此係顯示了記憶區塊內之全部的字元線WL0至WL2被選擇，且記憶單元C10、C01、C21、C02、C12進行第一再新操作之態樣。圖6G內的記憶單元C00、C11、C20、C22為“0”抹除狀態，剩餘的電洞群9雖未被保持於通道區域7，但在第二時刻因漏電流等而有些微的電洞群9進到通道區域7。為了對於“0”抹除狀態的記憶單元C00、C11、C20、C22進行記憶再抹除操作之第一再新操作，在將位元線BL0至BL2與源極線SL設為Vss之狀態下，施加正偏壓的脈衝至字元線WL、板線PL。此處，Vss係例如為0V。結果，因漏電流等而入侵至通道區域7的電洞群9被排除至位元線BL0至BL2及源極線SL。並且，“0”抹除狀態之記憶單元C00、C11、C20、C22的通道區域7的電壓恢復為第二資料保持電壓程度。
使用圖6H來說明關於區塊內之全部的字元線WL及板線PL之第二再新操作。於圖6H之被“1”寫入之記憶單元C10、C01、C21、C02、C12的通道半導體層7的內部係進行藉由撞擊游離化現象形成電洞群9的再新操作。記憶單元C10、C01、C21、C02、C12之各個第一閘極導體層5a和第二閘極導體層5b的閾值電壓係例如從“0”抹除狀態的1.3V降低1V而至“1”寫入狀態的0.3V。因此，若將 比“1”寫入操作時更低的電壓輸入於板線PL0至PL2和字元線WL0至WL2，則可於記憶單元C10、C01、C21、C02、C12之通道半導體層7的內部進行藉由撞擊游離化現象形成電洞群9的再新操作。在此，於圖6H中，設想被“1”寫入之記憶單元C10、C01、C21、C02、C12的通道半導體層7的電壓從第一資料保持電壓VFB“1”些微降低至VFB“1”-△VFB之情況。
如此，圖6G和圖6H所示之關於記憶單元區塊內之所有的字元線WL和板線PL的第一再新操作及第二再新操作，係於至少兩條前述字元線被多重選擇之頁乘積累加讀出操作(申請專利範圍之「頁乘積累加讀出操作」的一例)之際非常具有功效。在頁乘積累加讀出操作時係在圖6F中例如三條字元線WL0至WL2被多重選擇。並且，由於各個記憶單元電流Icell在各位元線BL01至BL02被加算，故以記憶單元電流而言，需要讀出飽和且穩定的記憶單元電流。因此，在頁乘積累加讀出操作前，圖6G和圖6H之關於記憶單元區塊內之全部的字元線WL和板線PL的第一再新操作及第二再新操作係非常具有功效。
圖6I係顯示了在3行×3列之記憶單元C00至C22的區塊中，板線PL由相鄰接的記憶單元共有之例。在此構成中，亦可在頁讀出前執行本發明之第一實施型態之動態快閃記憶單元的第一再新操作及第二再新操作。
圖6J係顯示了在3行×3列的記憶單元C00至C22的區塊中，將源極線分離地配置為源極線SL0、源極線SL1以及源極線SL2之例，該源極線SL0係與板線PL0和字元線WL0平行，該源極線SL1係與板線PL1和字元線WL1平行，該源極線SL2係與板線PL2和字元線WL2平行。在此構成中，亦可在頁讀出前執行本發明之第一實施型態之動態快閃記憶單元的第一再新操作及第二再新操作。
在圖1中，Si柱2的水平剖面形狀即使為圓形狀、橢圓形狀、長方形狀，亦可進行本實施型態中所說明的動態快閃記憶動作。此外，亦可在相同晶片上混合著圓形狀、橢圓形狀、長方形狀的動態快閃記憶單元。
此外，在圖1中，係以設置包圍著在基板上朝垂直方向豎立之Si柱2之側面整體之第一閘極絕緣層4a、第二閘極絕緣層4b，且以包圍著第一閘極絕緣層4a、第二閘極絕緣層4b之整體之方式具有第一閘極導體層5a、第二閘極導體層5b之SGT為例說明了動態快閃記憶元件。如本實施型態之說明所示，本動態快閃記憶元件只要是滿足因撞擊游離化現象所產生的電洞群9被保持於通道區域7之條件的構造即可。為此，通道區域7係與基板分離之浮體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around，閘極全環電晶體，例如參照非專利文獻11)技術、Nanosheet技術(例如參照非專利文獻12)，將通道區域的半導體基體相對於基板水平地形成，亦可進行前述的動態快閃記憶動作。此外，也可為使用了SOI(Silicon On Insulator)的裝置構造(例如參照非專利文獻7至10)。在此裝置構造中，通道區域的底部係與SOI基板的絕緣層相接，且包圍其他通道區域並被閘極絕緣層及元件分離絕緣層包圍著。在此構造中，通道區域亦成為浮體構造。如此，在本實施型態所提供的動態快閃記憶元件中，只要滿足通道區域為浮體構造的條件即可。此外，即使是將Fin電晶體(例如參照非專利文獻13)形成於SOI基板上的構造，只要通道區域為浮體構造，就能夠進行本動態快閃記憶動作。
此外，本說明書和圖式之式(1)至(13)係為了定性地說明現象而使用的式，現象並不被該些式所限定。
另外，在圖3A和圖3B的說明中，雖將字元線WL、位元線BL、源極線SL的復歸電壓(reset voltage)記載為Vss，但亦可將各者設為不同的電壓。
此外，在圖4B(a)、圖4D(a)、圖4E(a)及其說明中顯示了頁抹除操作條件的一例。相對於此，只要可實現從N+層3a、N+層3b的任一方或雙方去除位於通道區域7之電洞群9的狀態，則亦可變更施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。此外，亦可在頁抹除操作中對於所選擇之頁的源極線SL施加電壓，將位元線BL設成浮動狀態。此外，亦可在頁抹除操作中對於所選擇之頁的位元線BL施加電壓，將源極線SL設成浮動狀態。
此外，在圖1中，在垂直方向上被屬於第一絕緣層之絕緣層6所包圍之部分的通道區域7中，第一通道區域7a、第二通道區域7b的電位分布係以相連之方式形成。藉此，第一通道區域7a、第二通道區域7b的通道區域7係在垂直方向上於屬於第一絕緣層之絕緣層6所包圍的區域相連。
另外，在圖1中，將連接有板線PL之第一閘極導體層5a之垂直方向的長度設為比連接有字元線WL之第二閘極導體層5b之垂直方向的長度更長，較佳為設為CPL>CWL。然而，只要附加板線PL，字元線WL相對於通道區域7之電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體之通道區域7的電位變動△VFB變小。
在圖6D的動作波形圖中，雖具體地明示了位元線BL、字元線WL、板線PL的電壓，但只要為可進行藉由記憶單元電流在通道區域7內引起撞擊游離化現象而形成電洞群9的再新操作之電壓條件即可。
此外，板線PL的電壓VPLL例如可施加1V左右的固定電壓。
另外，在本說明書和申請專利範圍中言及「閘極絕緣層或閘極導體層等覆蓋通道等」時的「覆蓋」之意，亦包含如SGT或GAA般包圍整體的情況 以及如Fin電晶體般以殘留一部分之方式包圍的情況，亦更包含如平面型電晶體般在平面型態的通道上方重疊的情況。
在圖1中，第一閘極導體層5a係包圍了第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a亦可設為俯視觀察時包圍著第一閘極絕緣層4a之一部分的構造。亦可將此第一閘極導體層5a分割為至少兩個閘極導體層，且使之作為板線PL電極動作。同樣地，亦可將第二閘極導體層5b分割為兩個以上，且使之分別作為字元線的導體電極同步或非同步地動作。藉此，可進行動態快閃記憶動作。
此外，在圖1中，第一閘極導體層5a係可連接於字元線WL，第二閘極導體層5b係可連接於板線PL。即使如此亦可進行上述之本動態快閃記憶動作。
在圖6A至圖6J中，雖已說明了由一個半導體基體所構成之一位元的動態快閃記憶單元的再新操作，但關於由記憶“1”與“0”互補之資料之二個半導體基體所構成之一位元的高速動態快閃記憶單元的再新操作，本發明亦具功效。
在圖6A至圖6J中，雖已說明了由一個半導體基體所構成之一位元的動態快閃記憶單元以單層的記憶陣列進行再新操作，但即使是針對多段地層疊了由一個半導體基體所構成之一位元的動態快閃記憶單元而成的多層記憶陣列，本發明亦具功效。
本實施型態係提供下列特徵。
(特徵一)
在本實施型態的動態快閃記憶單元中，整體而言係由成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b形成為柱狀。此外，成為源極的N+層3a係連接於源極線SL，成為汲極的N+層3b係連接於位元線BL，第一閘極導體層5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL。其特徵為，連接有板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b的閘極電容還大的構造。在本動態快閃記憶單元中，係朝垂直方向積層有第一閘極導體層、第二閘極導體層。因此，即使設為連接有板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b的閘極電容還大的構造，於俯視觀察時亦不會使記憶單元面積增大。藉此，能夠同時實現動態快閃記憶單元的高性能化和高積體化。
(特徵二)
本發明之第一實施型態之動態快閃記憶單元的第一再新操作係比第二再新操作先進行。此係在第一再新操作中，使用字元線WL和板線PL使浮動狀態的通道區域7大幅振盪，藉此將因漏電流而流入通道區域7的電洞群9排出至源極N+層3a和汲極N+層3b。另一方面，在“1”寫入狀態的記憶單元中，由於在通道區域7會形成反轉層，故該反轉層會遮蔽字元線WL、板線PL與通道區域7之間的電容耦合。然而，雖是極微量，亦排出“1”寫入狀態的通道區域7的電洞。此外，在第二再新操作中，電流僅流動至“1”寫入狀態的記憶單元，使撞擊游離化現象所致的電洞群9選擇性地再次產生於“1”寫入狀態之記憶單元的通道區域7。因此，如本發明之第一實施型態所示，在“0”抹除狀態之記憶單元的第一再新操作後進行“1” 寫入狀態之記憶單元的第二再新操作為極佳態樣。如此地藉由在本發明之第一再新操作後進行第二再新操作，能夠提供可靠度高的記憶裝置。
(特徵三)
若注目於本發明之第一實施型態之動態快閃記憶單元之連接有板線PL的第一閘極導體層5a的作用，在動態快閃記憶單元進行寫入、讀出操作之際，字元線WL的電壓會上下振盪。此時，板線PL係發揮減低字元線WL與通道區域7之間之電容耦合比的作用。結果，能夠顯著地抑制字元線WL的電壓上下振盪之際之通道區域7之電壓變化的影響。藉此，能夠將顯示邏輯“0”和“1”之字元線WL之SGT電晶體的閾值電壓差增大。此係關係到動態快閃記憶單元之動作裕度的擴大。並且，在邏輯“0”資料讀出中，藉由將施加於與板線PL相連之第一閘極導體層5a的電壓設定為高於邏輯記憶資料“1”時的閾值電壓，而且設定為低於邏輯記憶資料“0”時的閾值電壓，可獲得即使增高字元線WL的電壓，電流也不會流動的特性。此係關係到更進一步之動態快閃記憶單元之動作裕度的擴大。
(其他實施型態)
另外，在本發明中雖形成了Si柱，但亦可為由Si以外的半導體材料所構成的半導體柱。此在本發明之其他實施型態中亦相同。
此外，在不脫離本發明之廣義的精神與範圍下，本發明係可進行各種實施型態及變化。此外，上述各實施型態係用以說明本發明之一實施例者，並非用以限定本發明之範圍者。上述實施例及變化例係可任意地組合。再者，即使視需要而將上述實施型態的構成要件的一部分去除，亦落入本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之使用半導體元件之記憶裝置，可獲得高密度而且高性能之使用了SGT之記憶裝置的動態快閃記憶體。
9:電洞群
ALLPL:板線全選擇訊號
ALLWL:字元線全選擇訊號
BL0至BL2:位元線
C00,C01,C02,C10,C11,C12,C20,C21,C22:記憶單元
CSL0至CSL2:縱列選擇線
FS:位元線預充電訊號
FT:閘極輸入轉送訊號
IO和/IO:輸出入線
PL0,PL1,PL2:板線
RDEC:行解碼器電路
SA0至SA2:感測放大器電路
SL:源極線
T0A至T2B,T0C至T2C,T0D至T2D:電晶體
VB:位元線電源
WL0至WL2:字元線

Claims (9)

  1. 一種使用半導體元件之記憶裝置，其為由複數個頁朝列方向排列而成的記憶裝置，且該頁係藉由在基板上朝行方向排列的複數個記憶單元而構成者；前述各頁中所含的各記憶單元係具有：半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；第一雜質層和第二雜質層，係位於前述半導體基體的兩端；第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；第二閘極絕緣層，係包圍前述半導體基體的側面，並與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；第二閘極導體層，係覆蓋前述第二閘極絕緣層的一部分或整體；及通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；前述記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層和前述第二雜質層的電壓，且在前述通道半導體層的內部保持藉由撞擊游離化現象而生成的電洞群；並且於頁寫入操作時，係將前述通道半導體層的電壓設為比前述第一雜質層和前述第二雜質層之一方或兩方之電壓高的第一資料保持電壓； 於頁抹除操作時，係控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而將前述電洞群從前述第一雜質層和前述第二雜質層的一方或兩方予以移除，且將前述通道半導體層的電壓設為比前述第一資料保持電壓還低的第二資料保持電壓；前述頁內的前述複數個記憶單元的半導體基體的前述通道半導體層的電壓於第一時刻時為前述第一資料保持電壓或前述第二資料保持電壓；在自前述第一時刻起經過時間後的第二時刻時，在前述頁內的前述半導體基體進行記憶再抹除操作，且進行將前述通道半導體層的電壓恢復為前述第二資料保持電壓程度之第一再新操作，其中，該前述半導體基體之前述通道半導體層的電壓在前述第一時刻時曾為前述第二資料保持電壓；在自前述第二時刻起經過時間後的第三時刻時，在前述頁內的前述半導體基體進行記憶再寫入操作，且進行將前述通道半導體層的電壓恢復為前述第一資料保持電壓程度之第二再新操作，其中，該前述半導體基體之前述通道半導體層的電壓在前述第一時刻時曾為前述第一資料保持電壓。
  2. 如請求項1所述之使用半導體元件之記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容還大。
  3. 如請求項1所述之使用半導體元件之記憶裝置，其中，從前述半導體基體的軸方向觀看時，前述第一閘極導體層係包圍前述第一閘極絕緣層且分離成至少兩個導體層。
  4. 如請求項1所述之使用半導體元件之記憶裝置，其中，前述撞擊游離化現象係在前述第一閘極導體層與前述第二閘極導體層之間的前述通道半導體層的內部產生，而將電洞群生成於前述通道半導體層的內部。
  5. 一種使用半導體元件之記憶裝置，係具備塊(block)，該塊係包含複數個如請求項1至4中任一項所述之使用半導體元件之記憶裝置的前述頁，其中，前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接，前述字元線和前述第一驅動控制線係與行解碼器(row decoder)電路連接；前述源極線係於前述塊內的前述半導體基體之間相連；並且該記憶裝置係控制施加於前述源極線、前述位元線、前述第一驅動控制線和前述字元線的電壓，且在前述塊群之中之所選擇的前述塊之全部的前述半導體基體，進行前述記憶再寫入操作及記憶再抹除操作中之任一方或同時進行兩方。
  6. 如請求項5所述之使用半導體元件之記憶裝置，其中，在前述第一再新操作及前述第二再新操作時，將字元線全選擇訊號及板線全選擇訊號輸入至前述行解碼器電路，使塊內的全部的前述字元線及前述第一驅動控制線被選擇。
  7. 如請求項5所述之使用半導體元件之記憶裝置，其中，朝前述行方向和前述列方向排列之前述記憶單元的前述第一驅動控制線係對於鄰接的前述記憶單元為共通地配設。
  8. 如請求項5所述之使用半導體元件之記憶裝置，其中，前述源極線係依每個朝前述列方向排列的前述記憶單元而分離，且與前述字元線及前述第一驅動控制線呈平行地配設。
  9. 如請求項5所述之使用半導體元件之記憶裝置，其中，在至少兩條前述字元線被多重選擇之頁乘積累加讀出操作時，對於在前述頁乘積累加讀出操作中被多重選擇之前述字元線，事先至少進行一次前述第一再新操作及前述第二再新操作。
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