TWI793973B - 半導體元件記憶裝置 - Google Patents

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Abstract

一種使用半導體元件之半導體記憶裝置，係進行資料保持動作及資料抹除動作。資料保持動作係控制施加至板線PL0與PL1、字元線WL0與WL1、源極線SL、以及位元線BL0~BL3之電壓，於通道半導體層的內部中維持藉由撞擊游離現象或是閘極引發汲極漏電流而產生的電洞群。資料抹除動作係控制施加至前述板線PL0與PL1、前述字元線WL0與WL1、前述源極線SL、以及前述位元線BL0~BL3之電壓，以從前述通道半導體層的內部去除前述電洞群，並且進一步藉由前板線PL0與PL1以及前述字元線WL0與WL1的電容耦合，使通道半導體層的電壓降低。該半導體記憶裝置係具有包含排列成矩陣狀之複數個記憶單元CL00~CL13的區塊，且在前述區塊內的記憶單元中，同時於前述區塊內的所有的記憶單元中進行對於前述資料保持動作狀態的記憶單元CL00、CL02、CL03、CL11、CL13進行的記憶體再寫入動作、以及對於前述資料抹除動作狀態的記憶單元CL01、CL10、CL12進行的記憶體再抹除動作的其中一者或兩者。

Description

半導體元件記憶裝置
本發明係關於使用半導體元件之半導體記憶裝置。
近年來，LSI(Large Scale Integration，大型積體電路)技術開發中，有記憶體元件的高密集化及高性能化之需求。
一般的平面型MOS電晶體中，通道係沿著半導體基板的上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor，環繞式閘極電晶體)的通道係相對半導體基板的上表面沿垂直之方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT可實現半導體裝置的高密度化。使用此SGT作為選擇電晶體，可使例如：與電容器連接之DRAM(Dynamic Ramdom Access Memory，動態隨機存取記憶體，例如參照非專利文獻2)、與電阻可變元件連接的PCM(Phase Change Memory，相變化記憶體，例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體，例如參照非專利文獻4)、及藉由電流改變自旋磁矩方向而改變電阻之MRAM(Magneto-resistive Random Access Memory，磁阻式隨機存取記憶體，例如參照非專利文獻5)等高密集化。此外，亦有不具有電容器而由一個MOS電晶體所構成之DRAM記憶單元(參照非專利文獻7)等。本案係關於不具有電阻 可變元件、電容器等而可僅以MOS電晶體構成之動態快閃記憶體。
圖11(a)~11(d)係顯示前述不具電容器而僅由一個MOS電晶體構成之DRAM記憶單元的寫入動作；圖12(a)及12(b)係顯示動作上的問題點；圖13(a)~13(c)係顯示讀取動作(參照非專利文獻7~10)。圖11(a)係表示“1”寫入狀態。於此，記憶單元係形成於SOI(Silicon On Insulator，絕緣層覆矽)基板100，藉由與源極線SL連接之源極N+層(以下將含有高濃度施體雜質之半導體區域稱為「N+層」)103、與位元線BL連接之汲極N+層104、與字元線WL連接之閘極導電層105、以及MOS電晶體110的浮體(Floating Body)102所構成，不具有電容器而以一個MOS電晶體110構成DRAM記憶單元。在此，SOI基板的SiO2層101係接於浮體102的正下方。以一個MOS電晶體110構成之記憶單元進行“1”的寫入時，係使MOS電晶體110於飽和區域動作。亦即，從源極N+層103延伸之電子的通道107中具有夾止點108而不會到達與位元線連接的汲極N+層104。如此，若與汲極N+層連接之位元線BL以及與閘極導電層105連接之字元線WL皆設為高電壓，使閘極電壓以汲極電壓的約1/2而使MOS電晶體110動作時，則於汲極N+層104附近的夾止點108處電場強度成為最大。其結果，從源極N+層103流向汲極N+層104的加速電子會撞擊Si的晶格，而會因該時點失去的動能而產生電子、電洞對(撞擊游離現象)。所產生的大部分的電子(未圖示)會到達汲極N+層104。此外，極小部分極熱的電子會越過閘極氧化膜109而到達閘極導電層105。並且，同時產生之電洞106會對浮體102充電。此時，由於浮體102係P型Si，因此所產生之電洞係有助於作為大量載子的增加。浮體102係被所產生之電洞106充滿，若浮體102的電壓比源極N+層103更提高至Vb以上，則進一步產生之電洞會對源極N+103放電。於此，Vb係源極N+層103與P 層的浮體102之間的PN接合的內建電壓，約0.7V。圖11(b)係表示由所產生之電洞106將浮體102飽和充電時的情況。
接著，使用圖11(c)來說明記憶單元110的“0”的寫入動作。對於共同的選擇字元線WL，隨機存在有寫入“1”之記憶單元110及寫入“0”之記憶單元110。圖11(c)係顯示從“1”的寫入狀態改寫為“0”的寫入狀態之情況。寫入“0”時，使位元線BL的電壓為負偏壓，使汲極N+層104與P層的浮體102之間的PN接合為順向偏壓。其結果，先前周期產生於浮體102之電洞106會流向與位元線BL連接之汲極N+層104。若寫入動作完成，則可獲得被所產生之電洞106充滿之記憶單元110(圖11(b))、以及所產生之電洞已被排出之記憶單元110(圖11(c))這兩種記憶單元的狀態。充滿電洞106之記憶單元110的浮體102的電位係高於已無所產生電洞之浮體102。因此，寫入“1”之記憶單元110的閾值電壓係低於寫入“0”之記憶單元110的閾值電壓，成為如圖11(d)所示的情況。
接著，使用圖12(a)及12(b)來說明此種由一個MOS電晶體110所構成之記憶單元的動作的問題點。如圖12(a)所示，浮體的電容CFB係電容CWL、接合電容CSL、接合電容CBL的總和，其中，電容CWL係連接於字元線之閘極與浮體之間的電容，接合電容CSL係連接於源極線之源極N+層103與浮體102之間的PN接合的接合電容，接合電容CBL係連接於位元線之汲極N+層104與浮體102之間的PN接合的接合電容，表示為： CFB=CWL+CBL+CSL (14)。
此外，與字元線連接之閘極與浮體之間的電容耦合比βWL係表示為： βWL=CWL/(CWL+CBL+CSL) (15)。
因此，若於讀取時或寫入時字元線電壓VWL振盪，則成為記憶單元的記憶 節點(接點)之浮體102的電壓也會受其影響，成為如圖12(b)所示的情況。若讀取時或寫入時，字元線電壓VWL從0V上升至VWLH，則浮體102的電壓VFB會因字元線間的電容耦合而從字元線電壓變化前之初期狀態電壓VFB1上升至VFB2。其電壓變化量△VFB係表示為： △VFB=VFB1-VFB2=βWL×VWLH (16)。
於此，於數式(15)的βWL中，CWL的貢獻比例較大，例如CWL：CBL：CSL=8：1：1。此時，β=0.8。字元線例如寫入時為5V而寫入結束後成為0V，則由於字元線WL與浮體102之間的電容耦合，使得浮體102承受5V×βWL=4V程度之振盪雜訊。因此，會有無法充分獲得寫入時的浮體102的“1”電位與“0”電位之間的電位差的差分邊限之問題。
圖13(a)~13(c)係顯示讀取動作，圖13(a)係表示“1”的寫入狀態，圖13(b)係顯示“0”的寫入狀態。然而，實際上，即使藉由“1”寫入將Vb寫入至浮體102，字元線因寫入結束而恢復成0V時，浮體102即會降低為負偏壓。要寫入“0”之際，由於成為更偏負的負偏壓，因此如圖13(c)所示，於寫入時無法充分放大“1”與“0”之間的電位差的差分邊限，因此實際上處於難以將不具電容器之DRAM記憶單元產品化之狀況。
此外，亦有在SOI(Silicon On Insulator，絕緣層覆矽)層使用兩個MOS電晶體來形成一個記憶單元而成的記憶體元件(例如參照專利文獻4、5，which are incorporated herein by these references)。此等元件中，區分兩個MOS電晶體的浮體通道(Floating body channel)之成為源極或汲極的N+層係接觸絕緣層而形成。藉由此N+層接觸於絕緣層，兩個MOS電晶體之浮體通道即電性分離。 因此，儲存有屬於信號電荷之電洞群之經分離的浮體通道之電壓係如前所述，會因為施加於各個MOS電晶體之閘極電極的脈衝電壓而與數式(16)所示同樣地大幅變化。因此，會有無法充分放大寫入時的“1”與“0”之間的電位差的差分邊限的問題。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開平2-188966號公報
[專利文獻2]日本特開平3-171768號公報
[專利文獻3]日本特許第3957774號公報
[專利文獻4]US2008/0137394 A1
[專利文獻5]US2003/0111681 A1
[非專利文獻]
[非專利文獻1]Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
[非專利文獻2]H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
[非專利文獻3]H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
[非專利文獻4]T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka. Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
[非專利文獻5]W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp. 1-9 (2015)
[非專利文獻6]M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
[非專利文獻7]J. Wan, L. Rojer, A. Zaslavsky, and S. Critolovcanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
[非專利文獻8]T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
[非專利文獻9]T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
[非專利文獻10]E. Y.oshida: “A Capacitorless 1T-DRAM Technology Using Gate- Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
[非專利文獻11]J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
[非專利文獻12]N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
[非專利文獻13]H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
[非專利文獻14]E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
無電容器的一個電晶體型的DRAM(增益單元)中，字元線與浮體之間的電容耦合較大，在資料讀取時、寫入時等時候字元線的電位振盪時，會友直接被作為對浮體傳遞之雜訊之問題。其結果，引起誤讀取、記憶資料的誤改寫之問題，而難以達到無電容器之單一電晶體型的DRAM(增益單元)的實用化。
為了解決上述課題，本發明之半導體元件記憶裝置係具有：
區塊，其係包含於基板上排列成矩陣狀之複數個記憶單元；
前述區塊中所包含的各個記憶單元係包括：
半導體基體，其係於基板上相對於前述基板沿垂直方向立起，或是沿水平方向延伸；
第一雜質層及第二雜質層，其係位於前述半導體基體的兩端；
第一閘極絕緣層，其係圍繞前述第一雜質層與前述第二雜質層之間的前述半導體基體的側面的局部或全部，並接觸或靠近前述第一雜質層；
第二閘極絕緣層，其係圍繞前述半導體基體的側面的局部或全部，並與前述第一閘極絕緣層連接，且接觸或靠近前述第二雜質層；
第一閘極導體層，其係覆蓋前述第一閘極絕緣層；
第二閘極導體層，其係覆蓋前述第二閘極絕緣層；及
通道半導體層，其係由前述第一閘極絕緣層及前述第二閘極絕緣層覆蓋前述半導體基體而形成者，
其中，於每個前述記憶單元中進行如下運作：
控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域及前述第二雜質區域之電壓，於前述通道半導體層的內部中維持藉由撞擊游離現象或是閘極引發汲極漏電流而產生的電洞群，
將前述通道半導體層的電壓設為第一資料保持電壓，而進行記憶體寫入動作，其中該第一資料保持電壓相較於前述第一雜質層及前述第二雜質層的至少其中一者或兩者之電壓係高出內建電壓(Built-in Voltage)之量；
藉由前述第一閘極導體層與前述通道半導體層之間的第一電容耦合、及前 述第二閘極導體層與前述通道半導體層之間的第二電容耦合，將前述通道半導體層的電壓控制為高於前述第一資料保持電壓之電壓，並透過前述第一雜質層及前述第二雜質層的其中一者或兩者從前述通道半導體層的內部中去除前述電洞群中的殘留電洞群，直到前述通道半導體層的電壓相較於前述第一雜質層及前述第二雜質層的其中一者或兩者之電壓係高出內建電壓之量為止，
藉由前述第一電容耦合及前述第二電容耦合，將前述通道半導體層的電壓設成低於前述第一資料保持電壓之第二資料保持電壓，而進行記憶體抹除動作，
於前述區塊內的前述複數個記憶單元的半導體基體的前述通道半導體層的電壓在第一時刻時為前述第一資料保持電壓或是前述第二資料保持電壓，
從前述第一時刻起經過某時間後的第二時刻時，於前述區塊內之於前述第一時刻時前述通道半導體層的電壓曾為前述第一資料保持電壓的前述半導體基體中，進行記憶體再寫入動作，使前述通道半導體層的電壓恢復至前述第一資料保持電壓之程度，
從前述第一時刻起經過某時間後的第三時刻時，於前述區塊內之於前述第一時刻時前述通道半導體層的電壓曾為前述第二資料保持電壓的前述半導體基體中，進行記憶體再抹除動作，使前述通道半導體層的電壓恢復至前述第二資料保持電壓。(第一發明)
上述第一發明中，以如下期間進行前述記憶體再抹除動作：
第一期間，係將前述第一閘極導體層的電壓從第一電壓設成高於前述第一電壓之第二電壓，將前述第二閘極導體層的電壓從第三電壓設成高於前述第三電壓之第四電壓，
並透過前述第一電容耦合及前述第二電容耦合，將前述通道半導體層的電 壓控制為高於前述第一時刻之電壓；
第二期間，係經由前述第一雜質層及前述第二雜質層的其中一者或兩者從前述通道半導體層的內部去除前述電洞群中的殘留電洞群，直到前述通道半導體層的電壓相較於前述第一雜質層及前述第二雜質層的其中一者或兩者之電壓係高出內建電壓為止；及
第三期間，係藉由前述第一電容耦合及前述第二電容耦合，將前述通道半導體層的電壓設成低於前述第一資料保持電壓之前述第二資料保持電壓之程度。(第二發明)
上述第二發明中，從前述第一電壓設成前述第二電壓之操作係以至少兩階段之第一步階電壓而設成高電壓，從前述第三電壓設成第四電壓之操作係以至少兩階段之第二步階電壓而設成高電壓，而進行前述記憶體再抹除動作。(第三發明)
上述第一發明中，於前述記憶體再抹除動作時，於前述第一時刻時前述通道半導體層的電壓曾為前述第一資料保持電壓的同一個前述區塊內的前述半導體基體的前述通道半導體層中係形成反轉層，並維持前述第一資料保持電壓之程度的電壓。(第四發明)
上述第一發明中，於前述記憶體再寫入動作時，於前述第一時刻時前述通道半導體層的電壓曾為前述第二資料保持電壓的同一個前述區塊內的前述半導體基體的前述通道半導體層中，以電流不會流動於第一雜質層與第二雜質層之間的方式，維持前述第二資料保持電壓之程度的電壓。(第五發明)
上述第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係大於前述第二閘極導體層與前述通道半導體層之間的第二閘 極電容。(第六發明)
一種半導體元件記憶裝置，係具備區塊群，前述區塊群係包括複數個如上述第一至第六發明中任一發明所述之半導體元件記憶裝置的前述區塊；
前述第一雜質層係連接源極線，前述第二雜質層係連接位元線，當前述第一閘極導體層及前述第二閘極導體層的其中一者與字元線連接時，另一者係與第一驅動控制線連接，
前述源極線係在前述區塊內的前述半導體基體之間相連；
藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而於前述區塊群中所選擇的前述區塊的所有的前述半導體基體中同時進行前述記憶體再寫入動作及前述記憶體再抹除動作的其中一者或兩者。(第七發明)
1:基板
2:Si柱、矽半導體柱
3a:N+層(第一雜質層)
3b:N+層(第二雜質層)
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層、閘極
5b:第二閘極導體層、閘極
6:絕緣層
7:通道區域(通道層)
7a:第一通道半導體層(第一通道Si層)
7b:第二通道半導體層(第二通道Si層)
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13:夾止點
32:邏輯實體區塊位址轉換查找表電路(邏輯實體轉換表)
33:控制器電路
34:區塊位址解碼器電路
35,BLK00~BLK33:區塊
100:SOI基板
101:SiO2層
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:反轉層、電子的通道
108:夾止點
109:閘極氧化膜
110:MOS電晶體、不具電容器之DRAM記憶單元、記憶單元
BL,BL1,BL2,BL3,BL0,BL1,BL2,BL3:位元線
βBL:耦合率
βPL:耦合率
βSL:耦合率
βWL:電容耦合比
CBL:接合電容
CFB:浮體的電容、電容
CL11,CL12,CL13,CL21,CL22,CL23,CL31,CL32,CL33,CL00,CL01,CL02,CL03,CL10,CL11,CL12,CL13:記憶單元
CPL:電容
CSL:接合電容
CWL:電容
FB:浮體
N+:N+層
PL1,PL2,PL3,PL:板線
R1,R2,R3,R4:刷新周期
SL1,SL2,SL3,SL:源極線
T0:時刻
T1:時刻
T2:時刻
T3:時刻
T4:時刻
T5:時刻
T6:時刻
T7:時刻
T8:時刻
T9:時刻
T10:時刻
T11:時刻
T12:時刻
VBLH:位元線的電壓、電壓
VFB"0":通道區域的電壓、電壓
VFB"1":通道區域的電壓、電壓
VFB,VFB1,VFB2:通道區域的電壓、電壓
VFBL:通道區域的低電壓狀態、電壓
VFBH:通道區域的高電壓狀態、電壓
VSS:第三電壓
VSHL:源極線的電壓、電壓
VPLL:第一電壓
VPLH:第二電壓
VPL1,VPL2,VPL3,VPL4:板線PL的電壓
VWL1,VWL2,VWL3,VWL4:字元線WL的電壓
VWL:字元線電壓
VWLH:第四電壓
WL1,WL2,WL3,WL:字元線
△VFB:通道區域的電壓差、電壓差、電位差
△VPLE:第一步階升壓電壓
△VWLE:第二步階升壓電壓
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係第一實施型態之具有SGT之記憶裝置之與板線PL連接之第一閘極導體層5a的閘極電容大於與字元線WL連接之第二閘極導體層5b的閘極電容時的功效說明圖。
圖3係用於說明第一實施型態之具有SGT之記憶裝置的寫入動作機制的圖。
圖4A係用於說明第一實施型態之具有SGT之記憶裝置的抹除動作機制的圖。
圖4B係用於說明第一實施型態之具有SGT之記憶裝置的抹除動作機制的圖。
圖5係用於說明第一實施型態之具有SGT之記憶裝置的讀取動作機制的圖。
圖6A係用於說明第一實施型態之具有SGT之記憶裝置的“1”寫入的區塊刷新動作的圖。
圖6B係用於說明第一實施型態之具有SGT之記憶裝置的“1”寫入的區塊刷新動作的圖。
圖7A係用於說明第一實施型態之具有SGT之記憶裝置的“0”抹除的區塊刷新動作的圖。
圖7B係用於說明第一實施型態之具有SGT之記憶裝置的“0”抹除的區塊刷新動作的圖。
圖8A係用於說明第二實施型態之具有SGT之記憶裝置的區塊刷新動作之電路區塊圖與主要節點之施加電壓圖。
圖8B係用於說明第二實施型態之具有SGT之記憶裝置的區塊刷新動作之電路區塊圖與主要節點之施加電壓圖。
圖8C係用於說明第二實施型態之具有SGT之記憶裝置的區塊刷新動作之電路區塊圖與主要節點之施加電壓圖。
圖9A係用來說明第三實施型態之具有SGT之記憶裝置的區塊刷新動作之記憶體陣列的電路區塊圖。
圖9B係用來說明第三實施型態之具有SGT之記憶裝置的區塊刷新動作之記憶體陣列的電路區塊圖。
圖9C係用來說明第三實施型態之具有SGT之記憶裝置的區塊刷新動作之記憶體陣列的電路區塊圖。
圖10A係用來說明第四實施型態之具有SGT之記憶裝置的步階升壓刷新(step up refresh)動作的圖。
圖10B係用來說明第四實施型態之具有SGT之記憶裝置的步階升壓刷新動作的圖。
圖11係用於說明習知例之不具電容器的DRAM記憶單元的寫入動作的圖。
圖12係用於說明習知例之不具電容器的DRAM記憶單元的動作問題點的圖。
圖13係顯示習知例之不具電容器的DRAM記憶單元的讀取動作的圖。
以下參照圖式來說明本發明之使用半導體元件之記憶裝置(以下稱為動態快閃記憶體)。
(第一實施型態)
使用圖1~圖7來說明本發明第一實施型態之動態快閃記憶單元的構造及動作機制。使用圖1來說明動態快閃記憶單元的構造。並且，使用圖2來說明與板線PL連接之第一閘極導體層5a的閘極電容大於與字元線WL連接之第二閘極導體層5b的閘極電容時的功效。並且，使用圖3來說明資料寫入動作機制， 使用圖4A~圖4B來說明資料抹除動作機制，使用圖5來說明資料讀取動作機制。並且，使用圖6A、圖6B來說明“1”寫入的區塊刷新動作，使用圖7A~圖7B來說明“0”抹除的區塊刷新動作。
圖1係顯示本發明第一實施型態之動態快閃記憶單元的構造。於形成於基板1(申請專利範圍的「基板」的一例)上之具有P型或i型(本徵型)的導電型的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍的「半導體基體」的一例)內的上下位置，形成有一者為源極時，另一者為汲極的N+層3a、3b(申請專利範圍的「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極之N+層3a、3b之間的Si柱2的部分係成為通道區域7(申請專利範圍的「通道半導體層」的一例)。第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)係形成為圍繞此通道區域7。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或是靠近成為此源極、汲極之N+層3a、3b。第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)係分別形成為圍繞此第一閘極絕緣層4a、第二閘極絕緣層4b。並且，藉由絕緣層6(申請專利範圍的「第一絕緣層」的一例)將第一閘極導體層5a、第二閘極導體層5b分離。並且，N+層3a、3b之間的Si柱2的部分之通道區域7係包括：由第一閘極絕緣層4a所圍繞之第一通道Si層7a(申請專利範圍的「第一通道半導體層」的一例)；以及由第二閘極絕緣層4b所圍繞之第二通道Si層7b(申請專利範圍的「第二通道半導體層」的一例)。藉此，形成由成為源極、汲極之N+層3a,3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、及第二閘極導體層5b所構成的動態快閃記憶單元10。再 者，成為源極之N+層3a係與源極線SL(申請專利範圍的「源極線」的一例)連接；成為汲極之N+層3b係與位元線BL(申請專利範圍的「位元線」的一例)連接；第一閘極導體層5a係與屬於第一驅動控制線(申請專利範圍的「第一驅動控制線」的一例)的板線(plate line)PL連接；第二閘極導體層5b係與字元線WL(申請專利範圍的「字元線」的一例)連接。與板線PL連接之第一閘極導體層5a的閘極電容以具有大於與字元線WL連接之第二閘極導體層5b的閘極電容的構造為佳。
在此，圖1中係第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度，以使與板線PL連接之第一閘極導體層5a的閘極電容大於與字元線WL連接之第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度亦可不大於第二閘極導體層5b的閘極長度，而是改變各個閘極絕緣層的膜厚，使第一閘極絕緣層4a的閘極絕緣膜的膜厚小於第二閘極絕緣層4b的閘極絕緣膜的膜厚。此外，也可改變各個閘極絕緣層的材料的介電常數，使第一閘極絕緣層4a的閘極絕緣膜的介電常數大於第二閘極絕緣層4b的閘極絕緣膜的介電常數。此外，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數，以使與板線PL連接之第一閘極導體層5a的閘極電容大於與字元線WL連接之第二閘極導體層5b的閘極電容。
圖2(a)~2(c)係說明與板線PL連接之第一閘極導體層5a的閘極電容大於與字元線WL連接之第二閘極導體層5b的閘極電容時的功效的圖。
圖2(a)係顯示僅將本發明第一實施型態之動態快閃記憶單元的主要部分簡化呈現的構造圖。動態快閃記憶單元係與位元線BL、字元線WL、板線PL、及源極線SL連接，根據其電壓狀態來決定通道區域7的電位狀態。
圖2(b)係用於說明各個電容關係的圖。通道區域7的電容CFB係下列各電容的總和：與字元線WL連接之閘極5b與通道區域7之間之電容CWL；與板線PL連接之閘極5a與通道區域7之間的電容CPL；與源極線SL連接之源極N+層3a與通道區域7之間的PN接合的接合電容CSL；與位元線BL連接之汲極N+層3b與通道區域7之間的PN接合的接合電容CBL，表示為：CFB=CWL+CPL+CBL+CSL (1)。
因此，字元線WL與通道區域7之間的耦合率βWL、板線PL與通道區域7之間的耦合率βPL、位元線BL與通道區域7之間的耦合率βBL、源極線SL與通道區域7之間的耦合率βSL係分別表示如下。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
於此，由於CPL>CWL，因此βPL>βWL。
圖2(c)係用於說明字元線WL的電壓VWL因讀取動作及寫入動作而上升，且於其後下降時的通道區域7的電壓VFB的變化之圖。於此，字元線WL的電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7的電壓VFB從低電壓狀態VFBL變為高電壓狀態VFBH之電位差△VFB係如下所示。
△VFB=VFBH-VFBL=βWL×VWLH (6)
由於字元線WL與通道區域7之間的耦合率βWL較小，而板線PL與通道區域7之間的耦合率βPL較大，因此△VFB較小，即使字元線WL的電壓VWL因讀 取動作及寫入動作而上下變動，通道區域7的電壓VFB也幾乎不變化。
圖3(a)~3(d)係顯示本發明第一實施型態之動態快閃記憶單元的寫入動作。圖3(a)係顯示寫入動作的機制；圖3(b)係顯示位元線BL、源極線SL、板線PL、字元線WL、以及成為浮體FB之通道區域7的動作波形。時刻T0時，動態快閃記憶單元為“0”抹除狀態，通道區域7的電壓為VFB“0”。此外，對於位元線BL、源極線SL、字元線WL施加VSS，對於板線PL施加VPLL。於此，例如Vss為0V，VPLL為2V。接著，時刻T1~T2之間，位元線BL從VSS上升至VBLH時，例如VSS為0V時，通道區域7的電壓因位元線BL與通道區域7之間的電容耦合而成為VFB“0”+βBL×VBLH。
接著以圖3(a)及3(b)來說明動態快閃記憶單元的寫入動作。時刻T3~T4中，字元線WL係從VSS上升至VWLH。藉此，若將與字元線WL連接之第二閘極導體層5b圍繞通道區域7之第二N通道MOS電晶體區域的“0”抹除的閾值電壓設為VtWL“0”時，則伴隨著字元線WL的電壓的上升，從Vss至VtWL“0”為止，通道區域7的電壓係因字元線WL與通道區域7之間的第二電容耦合(申請專利範圍的「第二電容耦合」的一例)而成為VFB“0”+βBL×VBLH+βWL×VtWL“0”。字元線WL上升至VtWL“0”以上時，第二閘極導體層5b的內周的通道區域7會形成環狀的反轉層12b，遮蔽字元線WL與通道區域7之間的第二電容耦合。
接著以圖3(a)及3(b)來說明動態快閃記憶單元的寫入動作。時刻T3~T4中，例如，於與板線PL連接之第一閘極導體層5a固定輸入VPLL=2V，並使與字元線WL連接之第二閘極導體層5b上升至例如VWLH=4V。其結果，如圖3(a)所示，於與板線PL連接之第一閘極導體層5a的內周，在通道區域7會形成環狀的反轉層12a，且其反轉層12a係存在有夾止點13。其結果，具有第一閘 極導體層5a之第一N通道MOS電晶體區域係於飽和區域動作。另一方面，具有與字元線WL連接之第二閘極導體層5b之第二N通道MOS電晶體區域係於線性區域動作。其結果，於與字元線WL連接之第二閘極導體層5b的內周，在通道區域7不存在夾止點，而於整個內周形成反轉層12b。形成於與此字元線WL連接之第二閘極導體層5b的整個內周之反轉層12b係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域的實質汲極而運作。其結果，電場係在串聯連接之具有第一閘極導體層5a之第一N通道MOS電晶體區域與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間的通道區域7的第一邊界區域處成為最大，於此區域中產生撞擊游離現象。由於此區域從具有與字元線WL連接之第二閘極導體層5b之第二N通道MOS電晶體區域觀察時係源極側區域，因此將此現象稱為源極側撞擊游離現象。藉由此源極側撞擊游離現象，電子係從與源極線SL連接之N+層3a流向與位元線連接之N+層3b。經加速的電子係撞擊晶格Si原子而藉由其動能產生電子、電洞對。所產生之電子的一部分係流向第一閘極導體層5a及第二閘極導體層5b，但大部分係流向與位元線BL連接之N+層3b(未圖示)。
然後，如圖3(c)所示，所產生的電洞群9(申請專利範圍的「電洞群」的一例)係通道區域7的多數載子，將通道區域7充電為正偏壓。由於與源極線SL連接之N+層3a為0V，因此通道區域7會被充電至與源極線SL連接之N+層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。通道區域7被充電為正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的閾值電壓即會因為基板偏壓效應而變低。
接著以圖3(b)來說明動態快閃記憶單元的寫入動作。時刻T6~T7 中，字元線WL的電壓係從VWLH降至VSS。此時字元線WL與通道區域7之間會進行第二電容耦合，但字元線WL的電壓VWLH至變為通道區域7的電壓為Vb時之第二N通道MOS電晶體區域的閾值電壓VtWL“1”以下為止，反轉層12b會遮蔽此第二電容耦合。因此，字元線WL與通道區域7之間的實質電容耦合，只有在字元線WL為VtWL“1”以下且降至VSS的時候。其結果，通道區域7的電壓變為Vb-βWL×VtWL“1”。於此，VtWL“1”係低於前述VtWL“0”，βWL×VtWL“1”較小。
接著以圖3(b)來說明動態快閃記憶單元的寫入動作。時刻T8~T9中，位元線BL係從VBLH降低至VSS。由於位元線BL與通道區域7之間係電容耦合，因此最終通道區域7的“1”寫入電壓VFB“1”係如下式所示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
於此，位元線BL與通道區域7之間的耦合比βBL也較小。藉此，如圖3(d)所示，與字元線WL連接之第二通道區域7b的第二N通道MOS電晶體區域的閾值電壓變低。進行將此通道區域7的“1”寫入狀態設為第一資料保持電壓(申請專利範圍的「第一資料保持電壓」之一例)之記憶體寫入動作(申請專利範圍的「記憶體寫入動作」之一例)，並分配至邏輯記憶資料“1”。
在此，寫入動作時，亦能夠以第一雜質層3a與第一通道半導體層7a的第二邊界區域或第二雜質層3b與第二通道半導體層7b的第三邊界區域來取代第一邊界區域，以撞擊游離現象產生電子、電洞對，並以所產生之電洞群9來對通道區域7充電。
使用圖4A~圖4B來說明抹除動作機制。N+層3a、3b之間的通道區域7係與基板電性分離而成為浮體。圖4A(a)係顯示抹除動作的主要節點的時序動作波形圖。圖4A(a)中，T0~T12係表示從抹除動作開始至結束之時刻。 圖4A(b)係顯示抹除動作前的時刻T0時，於先前的周期中藉由撞擊游離而產生之電洞群9累積於通道區域7之狀態。接著，時刻T1~T2中，位元線BL及源極線SL分別從VSS成為VBLH及VSLH之高電壓狀態。於此，VSS係例如0V。此動作係使得於接下來的第一期間(申請專利範圍的「第一期間」的一例)的時刻T3~T4中，板線PL從第一電壓(申請專利範圍的「第一電壓」的一例)VPLL成為第二電壓(申請專利範圍的「第二電壓」的一例)VPLH之高電壓狀態，且字元線WL從第三電壓(申請專利範圍的「第三電壓」的一例)VSS成為第四電壓(申請專利範圍的「第四電壓」的一例)VWLH之高電壓狀態，於通道區域7中，不會於與板線PL連接之第一閘極導體層5a的內周形成反轉層(申請專利範圍的「反轉層」的一例)12a，且不會於與字元線WL連接之第二閘極導體層5b的內周形成反轉層(申請專利範圍的「反轉層」的一例)12b。因此，關於VBLH及VSLH的電壓，將字元線WL側的第二N通道MOS電晶體區域及板線PL側的第一N通道MOS電晶體區域的閾值電壓分別設為VtWL及VtPL時，較佳為VBLH>VWLH+VtWL且VSLH>VPLH+VtPL。例如，VtWL及VtPL為0.5V時，可將VWLH及VPLH設定為3V，並將VBLH及VSLH設定為3.SV以上。
接著說明圖4A(a)的抹除動作機制。第一期間的時刻T3~T4中，伴隨著板線PL及字元線WL成為第二電壓VPLH及第四電壓VWLH之高電壓狀態，藉由板線PL與通道區域7之間的第一電容耦合(申請專利範圍的「第一電容耦合」的一例)，以及字元線WL與通道區域7之間的第二電容耦合(申請專利範圍的「第二電容耦合」的一例)，將浮動狀態之通道區域7的電壓推高。通道區域7的電壓係從“1”寫入狀態之VFB“1”成為高電壓。由於位元線BL及源極線SL的電壓係VBLH及VSHL之高電壓，使得源極N+層3a與通道區域7之間的PN接 合以及汲極N+層3b與通道區域7之間的PN接合為逆向偏壓狀態，因而可提升電壓。
接著繼續說明圖4A(a)的抹除動作機制。接下來的第二期間(申請專利範圍的「第二期間」的一例)的時刻T5~T6中，位元線BL及源極線SL的電壓係從高電壓之VBLH及VSLH降低至VSS。其結果，源極N+層3a與通道區域7之間的PN接合以及汲極N+層3b與通道區域7之間的PN接合係如圖4B(c)所示，成為順向偏壓狀態，通道區域7的電洞群9中的殘留電洞群(申請專利範圍的「殘留電洞群」的一例)係排出至源極N+層3a、汲極N+層3b。其結果，通道區域7的電壓VFB成為源極N+層3a與P層的通道區域7形成之PN接合以及汲極N+層3b與P層的通道區域7形成之PN接合的內建電壓Vb。
接著繼續說明圖4A(a)的抹除動作機制。接下來的時刻T7~T8中，位元線BL及源極線SL的電壓係從VSS上升至高電壓之VBLH及VSLH。藉此，如圖3(d)所示，第三期間(申請專利範圍的「第三期間」的一例)的時刻T11~T12中，使板線PL及字元線WL從第二電壓VPLH及第四電壓VWLH分別降低至第一電壓VPLL及第三電壓VSS時，不會於通道區域7中形成板線PL側的反轉層(申請專利範圍的「反轉層」的一例)12a及字元線側的反轉層(申請專利範圍的「反轉層」的一例)12b，有效地藉由板線PL與通道區域7之間的第一電容耦合以及字元線WL與通道區域7之間的第二電容耦合，使通道區域7的電壓VFB從Vb成為VFB“0”。因此，通道區域7於“1”寫入狀態與“0”抹除狀態之間的電壓差△VFB能夠以下列數式表示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
VFB“0”=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB“1”-VFB“0”=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL“1”-βBL×VBLH (9)
於此，βWL與βPL的和係0.8以上，△VFB變大，而可獲得充分的差分邊限。其結果，如圖4B(e)所示，可於“1”寫入狀態及“0”抹除狀態中取得較大的差分邊限。
接著繼續說明圖4A(a)的抹除動作機制。接下來的第三期間(申請專利範圍的「第三期間」的一例)的時刻T11~T12中，位元線BL的電壓從VBLH降低至VSS，源極線SL的電壓從VSLH降低至VSS，抹除動作結束。此時，位元線BL及源極線SL因電容耦合而略降低通道區域7的電壓，但由於降低程度等同於時刻T7~T8中位元線BL與源極線SL因電容耦合而將通道區域7的電壓推升之部分，因此位元線BL及源極線SL的電壓的上下變動互相抵銷，結果，不影響通道區域7的電壓。進行使此通道區域7的“0”抹除狀態的電壓VFB“0”為第二資料保持電壓(申請專利範圍的「第二資料保持電壓」之一例)之記憶體抹除動作(申請專利範圍的「記憶體抹除動作」之一例)，並分配至邏輯記憶資料“0”。
圖5(a)~(c)係用於說明本發明第一實施型態之動態快閃記憶單元的讀取動作之圖。如圖5(a)所示，通道區域7充電至內建電壓Vb(約0.7V)時，具有與字元線WL連接之第二閘極導體層5b之第二N通道MOS電晶體區域的閾值電壓會由於基板偏壓效應而降低。將此狀態分配至邏輯記憶資料“1”。如圖5(b)所示，進行寫入之前選擇之記憶區塊原為抹除狀態“0”，通道區域7的電壓VFB為VFB“0”。藉由寫入動作隨機地記憶寫入狀態“1”。其結果，對字元線WL作成邏輯“0”及“1”的邏輯記憶資料。如圖5(c)所示，利用對於此字元線WL的兩個 閾值電壓的高低差，能夠以感測放大器來進行讀取。
圖6A(a)~圖6B(d)係用於說明本發明第一實施型態之動態快閃記憶單元的“1”寫入的區塊刷新動作的圖。
圖6A(a)顯示由一個半導體基體構成的“1”寫入之單體的動態快閃記憶單元。“1”寫入的通道區域7的初期電壓為VFB“1”，但由於來自通道區域7的電洞群9的漏電流，例如往源極N+層3a與汲極N+層3b的漏電流，故會隨時間經過而降低至VFB“1”-Vα。圖6A(b)顯示複數個半導體基體排列為矩陣狀(申請專利範圍的「複數個矩陣狀」之一例)之構成同一個區塊(申請專利範圍的「區塊」之一例)的局部之八個動態快閃記憶單元CL00~CL13。於此，動態快閃記憶單元CL00、CL02、CL03、CL11、CL13係於第一時刻(申請專利範圍的「第一時刻」之一例)為“1”寫入狀態，於通道區域7中保持殘留電洞群9。而動態快閃記憶單元CL01、CL10、CL12為“0”抹除狀態，未於通道區域7中保持殘留電洞群9。為了對“1”寫入狀態的動態快閃記憶單元CL00、CL02、CL03、CL11、CL13進行記憶體再寫入動作(申請專利範圍的「記憶體再寫入動作」之一例)之刷新，對位元線BL0~BL3、字元線WL0與WL1、板線PL0與PL1施加正偏壓，使源極線SL成為VSS。於此，VSS係例如0V。圖6B(c)顯示具體的動作波形之一例，其顯示時刻T0~T4的位元線BL、源極線SL、字元線WL、板線PL、及成為浮體FB的通道區域7的電壓的隨時間經過變化。於作為第二時刻(申請專利範圍的「第二時刻」之一例)的時刻T0，“1”寫入的動態快閃記憶單元的通道區域7的電壓係處於低下之VFB1=VFB“1”-Vα。時刻T1，位元線BL的電壓係從VSS上升至VBLR。於此，VBLR係用於進行“1”寫入的區塊刷新動作的位元線BL的電壓，例如為2V。其結果，通道區域7的電壓能夠藉由汲極N+層3b與P層的通道區 域7之間的PN接合的電容耦合，以βBL作為位元線BL與通道區域7之間的電容耦合的耦合比，以VFB2及以下的數式(4)與(10)來表示。
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
VFB2=VFB1+βBL×VBLR (10)
接著以圖6B(c)來說明本發明第一實施型態之動態快閃記憶單元之“1”寫入的區塊刷新動作。時刻T2時，字元線WL係從VSS至VWLRP而成為高電壓。於此，VWLRP係“1”寫入的區塊刷新動作之字元線WL的施加電壓，例如為4V。其結果，在“1”寫入狀態的動態快閃記憶單元CL00、CL02、CL03、CL11、CL13中，由與板線PL0及PL1連接之第一閘極導體層5a圍繞通道區域7的第一N通道MOS電晶體區域係於飽和區域動作，由與字元線WL0及WL1連接之第二閘極導體層5b圍繞通道層7的第二N通道MOS電晶體區域係於線性區域動作。伴隨於此，電流從汲極N+層3b流向源極N+層3a，藉由撞擊游離現象產生電洞群9，並充滿於通道區域7。其結果，通道區域7的電壓成為內建電壓Vb(約0.7V)。另一方面，在“0”抹除狀態的動態快閃記憶單元CL01、CL10、CL12中，由與板線PL0及PL1連接之第一閘極導體層5a圍繞通道層7的第一N通道MOS電晶體區域的“0”抹除狀態的閾值電壓VtPL“0”處於高電壓狀態，且由與字元線WL0及WL1連接之第二閘極導體層5b圍繞通道層7的第二N通道MOS電晶體區域的“0”抹除狀態的閾值電壓VtWL“0”處於高電壓狀態，因此，於時刻T2，電流不會從汲極N+層3b流向源極N+層3a，而不會引起撞擊游離現象。
接著繼續以圖6B(c)來說明本發明第一實施型態之動態快閃記憶單元之“1”寫入的區塊刷新動作。時刻T3時，字元線WL係從VWLRP降低至VSS。由於在與字元線WL連接之第二閘極導體層5b所圍繞的通道層7產生反轉層 12b，因此該反轉層會遮蔽第二閘極導體層5b與通道層7之間的第二電容耦合。若第二閘極導體層5b圍繞通道層7的第二N通道MOS電晶體區域的“1”寫入狀態的閾值電壓為VtWL“1”時，第二閘極導體層5b與通道層7之間的第二電容耦合會在字元線WL的電壓成為VtWL“1”以下時運作，通道區域7的電壓成為以數式(11)所示的Vb1。
Vb1=Vb-βWL×VtWL“1” (11)
於此，由於“1”寫入狀態的閾值電壓VtWL“1”低，因此βWL×VtWL“1”小。接著，時刻T4時，位元線BL從VBLR降低至VSS，結束“1”寫入狀態的區塊刷新動作，最終的通道區域7的電壓VFB“1”係成為以數式(12)所示的Vb2。
VFB“1”=Vb2=Vb1-βBL×VBLR=Vb-βWL×VtWL“1”-βBL×VBLR (12)
因此，如圖6B(d)所示，在字元線電壓VWL與單元電流Icell之關係的圖表中，第二閘極導體層5b圍繞通道層7的第二N通道MOS電晶體區域的閾值電壓VtWL“0”會從虛線的刷新前之“1”寫入狀態降低到實線的“1”寫入狀態。
圖7A、圖7B係用於說明本發明第一實施型態之動態快閃記憶單元的“0”抹除的區塊刷新動作的圖。
圖7A(a)顯示“0”抹除之單體的動態快閃記憶單元。“0”寫入的通道區域7的初期電壓於第一時刻為VFB“0”，但由於電洞群9往通道區域7流入等的漏電流，故會隨時間經過變化而於第三時刻(申請專利範圍的「第三時刻」之一例)上升至VFB“0”+Vγ。圖7A(b)顯示構成同一個區塊的局部之八個動態快閃記憶單元CL00~CL13。於此，動態快閃記憶單元CL00、CL02、CL03、CL11、CL13為“1”寫入狀態，通道區域7中保持殘留電洞群9，動態快閃記憶單元CL01、 CL10、CL12為“0”抹除狀態，通道區域7中未保持殘留電洞群9。為了對“0”抹除狀態的動態快閃記憶單元CL01、CL10、CL12進行作為記憶體再抹除動作(申請專利範圍的「記憶體再抹除動作」之一例)的刷新，在使位元線BL~BL3與源極SL為VSS的狀態下，對字元線WL0、WL1及板線PL0、PL1施加正偏壓的脈衝。於此，VSS係例如0V。於圖7B(c)顯示其具體的動作波形之一例，其顯示時刻T0~T4的位元線BL、源極線SL、字元線WL、板線PL、成為浮體FB的通道區域7的電壓的隨時間經過變化。時刻T0時，“0”抹除的動態快閃記憶單元的通道區域7的電壓上升至VFB3=VFB“0”+Vγ。於時刻T1，使字元線WL從VSS上升至VWLRE，且使板線PL從VPLL上升至VPLR時，藉由字元線WL所連接之第二閘極導體層5b與通道層7之間的第二電容耦合以及板線PL所連接之第一閘極導體層5a與通道層7之間的第一電容耦合，通道層7的電壓成為高於內建電壓Vb之VFB4。其結果，在“0”抹除狀態的動態快閃記憶單元CL01、CL10、CL12中，P層的通道區域7與源極N+層3a之間的PN接合以及P層的通道區域7與汲極N+層3b之間的PN接合分別成為順向偏壓，使先前流入通道區域7的電洞群9排出至源極N+層3a與汲極N+層3b。另一方面，在“1”寫入狀態的動態快閃記憶單元CL00、CL02、CL03、CL11、CL13中，於與板線PL連接之第一閘極導體層5a所圍繞的通道區域7形成反轉層12a，且於與字元線WL連接之第二閘極導體層5b所圍繞的通道區域7形成反轉層12b，但由於位元線BL與源極線SL皆為VSS，因此電流不會從位元線BL流向源極線SL而不會引起撞擊游離現象。此外，反轉層12a與反轉層12b將第一閘極導體層5a與第二閘極導體層5b與通道區域7遮蔽，因此通道區域7的電壓不會上升。
接著以圖7B(c)來說明本發明第一實施型態之動態快閃記憶單元 之“0”抹除的區塊刷新動作。於時刻T2，字元線WL的電壓從VWLRE降低至VSS且板線PL的電壓從VPLR降低至VSS時，刷新動作後的“0”抹除狀態的動態快閃記憶單元之通道區域7的電壓VFB“0”係以數式(13)表示。
VFB“0”=Vb-βWL×VWLRE-βPL×(VPLR-VPLL) (13)
因此，如圖7B(d)所示，在顯示字元線電壓VWL與單元電流Icell之關係的圖表中，第二閘極導體層5b圍繞通道層7的第二N通道MOS電晶體區域的閾值電壓VtWL“0”會從虛線的刷新前之第三時刻的“0”抹除狀態升高到實線的“0”抹除狀態。
另外，圖1中，與板線PL連接之第一閘極導體層5a的垂直方向的長度大於與字元線WL連接之第二閘極導體層5b的垂直方向的長度以使CPL>CWL為佳。然而，只要附加板線PL，字元線WL相對於的通道區域7的電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。其結果，浮體的通道區域7的電位變動△VFB變小。
此外，於區塊抹除動作之選擇抹除以外的各個動作模式中，可對板線PL的電壓VPLL施加例如2V的固定電壓。
此外，不論圖1中的Si柱2的剖面形狀為圓形、橢圓形、長方形，皆可進行本實施型態說明的動態快閃記憶體動作。此外，同一個晶片上亦可混合存在圓形、橢圓形、長方形的動態快閃記憶單元。
此外，圖1中係以SGT為例說明了動態快閃記憶體元件，此SGT係對於沿著垂直方向立於基板1上之Si柱2的整個側面圍繞設置第一閘極絕緣層4a、第二閘極絕緣層4b，並且具有分別包圍第一閘極絕緣層4a、第二閘極絕緣層4b之整體的第一閘極導體層5a、第二閘極導體層5b。惟，如本實施型態說 明所示，本動態快閃記憶體元件若為符合可將撞擊游離現象所產生之電洞群9保持於通道區域7之條件之構造即可。因此，通道區域7若為與基板1分離之浮體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around，閘極全環電晶體，例如參照非專利文獻10)技術、奈米片(nanosheet)技術(例如參照非專利文獻11)，將通道區域的半導體基體相對於基板1水平地形成，亦可進行前述的動態快閃記憶體動作。並且，亦可為使用了SOI(Silicon On Insulator，絕緣層覆矽)之元件構造(例如參照非專利文獻7~10)。此種元件構造中，通道區域的底部接觸於SOI基板的絕緣層，且藉由閘極絕緣層及元件分離絕緣層的圍繞而包圍其他通道區域。即使是此種構造，通道區域亦成為浮體構造。如此，本實施型態提供之動態快閃記憶單元若符合通道區域為浮體構造之條件即可。此外，即使是於SOI基板上形成Fin電晶體(Fin Field-Effect Transistor，鰭式場效電晶體，例如參照非專利文獻13)之構造，若通道區域為浮體構造，則亦可進行本動態快閃記憶體動作。
在此，本說明書及申請專利範圍中言及「閘極絕緣層、閘極導體層等覆蓋通道等」時，「覆蓋」的意思係包含：如SGT及GAA般之圍繞整體之情況、如Fin電晶體般之圍繞保留一部分之情況、以及如平面型電晶體般之重疊於平面物上之情況。
另外，本說明書及圖式的數式(1)至(16)係為了定性地說明現象所使用之數式，現象不受該等數式所限制。
另外，圖4A~圖4B顯示了抹除動作條件的一例。惟相對於此，若可實現從N+層3a、N+層3b的任一者或兩者去除位於通道區域7的電洞群9之狀態，則亦可改變施加至源極線SL、板線PL、位元線BL、字元線WL之電 壓。
此外，圖1中，垂直方向被屬於第一絕緣層之絕緣層6圍繞的部分之通道區域7中，第一通道區域7a、第二通道區域7b的電位分布係相連地形成。藉此，通道區域7的第一通道區域7a、第二通道區域7b係於垂直方向上藉由被屬於第一絕緣層之絕緣層6圍繞之區域而相連。
此外，圖1中，可將第一閘極導體層5a分割為兩個以上而分別作為板線的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。同樣地，可將第二閘極導體層5b分割為兩個以上而分別作為字元線的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。即使如此，動態快閃記憶體亦會動作。再者，將第一閘極導體層5a分割為兩個以上時，所分割的第一閘極導體層的至少一者係進行上述第一閘極導體層5a的動作。並且，就所分割的第二閘極導體層5b而言，所分割的第二閘極導體層的至少一者亦進行上述第二閘極導體層5b的動作。
此外，上述施加至位元線BL、源極線SL、字元線WL、板線PL之電壓條件、以及浮體的電壓係用於進行抹除動作、寫入動作、讀取動作之基本動作的一例，若可進行本發明的基本動作，則亦可為其他電壓條件。
本實施型態提供下述特徵。
(特徵1)
本實施型態之動態快閃記憶單元中，成為源極、汲極之N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b皆形成為柱狀。此外，成為源極之N+層3a係連接至源極線SL，成為汲極之N+層3b係連接至位元線BL，第一閘極導體層5a係連接至板線PL， 第二閘極導體層5b係連接至字元線WL。本動態快閃記憶單元係具有與板線PL連接之第一閘極導體層5a的閘極電容大於與字元線WL連接之第二閘極導體層5b的閘極電容之構造。本動態快閃記憶單元中，第一閘極導體層及第二閘極導體層係沿垂直方向層疊。因此，即使為與板線PL連接之第一閘極導體層5a的閘極電容大於與字元線WL連接之第二閘極導體層5b的閘極電容之構造，俯視觀察時，記憶單元面積亦不會增大。藉此，可同時實現動態快閃記憶單元的高性能化及高密集化。
(特徵2)
若注目於本發明第一實施型態之動態快閃記憶單元之板線PL所連接之第一閘極導體層5a時，在動態快閃記憶單元進行寫入、讀取動作時，字元線WL的電壓會上下振盪。此時，板線PL係發揮降低字元線WL與通道區域7之間的電容耦合比之作用。其結果，可顯著抑制字元線WL的電壓上下振盪時之通道區域7的電壓變化的影響。藉此，可增大表示邏輯“0”及“1”之字元線WL的SGT的電晶體的閾值電壓差。此係致使動態快閃記憶單元的動作的差分邊限的擴大。
(特徵3)
本發明第一實施型態之動態快閃記憶單元之作為刷新的記憶體再寫入動作與記憶體再抹除動作能夠以區塊單位進行，因此相較於DRAM可大幅縮短刷新所需的時間。其結果，可大幅改善刷新以外之通常動作所佔的時間比例佔空比。
(特徵4)
在以區塊單位進行本發明第一實施型態之動態快閃記憶單元之作為刷新的記憶體再寫入動作時，僅對同一個區塊內的“1”寫入狀態之動態快閃記憶單元進 行記憶體再寫入動作，不影響“0”抹除狀態之動態快閃記憶單元。反之，在以區塊單位進行記憶體再抹除動作時，僅對同一個區塊內的“0”抹除狀態之動態快閃記憶單元進行記憶體再抹除動作，不影響“1”寫入狀態之動態快閃記憶單元。其結果，能夠以選擇區塊整體個別有效地進行記憶體再寫入動作與記憶體再抹除動作。
(第二實施型態)
參照圖8A~圖8C來說明第二實施型態之具有SGT的記憶裝置的區塊刷新動作。
圖8A中顯示為了區塊抹除而選擇的記憶區塊電路圖。於此，記憶單元係呈現三列×三行總計九個CL11~CL33，惟實際的記憶區塊係大於此矩陣。各個記憶單元係與源極線SL1~SL3、位元線BL1~BL3、板線PL1~PL3、及字元線WL1~WL3連接。如圖8B所示，圖6B(c)所示脈衝波形係輸入至為了“1”寫入之區塊刷新而選擇的記憶區塊的位元線BL1~BL3及字元線WL1~WL3。並且，對於不刷新之區塊不輸入脈衝波形。如圖8C所示，圖7B(c)所示脈衝波形係輸入至為了“0”抹除之區塊刷新而選擇的記憶區塊的板線PL1~PL3及字元線WL1~WL3。並且，對於不刷新之區塊不輸入脈衝波形。
(特徵1)
第二實施型態之動態快閃記憶單元中，為了要以各個區塊獨立地進行抹除區塊，可獨立地以各個區塊控制位元線BL、源極線SL、板線PL、字元線WL。
(特徵2)
第二實施型態之動態快閃記憶單元係與快閃記憶體同樣地進行以圖6A(a)~圖6B(d)說明之區塊抹除動作，惟以遠低於快閃記憶體的低電場來進行改寫。 因此，就信賴性而言，不需規範各個區塊個別的改寫次數限制。
(第三實施型態)
圖9A~圖9C係顯示用來說明第三實施型態之動態快閃記憶單元的區塊刷新動作之電路區塊圖。
圖9A中，恆常地藉由控制器電路33及邏輯實體區塊位址轉換查找表電路(簡稱為邏輯實體轉換表)32來管理記憶於邏輯區塊位址的資料對應於動態快閃記憶體的何實體區塊位址。為了使動態快閃記憶體能夠與快閃記憶體同樣地可使用已抹除之區塊進行區塊的資料改寫，因此必須恆常地管理邏輯區塊位址與實體區塊位址之間的對應關係。此控制器電路33及邏輯實體轉換表32可設於動態快閃記憶體的晶片內，亦可如圖9A所示，設於晶片外。來自邏輯實體轉換表32之指令係輸入區塊位址解碼器電路34，而從區塊BLK00~BLK33中選擇要進行刷新之區塊。
圖9B中，動態快閃記憶體的區塊BLK00~BLK33之4×4=16區塊之中，例如，假設從控制器電路33發出要刷新區塊BLK21的記憶資料之指令。首先，控制器電路33係參照邏輯實體轉換表32，指示何區塊為必須刷新的區塊。
圖9C中，動態快閃記憶體的區塊BLK00~BLK33之4×4=16區塊之中，例如，假設從控制器電路33發出要刷新三個區塊BLK12、BLK21、BLK32的記憶資料之指令。首先，控制器電路33參照邏輯實體轉換表32，指示何區塊為必須刷新的區塊。如此，可選擇複數個區塊，同時進行刷新。
另外，圖9A~圖9C中所說明的區塊刷新動作中，可能需要暫時保管要進行刷新之區塊的記憶資料的快取記憶體(未圖示)。此快取記憶體設於本 實施型態之動態快閃記憶體的晶片內或晶片外皆可。
此外，邏輯實體轉換表32或前述快取記憶體亦可由可對動態快閃記憶單元進行高速存取之記憶單元陣列構成。
此外，為了保持區塊中的記憶資料，亦可在其他區塊進行讀取、寫入、抹除之其他動作時，同時依各個區塊分別進行刷新動作。此時，由於是在該實體位址的區塊中進行刷新，因此可不進行區塊改寫動作或是區塊抹除動作。
(特徵1)
第三實施型態之動態快閃記憶單元可實現揮發性記憶體之功能的同時，還可實現過去只存在於非揮發性記憶體的快閃記憶體之區塊改寫動作及區塊抹除動作之功能，且可提供可更高密集化的記憶單元。
(特徵2)
第三實施型態之動態快閃記憶單元中，可在刷新動作時選擇複數個區塊，同時進行刷新動作。此外，也可同時選擇動態快閃記憶體之晶片的所有區塊而進行刷新動作。藉此，可效率良好地進行刷新動作，可大幅縮短刷新所需的時間。
(特徵3)
第三實施型態之動態快閃記憶單元中，可在刷新動作時選擇複數個區塊，同時進行刷新動作，此時，可在第一選擇區塊進行記憶體再寫入動作，且同時在第二選擇區塊進行記憶體再抹除動作。藉此，可效率良好地進行刷新動作，可大幅縮短刷新所需的時間。
(第四實施型態)
圖10A~圖10B係表示用來說明第四實施型態之動態快閃記憶單元的步階升壓刷新動作的圖。
圖10A(a)係顯示記憶體再抹除動作中，要使板線PL的電壓從第一電壓VPLL上升至第二電壓VPL4時，每次上升第一步階電壓(申請專利範圍的「第一步階電壓」之一例)△VPLE，而以複數次的脈衝波進行升壓，並且，此時，要使字元線WL的電壓從第三電壓VSS上升至第四電壓VWL4時，每次上升第二步階電壓(申請專利範圍的「第二步階電壓」之一例)△VWLE，而以複數次的脈衝波進行升壓。此外，圖10A(b)係顯示在步階升壓刷新動作中，“0”抹除狀態的字元線WL之閾值電壓VtWL“0”逐漸地變高。此外，如圖10B(c)所示，顯示使第一步階升壓電壓與第二步階升壓電壓並非呈脈衝波，而是分別使板線PL的電壓與字元線WL的電壓持續升壓而不下降至低電壓的第一電壓與第三電壓。藉由進行此種步階升壓刷新動作，可逐漸地接近期望的“0”抹除狀態的電壓，而不須對進行刷新動作之各個動態快閃記憶單元施加大的電場。
(特徵)
第四實施型態之動態快閃記憶單元中，即使同一個區塊內的“0”抹除狀態之第三時刻的閾值電壓產生非同等的電壓，也能夠藉由進行步階升壓刷新動作對於其非同等的電壓進行收斂，而不須施加強電場。其結果，可進行信賴性高的刷新動作。
(其他實施型態)
另外，本發明中係形成Si柱，但亦可為由Si以外的半導體材料所形成的半導體柱。本發明之其他實施型態中此亦相同。
此外，亦可由可高速存取之動態快閃記憶體來構成第三實施型態之圖9A~圖9C的邏輯實體轉換表的記憶體元件。本發明之其他實施型態中此亦相同。
此外，可於第三實施型態之圖9A~圖9C的各個區塊BLK00~BLK33分別設置計時器電路(未圖示)，而依據其計時器電路的指示來刷新各個區塊。本發明之其他實施型態中此亦相同。
此外，縱向型NAND型快閃記憶體電路係以半導體柱為通道，沿垂直方向形成複數段要構成記憶單元之圍繞此半導體柱之通道氧化層、電荷儲存層、層間絕緣層、控制導體層。此等記憶單元的兩端的半導體柱係具有對應源極之源極線雜質層及對應汲極之位元線雜質層。並且，就一個記憶單元而言，此記憶單元的兩側之中，一方作為源極時，則另一方係作為汲極來動作。如此，縱向型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可適用於具有NAND型快閃記憶體電路之混合電路。
此外，“1”寫入中，亦可使用非專利文獻14所記載之閘極引發汲極漏電流(GIDL：Gate Induced Drain Leakage)之撞擊游離現象，藉此產生電子、電洞對，且以所產生之電洞群充滿浮體FB。本發明之其他實施型態中此亦相同。
此外，圖1中，即使N+層3a、3b、P層Si柱2的各個導電型的極性為相反之構造，仍可執行動態快閃記憶動作。於此情況下，於N型Si柱2中，大多數的載子成為電子。因此，由於撞擊游離所產生之電子群係累積於通道區域7中，設定為“1”狀態。
此外，本發明中在不脫離本發明之廣義的精神與範圍下，可進行各種實施型態及變化。此外，上述各實施型態係用於說明本發明之一實施例，並非用於限制本發明範圍。上述實施例及變化例可任意組合。另外，即使視所需而將上述實施型態的構成要件的一部分省略，仍包含於本發明的技術思想範圍內。
[產業利用性]
根據本發明之使用半導體元件之記憶裝置，可獲得高密度且高性能之使用SGT之記憶裝置之動態快閃記憶體。
3a:N+層(第一雜質層)
3b:N+層(第二雜質層)
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域(通道層)
9:電洞群
10:動態快閃記憶單元
BL:位元線
N+:N+層
PL:板線
SL:源極線
WL:字元線

Claims (7)

  1. 一種半導體元件記憶裝置，係具有：區塊，其係包含於基板上排列成矩陣狀之複數個記憶單元；前述區塊中所包含的各個記憶單元係包括：半導體基體，其係於前述基板上相對於前述基板沿垂直方向立起，或是沿水平方向延伸；第一雜質層及第二雜質層，其係位於前述半導體基體的兩端；第一閘極絕緣層，其係圍繞前述第一雜質層與前述第二雜質層之間的前述半導體基體的側面的局部或全部，並接觸或靠近前述第一雜質層；第二閘極絕緣層，其係圍繞前述半導體基體的側面的局部或全部，並與前述第一閘極絕緣層連接，且接觸或靠近前述第二雜質層；第一閘極導體層，其係覆蓋前述第一閘極絕緣層；第二閘極導體層，其係覆蓋前述第二閘極絕緣層；及通道半導體層，其係由前述第一閘極絕緣層及前述第二閘極絕緣層覆蓋前述半導體基體而形成者；其中，於每個前述記憶單元中進行如下運作：控制施加至前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層之電壓，於前述通道半導體層的內部中維持藉由撞擊游離現象或是閘極引發汲極漏電流而產生的電洞群，將前述通道半導體層的電壓設為第一資料保持電壓，而進行記憶體寫入動作，其中該第一資料保持電壓相較於前述第一雜質層及前述第二雜質層的至少其中一者或兩者之電壓係高出內建電壓之量； 藉由前述第一閘極導體層與前述通道半導體層之間的第一電容耦合、及前述第二閘極導體層與前述通道半導體層之間的第二電容耦合，將前述通道半導體層的電壓控制為高於前述第一資料保持電壓之電壓，並透過前述第一雜質層及前述第二雜質層的其中一者或兩者從前述通道半導體層的內部中去除前述電洞群中的殘留電洞群，直到前述通道半導體層的電壓相較於前述第一雜質層及前述第二雜質層的其中一者或兩者之電壓係高出內建電壓之量為止，藉由前述第一電容耦合及前述第二電容耦合，將前述通道半導體層的電壓設成低於前述第一資料保持電壓之第二資料保持電壓，而進行記憶體抹除動作，於前述區塊內的前述複數個記憶單元的前述半導體基體的前述通道半導體層的電壓在第一時刻時為前述第一資料保持電壓或是前述第二資料保持電壓，從前述第一時刻起經過某時間後的第二時刻時，於前述區塊內之於前述第一時刻時前述通道半導體層的電壓曾為前述第一資料保持電壓的前述半導體基體中，進行記憶體再寫入動作，使前述通道半導體層的電壓恢復至前述第一資料保持電壓之程度，從前述第一時刻起經過某時間後的第三時刻時，於前述區塊內之於前述第一時刻時前述通道半導體層的電壓曾為前述第二資料保持電壓的前述半導體基體中，進行記憶體再抹除動作，使前述通道半導體層的電壓恢復至前述第二資料保持電壓。
  2. 如請求項1所述之半導體元件記憶裝置，其係以如下期間進行前述記憶體再抹除動作：第一期間，係將前述第一閘極導體層的電壓從第一電壓設成高於前述第一電壓之第二電壓，將前述第二閘極導體層的電壓從第三電壓設成高於前述第三 電壓之第四電壓，並透過前述第一電容耦合及前述第二電容耦合，將前述通道半導體層的電壓控制為高於前述第一時刻之電壓；第二期間，係經由前述第一雜質層及前述第二雜質層的其中一者或兩者從前述通道半導體層的內部去除前述電洞群中的殘留電洞群，直到前述通道半導體層的電壓相較於前述第一雜質層及前述第二雜質層的其中一者或兩者之電壓係高出內建電壓為止；及第三期間，係藉由前述第一電容耦合及前述第二電容耦合，將前述通道半導體層的電壓設成低於前述第一資料保持電壓之前述第二資料保持電壓之程度。
  3. 如請求項2所述之半導體元件記憶裝置，其中，從前述第一電壓設成前述第二電壓之操作係以至少兩階段之第一步階電壓而設成高電壓，從前述第三電壓設成第四電壓之操作係以至少兩階段之第二步階電壓而設成高電壓，而進行前述記憶體再抹除動作。
  4. 如請求項1所述之半導體元件記憶裝置，其中，於前述記憶體再抹除動作時，於前述第一時刻時前述通道半導體層的電壓曾為前述第一資料保持電壓的同一個前述區塊內的前述半導體基體的前述通道半導體中係形成反轉層，並維持前述第一資料保持電壓之程度的電壓。
  5. 如請求項1所述之半導體元件記憶裝置，其中，於前述記憶體再寫入動作時，於前述第一時刻時前述通道半導體層的電壓曾為前述第二資料保持電壓的同一個前述區塊內的前述半導體基體的前述通道半導體層中，以電流不會流動於前述第一雜質層與前述第二雜質層之間的方式，維持前述第二資料保持電壓之程度的電壓。
  6. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係大於前述第二閘極導體層與前述通道半導體層之間的第二閘極電容。
  7. 一種半導體元件記憶裝置，係具備區塊群，前述區塊群係包括複數個如請求項1至6中任一項所述之半導體元件記憶裝置的前述區塊，前述第一雜質層係連接源極線，前述第二雜質層係連接位元線，當前述第一閘極導體層及前述第二閘極導體層的其中一者與字元線連接時，另一者係與第一驅動控制線連接，前述源極線係在前述區塊內的前述半導體基體之間相連，藉由施加至前述源極線、前述位元線、前述第一驅動控制線及前述字元線之電壓，而於前述區塊群中所選擇的前述區塊的所有的前述半導體基體中同時進行前述記憶體再寫入動作及前述記憶體再抹除動作的其中一者或兩者。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024018556A1 (ja) * 2022-07-20 2024-01-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
WO2024053015A1 (ja) * 2022-09-07 2024-03-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置
US20190043869A1 (en) * 2014-03-04 2019-02-07 Unisantis Electronics Singapore Pte. Ltd. Method for producing pillar-shaped semiconductor memory device
TW202046455A (zh) * 2019-06-05 2020-12-16 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置的製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置
US20190043869A1 (en) * 2014-03-04 2019-02-07 Unisantis Electronics Singapore Pte. Ltd. Method for producing pillar-shaped semiconductor memory device
TW202046455A (zh) * 2019-06-05 2020-12-16 新加坡商新加坡優尼山帝斯電子私人有限公司 柱狀半導體裝置的製造方法

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