TWI806427B - 半導體元件記憶裝置 - Google Patents

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Abstract

記憶裝置係具備由列狀地排列配置在基板上之複數個記憶單元所構成之頁面；並且進行：控制施加於前述頁面所包含之各記憶單元的第1閘極導體層、第2閘極導體層、第1雜質區域、第2雜質區域之電壓，以於通道半導體層的內部保持藉由撞擊離子化現象或閘極誘發汲極漏電流所形成之電洞群之頁面寫入動作；以及控制施加於前述第1閘極導體層、前述第2閘極導體層、前述第3閘極導體層、前述第4閘極導體層、前述第1雜質區域、前述第2雜質區域之電壓，以將前述電洞群從前述通道半導體層的內部中去除，然後藉由前述第1閘極導體層與前述第2閘極導體層之電容耦合來降低通道半導體層的電壓；於前述頁面抹除動作時，係同時地選擇至少2個以上的前述頁面來進行頁面抹除動作。

Description

半導體元件記憶裝置
本發明係關於使用了半導體元件之半導體記憶裝置。
近年來在LSI(Large Scale Integration：大型積體電路)技術開發中，係要求記憶元件的高積體化與高性能化。
於通常的平面型MOS電晶體中，通道係在沿著半導體基板的上表面之水平方向延伸存在。相對於此，SGT的通道則在垂直於半導體基板的上表面之方向延伸存在(例如參照專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體相比，可達到半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行：連接了電容器之DRAM(Dynamic Random Access Memory(動態隨機存取記憶體)，例如參照非專利文獻2)、連接了可變電阻元件之PCM(Phase Change Memory(相變化記憶體)，例如參照非專利文獻3)、RRAM(Resistive Random Access Memory(電阻式隨機存取記憶體)，例如參照非專利文獻4)、藉由電流來改變磁自旋的方向以改變電阻之MRAM(Magneto-resistive Random Access Memory(磁阻隨機存取記憶體)，例如參照非專利文獻5)等之高積體化。此外，係有不具有電容器之由1個MOS電晶體所構成之DRAM記憶單元(參照非專利文獻7)等。本 申請案係關於不具有可變電阻元件或電容器之可僅由MOS電晶體所構成之動態快閃記憶體。
於圖7(a)至(d)中係顯示前述由不具有電容器之1個MOS電晶體所構成之DRAM記憶單元的寫入動作，於圖8(a)及(b)中顯示動作上的問題點，於圖9(a)至(c)中顯示讀取動作(參照非專利文獻7至10)。圖7(a)顯示“1”寫入狀態。在此，記憶單元係形成於SOI基板100，並且由：連接有源極線SL之源極N+層103(以下係將高濃度地含有施體雜質之半導體區域稱為「N+層」)、連接有位元線BL之汲極N+層104、連接有字線WL之閘極導電層105、以及MOS電晶體110的浮體(Floating Body)102所構成，並且不具有電容器而由1個MOS電晶體110來構成DRAM的記憶單元。SOI基板的SiO2層101接觸於浮體102正下方。在進行由1個此MOS電晶體110所構成之記憶單元的“1”寫入時，係在飽和區域中使MOS電晶體110動作。亦即，在從源極N+層103所延伸之電子的通道107上具有夾止點108，而不會到達至連接有位元線之汲極N+層104。如此，在將連接於汲極N+層之位元線BL與連接於閘極導電層105之字線WL皆設成為高電壓，並將閘極電壓設成為汲極電壓的大約1/2來使MOS電晶體110動作時，於汲極N+層104附近的夾止點108上，電場強度成為最大。其結果為從源極N+層103朝向汲極N+層104流動之經加速後的電子碰撞於Si的晶格，並藉由此時所失去之動能而生成電子-電洞對(撞擊離子化現象)。所產生之大部分的電子(圖中未顯示)係到達至汲極N+層104。此外，極少部分之極熱的電子越過閘極氧化膜109而到達至閘極導電層105。此外，同時所產生之電洞106係將浮體102充電。在此情形時，由於浮體102 為P型Si，所以所產生之電洞係貢獻作為多數個載子的增加份。浮體102被所生成之電洞106所填滿，於浮體102的電壓較源極N+層103高Vb以上時，進一步生成之電洞係放電於源極N+層103。在此，Vb為源極N+層103與P層的浮體102之間之PN接合的內建電壓，約為0.7V。於圖7(b)中顯示浮體102藉由所生成之電洞106所飽和充電後之模樣。
接著使用圖7(c)來說明記憶單元110的“0”寫入動作。相對於共通的選擇字線WL，係隨機地存在有“1”寫入的記憶單元110及“0”寫入的記憶單元110。於圖7(c)中係顯示從“1”寫入狀態改寫為“0”寫入狀態之模樣。於“0”寫入時，係使位元線BL的電壓成為負偏壓，並使汲極N+層104與P層的浮體102之間的PN接合成為順偏壓。其結果為，預先在前循環中生成於浮體102之電洞106係流往連接於位元線BL之汲極N+層104。於寫入動作結束時，係得到由所生成之電洞106所填滿的記憶單元110(圖7(b))，以及排出所生成之電洞後的記憶單元110(圖7(c))之2種記憶單元的狀態。由電洞106所填滿之記憶單元110之浮體102的電位係較不具有所生成之電洞之浮體102高。因此，“1”寫入之記憶單元110的臨限值電壓較“0”寫入之記憶單元110的臨限值電壓低。將該模樣顯示於圖7(d)。
接著使用圖8(a)及(b)來說明由此1個MOS電晶體110所構成之記憶單元之動作上的問題點。如圖8(a)所示，浮體的電容CFB為連接有字線之閘極與浮體之間的電容CWL、連接有源極線之源極N+層103與浮體102之間之PN接合的接合電容CSL、以及連接有位元線之汲極N+層104與浮體102之間之PN接合的接合電容CBL的總和，可表示成：
CFB=CWL+CBL+CSL (10)。
此外，連接有字線之閘極與浮體間的電容耦合比βWL可表示成：
βWL=CWL/(CWL+CBL+CSL) (11)。
因此，於讀取時或寫入時字線電壓VWL產生振幅時，成為記憶單元的記憶節點(接點)之浮體102的電壓易受到其影響。將該模樣顯示於圖8(b)。於讀取時或寫入時，字線電壓VWL從0V上升至VWLH時，浮體102的電壓VFB係藉由與字線之電容耦合，從字線電壓產生變化前之初期狀態的電壓VFB1往VFB2上升。該電壓變化量△VFB可表示成：
△VFB=VFB2-VFB1=βWL×VWLH (12)。
在此，於式(11)的βWL中，CWL的貢獻率大，例如為CWL：CBL：CSL=8：1：1。在此情形時，βWL=0.8。字線例如從寫入時的5V於寫入結束後成為0V時，由於字線WL與浮體102之電容耦合，浮體102亦受到5V×βWL=4V的振幅雜訊。因此，係有無法充分地取得寫入時之浮體102的“1”電位與“0”電位之電位差裕度的問題點。
於圖9(a)至(c)中顯示讀取動作，圖9(a)顯示“1”寫入狀態，圖9(b)顯示“0”寫入狀態。然而，實際上即使以“1”寫入使Vb被寫入於浮體102，於寫入結束時字線返回0V時，浮體102會降低至負偏壓。由於在“0”被寫入時成為更深度的負偏壓，如圖9(c)所示，於寫入時無法充分地增大“1”與“0”之電位差裕度，所以實際上處於難以達成不具有電容器之DRAM記憶單元的製品化之狀況。
此外，係有一種於SOI(Silicon on Insulator：絕緣層上矽)層上使用2個MOS電晶體來形成1個記憶單元之記憶元件(例如參照專利文 獻4、5，其依據參照而合併於此)。於此等元件中，分開2個MOS電晶體的浮體通道之成為源極或汲極之N+層，係接觸於絕緣層而形成。藉由使此N+層接觸於絕緣層，2個MOS電晶體的浮體通道呈電分離。因此，儲存有作為訊號電荷的電洞群且被分離之浮體通道的電壓，如前述般藉由對各個MOS電晶體的閘極電極之脈衝電壓的施加，係與以(12)式所示者相同而大幅地變化。藉此，乃存在有無法充分地增大寫入時之“1”與“0”之電位差裕度之問題。
[先前技術文獻]
[專利文獻]
[專利文獻1] 日本特開平2-188966號公報
[專利文獻2] 日本特開平3-171768號公報
[專利文獻3] 日本特許第3957774號公報
[專利文獻4] 美國US2008/0137394 A1
[專利文獻5] 美國US2003/0111681 A1
[非專利文獻]
[非專利文獻1] Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
[非專利文獻2] H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),”2011 Proceeding of the European Solid-State Device Research Conference, (2011)
[非專利文獻3] H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,”Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
[非專利文獻4] T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,”IEDM (2007)
[非專利文獻5] W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,”IEEE Transaction on Electron Devices, pp.1-9 (2015)
[非專利文獻6] M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,”IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
[非專利文獻7] J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect- Controlled Charge Regeneration,”Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
[非專利文獻8] T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,”IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
[非專利文獻9] T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,”IEEE IEDM (2006).
[非專利文獻10] E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,”IEEE IEDM (2006).
[非專利文獻11] J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,”IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
[非專利文獻12] N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,”2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
[非專利文獻13] H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,”Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
[非專利文獻14] E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,”IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
於移除電容器之1個電晶體型的DRAM(增益單元)中，字線與浮體之電容耦合大，於資料讀取時或寫入時使字線的電位產生振幅時，會有作為雜訊而直接往浮體傳達之問題點。其結果引起錯誤讀取或記憶資料的錯誤改寫之問題，移除電容器之1個電晶體型的DRAM(增益單元)因而難以達成實用化。
為了解決上述課題，有關本發明之半導體元件記憶裝置係具備由行狀地排列配置在基板上之複數個記憶單元所構成之頁面，並且列狀地具備複數個前述頁面；
前述頁面所包含之各記憶單元係具有：
半導體母體，係於基板上相對於前述基板在垂直方向上豎立或是在水平方向上延伸，
第1雜質層及第2雜質層，係位於前述半導體母體的兩端，
第1閘極絕緣層，係包圍前述第1雜質層與前述第2雜質層之間之前述半導體母體之側面的一部分或全部，並且接觸於或接近於前述第1雜質層，
第2閘極絕緣層，係包圍前述半導體母體之側面的一部分或全部，並且連接於前述第1閘極絕緣層且接觸於或接近於前述第2雜質層，
第1閘極導體層，係被覆前述第1閘極絕緣層，
第2閘極導體層，係被覆前述第2閘極絕緣層，以及
通道半導體層，係前述半導體母體由前述第1閘極絕緣層及前述第2閘極絕緣層所被覆而成；
於前述各個記憶單元中，
控制施加於前述第1閘極導體層、前述第2閘極導體層、前述第1雜質區域、前述第2雜質區域之電壓，並於前述通道半導體層的內部保持藉由撞擊離子化現象或閘極誘發汲極漏電流所生成之電洞群；
於頁面寫入動作時，將前述通道半導體層的電壓設成為高於前述第1雜質層及前述第2雜質層之一方或兩者的電壓之第1資料保持電壓；
於構成前述頁面之全部前述各個記憶單元中，
藉由前述第1閘極導體層與前述通道半導體層之間的第1電容耦合以及前述第2閘極導體層與前述通道半導體層之間的第2電容耦合之一方或 兩者，將前述通道半導體層的電壓控制在高於前述第1資料保持電壓之電壓，並將前述電洞群從前述通道半導體層的內部通過前述第1雜質層及前述第2雜質層之一方或兩者來去除，直到前述通道半導體層的電壓高於前述第1雜質層及前述第2雜質層之一方或兩者的電壓為止；
於頁面抹除動作時，藉由前述第1電容耦合及前述第2電容耦合，將前述通道半導體層的電壓設成為低於前述第1資料保持電壓之第2資料保持電壓；
於前述頁面抹除動作時，係同時地選擇至少2個以上的前述頁面來進行多頁面抹除動作(第1發明)。
於上述第1發明中，於前述頁面抹除動作時，
將前述第1閘極導體層的電壓從第1電壓設成為高於前述第1電壓之第2電壓，或是將前述第2閘極導體層的電壓從第3電壓設成為高於前述第3電壓之第4電壓；
於第1期間中，藉由前述第1電容耦合及前述第2電容耦合將前述通道半導體層的電壓控制在高於前述第1資料保持電壓之電壓，
於第2期間中，將前述電洞群從前述通道半導體層的內部中通過前述第1雜質層及前述第2雜質層之一方或兩者來去除，直到將前述通道半導體層的電壓較前述第1雜質層及前述第2雜質層之一方或兩者的電壓提高達到內建電壓為止，
於第3期間中，藉由前述第1電容耦合及前述第2電容耦合，將前述通道半導體層的電壓設成為低於前述第1資料保持電壓之第2資料保持電壓(第2發明)。
於上述第1發明中，於有複數個前述半導體母體列狀地排列配置之頁面中，於前述頁面抹除動作時，係對前述頁面內的全部前述半導體母體同時地進行前述頁面抹除動作(第3發明)。
於上述第1發明中，在藉由施加於前述第1雜質區域及前述第2雜質區域之電壓並使用前述第1電容耦合及前述第2電容耦合之一方或兩者來改變前述通道半導體層的電壓之前述第1期間及前述第2期間的一部分或全部期間中，於前述通道半導體層上不形成反轉層(第4發明)。
於上述第1發明中，係形成為前述第1閘極導體層與前述通道半導體層之間的第1閘極電容大於前述第2閘極導體層與前述通道半導體層之間的第2閘極電容(第5發明)。
於上述第1發明中，將前述電洞群從前述通道半導體層的內部通過前述第1雜質層或前述第2雜質層的一方來去除，並將另一方設成為浮動狀態(第6發明)。
係具備：配置有複數個如第1至第6發明中任一發明所述之半導體元件記憶裝置的前述頁面之區塊；
前述複數個頁面所包含之前述記憶單元的前述第1雜質層係與源極線連接，前述第2雜質層與位元線連接，前述第1閘極導體層及前述第2閘極導體層的一方與字線連接，另一方與第1驅動控制線連接，
前述源極線係在前述區塊內的前述半導體母體間連接，
藉由施加於前述源極線、前述位元線、前述第1驅動控制線、前述字線之電壓，來進行將位於前述區塊中所選擇之前述頁面的全部前述半導體母體之前述電洞群予以去除之前述頁面抹除動作(第7發明)。
於上述第7發明中，行位址係藉由字線解碼器電路進行解碼，並選擇前述字線，前述字線解碼器電路具有字線位址閂鎖電路，於前述多頁面抹除動作時係選擇至少2條以上的前述字線(第8發明)。
於上述第7發明中，行位址係藉由第1驅動控制線解碼器電路進行解碼，並選擇前述第1驅動控制線，前述第1驅動控制線解碼器電路具有第1驅動控制線位址閂鎖電路，於前述多頁面抹除動作時係選擇至少2條以上的前述第1驅動控制線(第9發明)。
於上述第8發明中，前述字線位址閂鎖電路係輸入全部字線選擇訊號，於前述多頁面抹除動作時係選擇前述區塊內的全部前述字線(第10發明)。
於上述第9發明中，前述第1驅動控制線位址閂鎖電路係輸入全部第1驅動控制線選擇訊號，於前述多頁面抹除動作時係選擇前述區塊內的全部前述第1驅動控制線(第11發明)。
2:具有P型或i型(真性型)的導電型之Si柱
3a,3b:N+層
7:通道區域
4a,4b:閘極絕緣層
5a,5b:閘極導體層
6:用以分離2層閘極導體層之絕緣層
10:動態快閃記憶單元
100:SOI基板
101:SOI基板的SiO2膜
102:浮體(Floating Body)
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:反轉層、電子的通道
108:夾止點
109:閘極氧化膜
110:不具有電容器之DRAM記憶單元
Add:字線位址、板線位址
BL:位元線
BL1~BL3,BL:位元線
BL0~BL3:位元線
C00至C33:記憶單元
CL11至CL33:記憶單元
FB:浮體
LAT:閂鎖訊號
SL:源極線
PA0~PA3:板線(第1驅動控制線)閂鎖電路
PL:板線
PL0~PL3:板線
PL1~PL3,PL:板線
PLD:板線(第1驅動控制線)解碼器電路
RA:行位址
RST:重置訊號
SA0~SA3:感測放大器電路
SL:源極線
SL:源極線
T1~T7:MOS電晶體
Vcc:電源電壓
Vss:接地電壓
WA0~WA3:字線位址閂鎖電路
WL:字線
WL0~WL3:字線
WL1~WL3,WL:字線
WLD:字線解碼器電路
圖1為有關第1實施型態之具有SGT之記憶裝置之構造圖。
圖2為說明在有關第1實施型態之具有SGT之記憶裝置的板線PL上所連接之第1閘極導體層5a的閘極電容，大於連接有字線WL之第2閘極導體層5b的閘極電容之情形時的效果之圖。
圖3A為用以說明有關第1實施型態之具有SGT之記憶裝置的寫入動作機制之圖。
圖3B為用以說明有關第1實施型態之具有SGT之記憶裝置的寫入動作機制之圖。
圖4A為用以說明有關第1實施型態之具有SGT之記憶裝置的頁面抹除動作機制之圖。
圖4B為用以說明有關第1實施型態之具有SGT之記憶裝置的頁面抹除動作機制之圖。
圖4C為用以說明有關第1實施型態之具有SGT之記憶裝置的頁面抹除動作機制之圖。
圖4D為用以說明有關第1實施型態之具有SGT之記憶裝置的頁面抹除動作機制之圖。
圖4E為用以說明有關第1實施型態之具有SGT之記憶裝置的頁面抹除動作機制之圖。
圖5為用以說明有關第1實施型態之具有SGT之記憶裝置的讀取動作機制之圖。
圖6A為用以說明有關第1實施型態之具有SGT之記憶裝置的多頁面抹除動作機制之圖。
圖6B為用以說明有關第1實施型態之具有SGT之記憶裝置的多頁面抹除動作機制之圖。
圖6C為用以說明有關第1實施型態之具有SGT之記憶裝置的多頁面抹除動作機制之圖。
圖6D為用以說明有關第1實施型態之具有SGT之記憶裝置的多頁面抹除動作機制之圖。
圖7為用以說明先前例之不具有電容器之DRAM記憶單元的寫入動作之圖。
圖8為用以說明先前例之不具有電容器之DRAM記憶單元之動作上的問題點之圖。
圖9為顯示先前例之不具有電容器之DRAM記憶單元的讀取動作之圖。
以下係參照圖面來說明有關本發明之使用了半導體元件之記憶裝置(以下稱為動態快閃記憶體)的實施型態。
(第1實施型態)
使用圖1至圖5來說明有關本發明的第1實施型態之動態快閃記憶單元的構造及動作機制。使用圖1來說明動態快閃記憶單元的構造。接著使用圖2來說明連接有板線PL之第1閘極導體層5a的閘極電容大於連接有字線WL之第2閘極導體層5b的閘極電容之情形時的效果。然後使用圖3來說明資料寫入動作機制，使用圖4說明資料抹除動作機制，使用圖5說明資料讀取動作機制。
於圖1中顯示有關本發明的第1實施型態之動態快閃記憶單元的構造。於基板1(申請專利範圍之「基板」的一例)上所形成之具有P型或i型(真性型)的導電型之矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍之「半導體母體」的一例)內之上下的位置上，係形成有：於一方為源極時另一方為汲極之N+層3a、3b(申請專利範圍之「第1雜質層」、 「第2雜質層」的一例)。此成為源極、汲極之N+層3a、3b間之Si柱2的部分係成為通道區域7(申請專利範圍之「通道半導體層」的一例)。係以包圍此通道區域7之方式形成有第1閘極絕緣層4a(申請專利範圍之「第1閘極絕緣層」的一例)及第2閘極絕緣層4b(申請專利範圍之「第2閘極絕緣層」的一例)。此第1閘極絕緣層4a、第2閘極絕緣層4b係分別接觸於或接近於成為此源極、汲極之N+層3a、3b。係以包圍此第1閘極絕緣層4a、第2閘極絕緣層4b之方式分別形成有第1閘極導體層5a(申請專利範圍之「第1閘極導體層」的一例)及第2閘極導體層5b(申請專利範圍之「第2閘極導體層」的一例)。此外，第1閘極導體層5a、第2閘極導體層5b係藉由絕緣層6(申請專利範圍之「第1絕緣層」的一例)所分離。再者，N+層3a、3b間的通道區域7係從：以第1閘極絕緣層4a所包圍之第1通道Si層7a(申請專利範圍之「第1通道半導體層」的一例)、以及以第2閘極絕緣層4b所包圍之第2通道Si層7b(申請專利範圍之「第2通道半導體層」的一例)來構成。藉此形成有由成為源極、汲極之N+層3a、3b、通道區域7、第1閘極絕緣層4a、第2閘極絕緣層4b、第1閘極導體層5a、第2閘極導體層5b所構成之動態快閃記憶單元10。然後，成為源極之N+層3a係連接於源極線SL(申請專利範圍之「源極線」的一例)，成為汲極之N+層3b連接於位元線BL(申請專利範圍之「位元線」的一例)，第1閘極導體層5a連接於板線PL(申請專利範圍之「第1驅動控制線」的一例)，第2閘極導體層5b連接於字線WL(申請專利範圍之「字線」的一例)。較佳係具有連接有板線PL之第1閘極導體層5a的閘極電容大於連接有字線WL之第2閘極導體層5b的閘極電容之構造。
於圖1中，係以連接於板線PL之第1閘極導體層5a的閘極電容大於連接有字線WL之第2閘極導體層5b的閘極電容之方式，將第1閘極導體層5a的閘極長度設成為較第2閘極導體層5b的閘極長度更長。然而除此之外，亦可不將第1閘極導體層5a的閘極長度設成為較第2閘極導體層5b的閘極長度更長，而是改變各閘極絕緣層的膜厚，並將第1閘極絕緣層4a之閘極絕緣膜的膜厚設成為較第2閘極絕緣層4b之閘極絕緣膜的膜厚更薄。此外，亦可改變各閘極絕緣層之材料的介電常數，並將第1閘極絕緣層4a之閘極絕緣膜的介電常數設成為較第2閘極絕緣層4b之閘極絕緣膜的介電常數更高。此外，亦可組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數中任一種，以使連接於板線PL之第1閘極導體層5a的閘極電容大於連接有字線WL之第2閘極導體層5b的閘極電容。
圖2(a)至(c)為說明在連接於板線PL之第1閘極導體層5a的閘極電容大於連接有字線WL之第2閘極導體層5b的閘極電容之情形時的效果之圖。
圖2(a)係簡化有關本發明的第1實施型態之動態快閃記憶單元的構造圖而僅顯示主要部分。於動態快閃記憶單元中連接有位元線BL、字線WL、板線PL、源極線SL，並藉由該電壓狀態來決定通道區域7的電位狀態。
圖2(b)為用以說明各電容關係之圖。通道區域7的電容CFB為連接有字線WL之閘極導體層5b與通道區域7之間的電容CWL、連接有板線PL之閘極導體層5a與通道區域7之間的電容CPL、連接有源極線 SL之源極N+層3a與通道區域7之間之PN接合的接合電容CSL、連接有位元線BL之汲極N+層3b與通道區域7之間之PN接合的接合電容CBL的總和，可表示成：
CFB=CWL+CPL+CBL+CSL (1)。
因此，字線WL與通道區域7之間的耦合率βWL、板線PL與通道區域7之間的耦合率βPL、位元線BL與通道區域7之間的耦合率βBL、源極線SL與通道區域7之間的耦合率βSL係分別以下列式所表示。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此，由於CPL>CWL，所以βPL>βWL。
圖2(c)為用以說明在字線WL的電壓VWL於讀取動作及寫入動作中上升然後降低時之通道區域7之電壓VFB的變化之圖。在此，於字線WL的電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7的電壓VFB從低電壓狀態VFBL成為高電壓狀態VPB時之電位差△VFB係如下式所表示。
△VFB=VFBH-VFBL=βWL×VWLH (6)
由於字線WL與通道區域7之間的耦合率βWL小，板線PL與通道區域7之間的耦合率βPL大，所以△VFB較小，即使字線WL的電壓VWL於讀取動作及寫入動作中上升下降，通道區域7的電壓VFB亦幾乎不產生變化。
於圖3A(a)至(c)以及圖3B中，係顯示有關本發明的第1實施型態之動態快閃記憶單元的頁面寫入動作(申請專利範圍之「頁面寫入動作」的一例)。於圖3A(a)中顯示寫入動作的機制，於圖3A(b)中顯示位元線BL、源極線SL、板線PL、字線WL以及成為浮體FB之通道區域7的動作波形。於時刻T0中，動態快閃記憶單元處於“0”抹除狀態，通道區域7的電壓成為VFB“0”。此外，於位元線BL、源極線SL、字線WL上施加有Vss，於板線PL上施加有VPLL。在此，例如Vss為0V，VPLL為2V。接著於時刻T1至T2中位元線BL從Vss往VBLH上升時，例如於Vss為0V之情形時，通道區域7的電壓係藉由位元線BL與通道區域7之電容耦合而成為VFB“0”+βBL×VBLH。
接著使用圖3A(a)及(b)來說明動態快閃記憶單元的寫入動作。於時刻T3至T4中，字線WL從Vss往VWLH上升。藉此，在將連接有字線WL之第2閘極導體層5b包圍通道區域7之第2N通道MOS電晶體區域之“0”抹除的臨限值電壓設成為VtWL“0”時，伴隨著字線WL的電壓上升，從Vss至VtWL“0”為止，由於字線WL與通道區域7之第2電容耦合(申請專利範圍之「第2電容耦合」的一例)，使通道區域7的電壓成為VFB“0”+βBL×VBLH+βWL×VtWL“0”。於字線WL的電壓上升至VtWL“0”以上時，於第2閘極導體層5b之內周的通道區域7中形成有環狀的反轉層12b，而阻隔字線WL與通道區域7之第2電容耦合。
接著使用圖3A(a)及(b)來說明動態快閃記憶單元的寫入動作。於時刻T3至T4中，將例如VPLL=2V固定輸入於連接有板線PL之第1閘極導體層5a，並將連接有字線WL之第2閘極導體層5b提高至例如 VWLH=4V為止。其結果如圖3A(a)所示，於連接有板線PL之第1閘極導體層5a之內周的通道區域7中形成有環狀的反轉層12a，且於該反轉層12a上存在有夾止點13。結果使具有第1閘極導體層5a之第1N通道MOS電晶體區域在飽和區域中動作。另一方面，具有連接有字線WL之第2閘極導體層12b之第2N通道MOS電晶體區域在線形區域中動作。其結果係在連接有字線WL之第2閘極導體層5b之內周的通道區域7中不存在夾止點，而於閘極導體層5b的內周全面上形成有反轉層12b。形成於此連接有字線WL之第2閘極導體層5b的內周全面上之反轉層12b，係發揮作為具有第2閘極導體層5b之第2N通道MOS電晶體區域之實質上的汲極之功用。其結果在被串聯連接之具有第1閘極導體層5a之第1N通道MOS電晶體區域與具有第2閘極導體層5b之第2N通道MOS電晶體區域之間之通道區域7的第1交界區域上，電場成為最大，並且在此區域上產生撞擊離子化現象。由於此區域在從具有連接有字線WL之第2閘極導體層5b之第2N通道MOS電晶體區域觀看時成為源極側之區域，所以將此現象稱為源極側撞擊離子化現象。藉由此源極側撞擊離子化現象，電子從連接有源極線SL之N+層3a朝向連接有位元線之N+層3b流動。經加速後之電子碰撞於晶格Si原子，並藉由該動能而生成電子-電洞對。所生成之電子的一部分雖流往第1閘極導體層5a及第2閘極導體層5b，惟大部分係流往連接有位元線BL之N+層3b(圖中未顯示)。
然後如圖3A(c)所示，所生成之電洞群9(申請專利範圍之「電洞群」的一例)為通道區域7的多數個載子，並將通道區域7充電為正偏壓。由於連接有源極線SL之N+層3a為0V，所以通道區域7被充電至連 接有源極線SL之N+層3a與通道區域7之間之PN接合的內建電壓Vb(約0.7V)為止。於通道區域7被充電為正偏壓時，第1N通道MOS電晶體區域及第2N通道MOS電晶體區域之臨限值電壓係由於基板偏壓效應而降低。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入動作。於時刻T6至T7中，字線WL的電壓從VWLH降低至Vss。此時字線WL與通道區域7係形成第2電容耦合，惟反轉層12b阻隔此第2電容耦合，直到字線WL的電壓VWLH成為通道區域7的電壓為Vb時之第2N通道MOS電晶體區域的臨限值電壓VtWL“1”以下為止。因此，字線WL與通道區域7之實質的電容耦合僅在字線WL成為VtWL“1”以下且降低至Vss為止之時。其結果為通道區域7的電壓成為Vb-βWL×VtWL“1”。在此，VtWL“1”低於前述VtWL“0”，βWL×VtWL“1”較小。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入動作。於時刻T8至T9中，位元線BL從VBLH往Vss降低。由於位元線BL與通道區域7形成電容耦合，因此最終之通道區域7的“1”寫入電壓VFB“1”係以下列式(7)所表示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
在此，位元線BL與通道區域7之耦合比βBL亦小。藉此，如圖3B所示，連接有字線WL之第2通道區域7b之第2N通道MOS電晶體區域的臨限值電壓變低。進行將此通道區域7的“1”寫入狀態設成為第1資料保持電壓(申請專利範圍之「第1資料保持電壓」的一例)之記憶體寫入動作 (申請專利範圍之「記憶體寫入動作」的一例)，並分配於邏輯記憶資料“1”。
於寫入動作時，亦可取代第1交界區域而在第1雜質層3a與第1通道半導體層7a之間的第2交界區域或是第2雜質層3b與第2通道半導體層7b之間的第3交界區域中，藉由撞擊離子化現象來產生電子-電洞對，並藉由所產生之電洞群9來充電通道區域7。
使用圖4A至圖4E來說明頁面抹除動作(申請專利範圍之「頁面抹除動作」的一例)機制。
於圖4A中顯示用以說明頁面抹除動作之記憶區塊電路。在此係顯示3行×3列之合計9個記憶單元CL11至CL33，惟實際的記憶區塊係較此行列更大。於記憶單元排列配置為行列狀時，將該排列配置的某一方向稱為「行方向」(或是「行狀」)，將垂直於此之方向稱為「列方向」(或是「列狀」)。於各記憶單元中連接有源極線SL、位元線BL1至BL3、板線PL1至PL3、字線WL1至WL3。例如於此區塊中，係假定選擇了連接有板線PL2及字線WL2之記憶單元CL21至CL23來進行頁面抹除動作之情形。
使用圖4B(a)至(d)以及圖4C來說明頁面抹除動作的機制。在此，N+層3a、3b間的通道區域7係與基板呈電分離而成為浮體。圖4B(a)係顯示抹除動作之主要節點的時序動作波形圖。於圖4B(a)中，T0至T12表示從抹除動作開始至結束為止之時刻。於圖4B(b)中係顯示在抹除動作前的時刻T0中，在先前的循環中由於撞擊離子化所生成之電洞群9被儲存於通道區域7之狀態。然後於時刻T1至T2中，位元線BL1至BL3及源 極線SL分別從Vss成為VBLH及VSLH之高電壓狀態。在此，Vss例如為0V。此動作在下一期間的時刻T3至T4(申請專利範圍之「第1期間」的一例)中，於頁面抹除動作中所選擇之板線PL2及字線WL2係分別從第1電壓VPLL(申請專利範圍之「第1電壓」的一例)往第2電壓VPLH(申請專利範圍之「第2電壓」的一例)，以及從第3電壓Vss(申請專利範圍之「第3電壓」的一例)往第4電壓VWLH(申請專利範圍之「第4電壓」的一例)成為高電壓狀態，並且在通道區域7中，不形成連接有板線PL2之第1閘極導體層5a之內周的反轉層12a(申請專利範圍之「反轉層」的一例)、以及連接有字線WL2之第2閘極導體層5b之內周的反轉層12b。因此，在將字線WL2側的第2N通道MOS電晶體區域及板線PL2側的第1N通道MOS電晶體區域之臨限值電壓分別設成為VTw1及VtPL之情形時，VBLH及VSLH之電壓較佳係滿足VBLH>VWLH+VtWL、VSLH>VPLH+VtPL。例如於VtWL及VtPL為0.5V之情形時，VWLH及VPLH設定在3V，VBLH及VSLH設定在3.5V以上即可。
接著說明圖4B(a)的頁面抹除動作機制。於第1期間的時刻T3至T4中，伴隨著板線PL2及字線WL2成為第2電壓VPLH及第4電壓VWLH之高電壓狀態，浮動狀態之通道區域7的電壓係藉由板線PL2與通道區域7之第1電容耦合(申請專利範圍之「第1電容耦合」的一例)以及字線WL2與通道區域7之第2電容耦合而被提高。通道區域7的電壓係從“1”寫入狀態的VFB“1”成為高電壓。此係由於位元線BL1至BL3及源極線SL的電壓為VBLH及VSLH之高電壓，源極N+層3a與通道區域7之間 的PN接合以及汲極N+層3b與通道區域7之間的PN接合成為逆偏壓狀態，所以可進行升壓。
接著說明圖4B(a)的頁面抹除動作機制。於下一期間的時刻T5至T6(申請專利範圍之「第2期間」的一例)中，位元線BL1至BL3及源極線SL的電壓從高電壓的VBLH及VSLH往Vss降低。其結果如圖4B(c)所示，源極N+層3a與通道區域7之間的PN接合以及汲極N+層3b與通道區域7之間的PN接合成為順偏壓狀態，通道區域7的電洞群9中之殘存電洞群(申請專利範圍之「殘存電洞群」的一例)往源極N+層3a及汲極N+層3b排出。其結果為，通道區域7的電壓VFB係成為源極N+層3a與P層的通道區域7所形成之PN接合以及汲極N+層3b與P層的通道區域7所形成之PN接合之內建電壓Vb。
接著說明圖4B(a)的頁面抹除動作機制。於下一時刻T7至T8中，位元線BL1至BL3及源極線SL的電壓從Vss往高電壓的VBLH及VSLH上升。藉由此措施，如圖4B(d)所示，於時刻T9至T10(申請專利範圍之「第3期間」的一例)中，在將板線PL2及字線WL2從第2電壓VPLH及第4電壓VWLH分別降低至第1電壓VPLL及第3電壓Vss時，於通道區域7未形成板線PL2側的反轉層12a及字線WL2側的反轉層12b，而使通道區域7的電壓VFB藉由板線PL2與通道區域7之第1電容耦合以及字線WL2與通道區域7之第2電容耦合而有效率地從Vb成為VFB“0”。因此，“1”寫入狀態及”0”抹除狀態之通道區域7的電壓差△VFB係以下列式所表示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
VFB“0”=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB“1”-VFB“0”=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL“1”-βBL×VBLH (9)
在此，βWL與βPL之和為0.8以上，△VFB增大而充分地取得裕度。
其結果如圖4C所示，可在“1”寫入狀態與“0”抹除狀態下取得較大裕度。在此，於“0”抹除狀態下，板線PL2側的臨限值電壓係藉由基板偏壓效應而提高。因此，在將板線PL2的施加電壓設成為例如其臨限值電壓以下時，板線PL2側的第1N通道MOS電晶體區域係成為非導通而不使記憶單元電流流通。圖4C右側的「PL：非導通」係顯示其模樣。
接著說明圖4B(a)的頁面抹除動作機制。於下一第4期間的時刻T11至T12中，位元線BL1至BL3及源極線SL的電壓分別從VBLH往Vss以及從VSLH往Vss降低，而結束抹除動作。此時，位元線BL1至BL3及源極線SL因電容耦合而些許地降低通道區域7的電壓，惟由於和於時刻T7至T8中位元線BL1至BL3及源極線SL因電容耦合而提高通道區域7的電壓之量為同等，所以位元線BL1至BL3及源極線SL之電壓的上升下降相互抵銷，其結果不會對通道區域7的電壓帶來影響。進行將此通道區域7之“0”抹除狀態的電壓VFB“0”設成為第2資料保持電壓(申請專利範圍之「第2資料保持電壓」的一例)之頁面抹除動作，並分配至邏輯記憶資料“0”。
接著使用圖4D(a)至(d)來說明頁面抹除動作的機制。圖4D之與圖4B的不同點在於，在頁面抹除動作中，位元線BL1至BL3設成為Vss或是浮動狀態，以及字線WL2固定在Vss。藉此，於時刻T1至T2中即使 源極線SL從Vss上升至VSLH，字線WL2的第2N通道MOS電晶體區域亦成為非導通，記憶單元電流不流通。因此不會有因撞擊離子化現象所帶來之電洞群9的生成。其他與圖4B相同，源極線SL在Vss與VSLH之間產生振幅，板線PL2在VPLL與VPLH之間產生振幅。其結果如圖4D(c)所示，電洞群9往源極線SL的第1雜質層N+層3a排出。
接著使用圖4E(a)至(d)來說明頁面抹除動作的機制。圖4E之與圖4B的不同點在於，在頁面抹除動作中，源極線SL設成為Vss或是浮動狀態，以及板線PL2固定在Vss。藉此，於時刻T1至T2中即使位元線BL1至BL3從Vss上升至VBLH，板線PL2的第1N通道MOS電晶體區域亦成為非導通，記憶單元電流不流通。因此不會有因撞擊離子化現象所帶來之電洞群9的生成。其他與圖4B相同，位元線BL1至BL3在Vss與VBLH之間產生振幅，字線WL2在Vss與VWLH之間產生振幅。其結果如圖4E(c)所示，電洞群9往位元線BL1至BL3的第2雜質層N+層3b排出。
圖5(a)至(c)為用以說明有關本發明的第1實施型態之動態快閃記憶單元的讀取動作之圖。如圖5(a)所示，於通道區域7充電至內建電壓Vb(約0.7V)為止時，具有連接有字線WL之第2閘極導體層5b之第2N通道MOS電晶體區域的臨限值電壓係藉由基板偏壓效應而降低。將此狀態分配至邏輯記憶資料“1”。如圖5(b)所示，進行寫入前所選擇之記憶區塊係預先成為抹除狀態“0”，通道區域7的電壓VFB成為VFB“0”。藉由寫入動作而隨機地記憶有寫入狀態“1”。其結果為相對於字線WL記憶有邏輯“0”與“1”的邏輯記憶資料。如圖5(c)所示，係應用相對於此字線WL之2個臨限值電壓的高低差，藉由感測放大器來進行讀取。於資料讀取時，將施加於與板線PL連接的第1閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的臨限值電壓高，且比邏輯記憶資料“0”時的臨限值電壓低，藉此如圖5(c)所示可得到即使提高字線WL電壓也不會流動電流之特性。
接著使用圖6A至圖6D來說明多頁面抹除動作(申請專利範圍之「多頁面抹除動作」的一例)。
於圖6A中係顯示記憶單元C00至C03配置為4行×4列之區塊的一部分。在此，於實際的區塊中，記憶單元數較4行×4列多。於各記憶單元中，連接有字線WL0至WL3、板線PL0至PL3、以及位元線BL0至BL3。位元線BL0至BL3連接於感測放大器電路SA0至SA3。此外，字線WL0至WL3連接於字線解碼器電路WLD(申請專利範圍之「字線解碼器電路」的一例)，板線PL0至PL3連接於板線解碼器電路PLD(申請專利範圍之「板線解碼器電路」的一例)。此外，於字線解碼器電路WLD及板線解碼器電路PLD中輸入有行位址RA(申請專利範圍之「行位址」的一例)，並分別選擇有字線WL0至WL3及板線PL0至PL3。再者，用以儲存所選擇之字線WL0至WL3及板線PL0至PL3的位址之字線位址閂鎖電路WA0至WA3(申請專利範圍之「字線位址閂鎖電路」的一例)及板線位址閂鎖電路PA0至PA3(申請專利範圍之「板線位址閂鎖電路」的一例)，係分別被設置在字線解碼器電路WLD及板線解碼器電路PLD。
接著於圖6A中具體地說明多頁面抹除動作。假定例如於字線解碼器電路WLD及板線解碼器電路PLD中依序隨機地輸入有複數組行位址RA之情形。於最初的行位址RA選擇WL0及PL0之情形時，該行位址RA被儲存(閂鎖)於字線位址閂鎖電路WA0及板線位址閂鎖電路PA0。然後在下一個行位址RA選擇WL3及PL3之情形時，該行位址RA被儲存(閂鎖)於字線位址閂鎖電路WA3及板線位址閂鎖電路PA3。接下來進行多頁面抹除動作，惟在此係同時選擇字線WL0及WL3以及板線PL0及 PL3，並同時抹除記憶單元C00、C10、C20、C30、C03、C13、C23、C33的記憶資料。此外，該動作機制及動作波形係依循圖4B。
於圖6B中係顯示於板線解碼器電路PLD中存在有板線位址閂鎖電路PA0至PA3，並根據彼等之板線位址的閂鎖資料來進行多頁面抹除動作之例子。在此，該動作機制及動作波形係依循圖4D。
於圖6C中係顯示於字線解碼器電路WLD中存在有字線位址閂鎖電路WA0至WA3，並根據彼等之字線位址的閂鎖資料來進行多頁面抹除動作之例子。在此，該動作機制及動作波形係依循圖4E。
於圖6D(a)中係顯示字線位址閂鎖電路WA0至WA3及板線位址閂鎖電路PA0至PA3之具體的電路圖。於圖6D中，T1及T2為P通道MOS電晶體，T3至T6為N通道MOS電晶體。字線位址或板線位址Add被儲存於由MOS電晶體T1至T4所構成之閂鎖電路(正反器電路)。於行位址RA被輸入於字線解碼器電路WLD及板線解碼器電路PLD之前，重置訊號RST及閂鎖訊號LAT成為高電壓，閂鎖電路的位址資料被重置。然後在選擇字線位址或板線位址Add時，此次是閂鎖訊號LAT成為高電壓，字線位址或板線位址Add被儲存於由MOS電晶體T1至T4所構成之閂鎖電路(正反器電路)。
此外，如圖6D(b)所示，係附加N通道MOS電晶體T7，並在字線位址閂鎖電路WA0至WA3以及板線位址閂鎖電路PA0至PA3之一方或兩者中選擇全部的行位址RA，可抹除區塊內的全部頁面資料。在此情形時，於N通道MOS電晶體T7的閘極中輸入有全字線選擇訊號ALL(申請專利範圍之「全字線選擇訊號」的一例)或全第1驅動控制線選擇訊號 ALL(申請專利範圍之「全第1驅動控制線選擇訊號」的一例)時，係選擇字線位址及板線位址中之一方或兩者的全部位址。
於圖1中，Si柱2的水平剖面形狀不論是圓形狀、橢圓狀、長方形狀，皆可進行本實施型態中所說明之動態快閃記憶體動作。此外，於同一晶片上亦可混合存在有圓形狀、橢圓狀、長方形狀的動態快閃記憶單元。
此外，於圖1中，係以於基板1上設置包圍在垂直方向上豎立之Si柱2的側面整體之第1閘極絕緣層4a、第2閘極絕緣層4b，並包圍第1閘極絕緣層4a、第2閘極絕緣層4b整體而具有第1閘極導體層5a、第2閘極導體層5b之SGT為例來說明動態快閃記憶元件。如本實施型態之說明中所示般，本動態快閃記憶元件只要是滿足由撞擊離子化現象所產生之電洞群9被保持在通道區域7之條件的構造即可。因此，通道區域7只要是與基板1分離之浮體構造即可。因此，使用例如作為SGT的1種之GAA(Gate All Around(環繞式閘極)：例如參照非專利文獻10)技術、奈米片(Nanosheet)技術(例如參照非專利文獻11)，並將通道區域的半導體母體相對於基板1水平地形成，亦可進行前述動態快閃記憶體動作。此外，亦可為使用SOI(Silicon On Insulator)之裝置構造(例如參照非專利文獻7至10)。於此裝置構造中，通道區域的底部係接觸於SOI基板的絕緣層，並且包圍通道區域而以閘極絕緣層及元件分離絕緣層來包圍。於此構造中，通道區域亦成為浮體構造。如此，於本實施型態所提供之動態快閃記憶元件中，只要滿足通道區域為浮體構造之條件即可。此外，即使是將Fin電晶 體(例如參照非專利文獻13)形成於SOI基板上之構造，只要通道區域為浮體構造，則可進行本動態快閃動作。
此外，於“1”寫入中，亦可使用GIDL(Gate Induced Drain Leakage：閘極誘發汲極漏)電流(例如參照非專利文獻14)來產生電子-電洞對，並藉由所生成之電洞群來填滿通道區域7內。
此外，本說明書及圖面的式(1)至(12)係為了定性地說明現象所使用之式子，惟現象並不受限於此等式子。
於圖3A及圖3B的說明中，係將字線WL、位元線BL、源極線SL的重置電壓記載為Vss，惟亦可分別設成為不同的電壓。
此外，於圖4A中係顯示頁面抹除動作條件的一例。相對於此，只要是可實現從N+層3a、N+層3b中任一者或兩者中去除位於通道區域7之電洞群9之狀態，則亦可改變施加於源極線SL、板線PL、位元線BL、字線WL之電壓。此外，於頁面抹除動作中，亦可將電壓施加於所選擇之頁面的源極線SL，使位元線BL成為浮動狀態。此外，於頁面抹除動作中，亦可將電壓施加於所選擇之頁面的位元線BL，使源極線SL成為浮動狀態。
此外，於圖1中，在垂直方向上，在由作為第1絕緣層之絕緣層6所包圍之部分的通道區域7中，第1通道區域7a、第2通道區域7b的電位分布係相連接而形成。藉此，第1通道區域7a、第2通道區域7b的通道區域7係在垂直方向上，在由作為第1絕緣層之絕緣層6所包圍之區域中連接。
圖1中，係將板線PL所連接之第1閘極導體層5a於垂直方向上的長度，設成為較字線WL所連接之第2閘極導體層5b於垂直方向上的長度更長，較佳設成為CPL>CWL。然而，僅是附加板線PL，即可使字線WL相對於通道區域7之電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))變小。其結果為浮體之通道區域7的電位變動△VFB變小。
此外，於區塊抹除動作中進行選擇抹除之外的各動作模式中，板線PL的電壓VPLL例如可施加2V的固定電壓。
於本說明書及申請專利範圍中稱為「閘極絕緣層或閘極導體層等被覆通道等」之情形時之「被覆」的涵義，係包含：如SGT或GAA之包圍整體之情形，如Fin電晶體之殘存一部分而包圍之情形，以及如平面型電晶體之重疊於平面者的上方之情形。
此外，於圖1中，亦可將第1閘極導體層5a分割為2層以上，並將各層設成為板線的導體電極，同步或非同步地以相同驅動電壓或不同驅動電壓來進行動作。同樣地，亦可將第2閘極導體層5b分割為2層以上，並將各層設成為字線的導體電極，同步或非同步地以相同驅動電壓或不同驅動電壓來進行動作。藉此亦可進行動態快閃記憶體動作。此外，在將第1閘極導體層5a分割為2層以上之情形時，所分割之第1閘極導體層的至少1層係發揮上述第1閘極導體層5a的功用。此外，於所分割之第2閘極導體層5b中，所分割之第2閘極導體層的至少1層係發揮上述第2閘極導體層5b的功用。
此外，施加於上述位元線BL、源極線SL、字線WL、板線PL之電壓條件以及浮體的電壓，為用以進行抹除動作、寫入動作、讀取動 作之基本動作的一例，只要是可進行本發明的基本動作，亦可為其他電壓條件。
再者，於圖1中，第1閘極導體層5a亦可連接於字線WL，第2閘極導體層5b亦可連接於板線PL。以此方式連接，亦可達成上述本動態快閃記憶體之動作。
本實施型態係提供下述特徵。
(特徵1)
於本實施型態之動態快閃記憶單元中，成為源極、汲極之N+層3a、3b、通道區域7、第1閘極絕緣層4a、第2閘極絕緣層4b、第1閘極導體層5a以及第2閘極導體層5b，其整體係形成為柱狀。此外，成為源極之N+層3a係連接於源極線SL，成為汲極之N+層3b連接於位元線BL，第1閘極導體層5a連接於板線PL，第2閘極導體層5b連接於字線WL。並且以連接有板線PL之第1閘極導體層5a的閘極電容大於連接有字線WL之第2閘極導體層5b的閘極電容之構造為特徵。於本動態快閃記憶單元中，第1閘極導體層及第2閘極導體層係在垂直方向上積層。因此，即使構成為連接有板線PL之第1閘極導體層5a的閘極電容大於連接有字線WL之第2閘極導體層5b的閘極電容之構造，於俯視觀看時亦不會增大記憶單元的面積。藉此可同時地實現動態快閃記憶單元的高性能化與高積體化。
(特徵2)
於有關本發明的第1實施型態之動態快閃記憶單元進行頁面抹除動作時，連接有板線PL之第1閘極導體層5a以及連接有字線WL之第2閘極電極5b的兩者或是一方從低電壓狀態成為高電壓狀態，並藉由與通道區域7之電容耦合，使源極N+層3a與通道區域7之間的PN接合以及汲極N+層3b與通道區域7之間的PN接合之兩者或是一方成為順偏壓狀態，而將通道區域7的電洞群9排出於源極N+層3a及汲極N+層3b。
(特徵3)
接續於有關本發明的第1實施型態之動態快閃記憶單元的(特徵2)中所說明之動作，連接有板線PL之第1閘極導體層5a以及連接有字線WL之第2閘極導體層5b的兩者或一方從高電壓狀態返回低電壓狀態，並再次藉由與通道區域7之電容耦合而使通道區域7的電壓成為負偏壓。如此，可在不對源極N+層3a或汲極N+層3b施加負偏壓下，使”0”抹除狀態之通道區域7的電壓成為負偏壓。藉此不須採用用以施加負偏壓之雙重構造阱或負偏壓產生電路，使記憶體核心及周邊電路的設計及製程變得容易進行。
(特徵4)
在著眼於有關本發明的第1實施型態之動態快閃記憶單元的板線PL所連接之第1閘極導體層5a的功用時，於動態快閃記憶單元進行寫入及讀取動作時，字線WL的電壓係上下地產生振幅。此時，板線PL係擔負起降低字線WL與通道區域7之間的電容耦合比之功用。其結果可顯著地抑制字線WL的電壓上下地產生振幅時之通道區域7之電壓變化的影響。藉此可增大表示出邏輯”0”與”1”之字線WL之SGT電晶體的臨限值電壓差。此係有利於動態快閃記憶單元之動作裕度的擴大。並且，於資料讀取時，將施加於與板線PL連接的第1閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的臨限值電壓高，且比邏輯記憶資料“0”時的臨限值電壓低，藉此可得到即使提高字線WL電壓也不會流動電流之特性。此更有助於動態快閃記憶單元之動作裕度的擴大。
(特徵5)
於第1實施型態之動態快閃記憶單元中，可進行圖6A至圖6D中所說明之多頁面抹除動作。因此可更高速地重寫橫跨複數個頁面之記憶單元的記憶資料。藉此，不僅是獨立(Stand Alone)的記憶裝置，對於CPU、GPU、MPU等的邏輯，亦可混合搭載作為主要記憶裝置而擴大對高速系統之應用。
(特徵6)
於圖6C中係顯示在板線解碼器電路中不具有板線位址閂鎖電路之例子，惟亦可在記憶單元C00至C33中共用板線，並移除板線解碼器電路。藉此，不僅使製程與電路變得更簡化，亦可進一步實現高速化。
(特徵7)
於第1實施型態之動態快閃記憶單元中，係進行圖4A至圖4E中所說明之頁面抹除動作，與快閃記憶體相比，係在遠低於其之電場下進行改寫。因此，就可靠度而言並不需決定頁面抹除動作的改寫次數限制。
(其他實施型態)
於本發明中係形成Si柱，但亦可為由Si以外的半導體材料所構成之半導體柱。此內容於有關本發明之其他實施型態中亦同。
此外，於縱型NAND型快閃記憶電路中，係在垂直方向上形成有複數段記憶單元，該記憶單元係以半導體柱為通道，並由包圍此半導體柱之穿隧氧化層、電荷累積層、層間絕緣層、控制導體層所構成。於此等記憶單元之兩端的半導體柱上，具有對應於源極之源極線雜質層以及對應於汲極之位元線雜質層。此外，相對於1個記憶單元，若該兩側之記憶單元的一方為源極，則另一方發揮汲極的功用。如此，縱型NAND型快閃記憶體電路為SGT電路的1種。因此，本發明亦可應用於與NAND型快閃記憶體電路之混合存在電路。
此外，於“1”寫入中，亦可藉由使用非專利文獻14所記載之閘極誘發汲極漏(GIDL：Gate Induced Drain Leakage)電流之撞擊離子化 現象來產生電子-電洞對，並藉由所生成之電洞群來填滿浮體FB內。此內容於有關本發明之其他實施型態中亦同。
此外，於圖1中，即使在將N+層3a、3b、P層Si柱2之各導電型的極性構成為相反之構造中，亦可進行動態快閃記憶體動作。在此情形時，於N型的Si柱2中，多數個載子係成為電子。因此，藉由撞擊離子化所生成之電子群被儲存於通道區域7並設定在”1”狀態。
此外，本發明在不脫離本發明之廣義的精神及範圍內，可進行各種實施型態及變形。此外，上述各實施型態係用以說明本發明的一實施例，並非限定本發明的範圍。上述實施例及變形例可任意地組合。再者，即使視需要排除上述實施型態之構成要件的一部分，亦成為本發明之技術性思想的範圍內。
[產業上之可應用性]
根據有關本發明之使用了半導體元件之記憶裝置，可得到一種高密度且使用了高性能的SGT之作為記憶裝置的動態快閃記憶體。
C00~C33:記憶單元
SL:源極線
BL0~BL3:位元線
PA0~PA3:板線(第1驅動控制線)閂鎖電路
RA:行位址
PL0~PL3:板線
WA0~WA3:字線位址閂鎖電路
WLD:字線解碼器電路
PLD:板線(第1驅動控制線)解碼器電路
WL0~WL3:字線
SA0~SA3:感測放大器電路

Claims (11)

  1. 一種半導體元件記憶裝置，係具備由行狀地排列配置在基板上之複數個記憶單元所構成之頁面，並且列狀地具備複數個前述頁面；
    前述頁面所包含之各記憶單元係具有：
    半導體母體，係於基板上相對於前述基板在垂直方向上豎立或是在水平方向上延伸，
    第1雜質層及第2雜質層，係位於前述半導體母體的兩端，
    第1閘極絕緣層，係包圍前述第1雜質層與前述第2雜質層之間之前述半導體母體之側面的一部分或全部，並且接觸於或接近於前述第1雜質層，
    第2閘極絕緣層，係包圍前述半導體母體之側面的一部分或全部，並且連接於前述第1閘極絕緣層且接觸於或接近於前述第2雜質層，
    第1閘極導體層，係被覆前述第1閘極絕緣層，
    第2閘極導體層，係被覆前述第2閘極絕緣層，以及
    通道半導體層，係前述半導體母體由前述第1閘極絕緣層及前述第2閘極絕緣層所被覆而成；
    於前述各個記憶單元中，
    控制施加於前述第1閘極導體層、前述第2閘極導體層、前述第1雜質區域、前述第2雜質區域之電壓，並於前述通道半導體層的內部保持藉由撞擊離子化現象或閘極誘發汲極漏電流所生成之電洞群；
    於頁面寫入動作時，將前述通道半導體層的電壓設成為高於前述第1雜質層及前述第2雜質層之一方或兩者的電壓之第1資料保持電壓；
    於構成前述頁面之全部前述各個記憶單元中，
    藉由前述第1閘極導體層與前述通道半導體層之間的第1電容耦合以及前述第2閘極導體層與前述通道半導體層之間的第2電容耦合之一方或兩者，將前述通道半導體層的電壓控制在高於前述第1資料保持電壓之電壓，並將前述電洞群從前述通道半導體層的內部通過前述第1雜質層及前述第2雜質層之一方或兩者來去除，直到前述通道半導體層的電壓高於前述第1雜質層及前述第2雜質層之一方或兩者的電壓為止；
    於頁面抹除動作時，藉由前述第1電容耦合及前述第2電容耦合，將前述通道半導體層的電壓設成為低於前述第1資料保持電壓之第2資料保持電壓；
    於前述頁面抹除動作時，係同時地選擇至少2個以上的前述頁面來進行多頁面抹除動作。
  2. 如請求項1所述之半導體元件記憶裝置，其中，於前述頁面抹除動作時，
    將前述第1閘極導體層的電壓從第1電壓設成為高於前述第1電壓之第2電壓，或是將前述第2閘極導體層的電壓從第3電壓設成為高於前述第3電壓之第4電壓；
    於第1期間中，藉由前述第1電容耦合及前述第2電容耦合將前述通道半導體層的電壓控制在高於前述第1資料保持電壓之電壓，
    於第2期間中，將前述電洞群從前述通道半導體層的內部通過前述第1雜質層及前述第2雜質層之一方或兩者來去除，直到將前述通道半導體 層的電壓較前述第1雜質層及前述第2雜質層之一方或兩者的電壓提高達到內建電壓為止，
    於第3期間中，藉由前述第1電容耦合及前述第2電容耦合，將前述通道半導體層的電壓設成為低於前述第1資料保持電壓之第2資料保持電壓。
  3. 如請求項1所述之半導體元件記憶裝置，其中，於有複數個前述半導體母體列狀地排列配置之頁面中，於前述頁面抹除動作時，係對前述頁面內的全部前述半導體母體同時地進行前述頁面抹除動作。
  4. 如請求項1所述之半導體元件記憶裝置，其中，在藉由施加於前述第1雜質區域及前述第2雜質區域之電壓並使用前述第1電容耦合及前述第2電容耦合之一方或兩者來改變前述通道半導體層的電壓之前述第1期間及前述第2期間的一部分或全部期間中，於前述通道半導體層上不形成反轉層。
  5. 如請求項1所述之半導體元件記憶裝置，係形成為前述第1閘極導體層與前述通道半導體層之間的第1閘極電容大於前述第2閘極導體層與前述通道半導體層之間的第2閘極電容。
  6. 如請求項1所述之半導體元件記憶裝置，其中，將前述電洞群從前述通道半導體層的內部通過前述第1雜質層或前述第2雜質層的一方來去除，並將另一方設成為浮動狀態。
  7. 一種半導體元件記憶裝置，係具備：配置有複數個如請求項1至6中任一項所述之半導體元件記憶裝置的前述頁面之區塊；
    前述複數個頁面所包含之前述記憶單元的前述第1雜質層係與源極線連接，前述第2雜質層與位元線連接，前述第1閘極導體層及前述第2閘極導體層的一方與字線連接，另一方與第1驅動控制線連接，
    前述源極線係在前述區塊內的前述半導體母體間連接，
    藉由施加於前述源極線、前述位元線、前述第1驅動控制線、前述字線之電壓，來進行將位於前述區塊中所選擇之前述頁面的全部前述半導體母體之前述電洞群予以去除之前述頁面抹除動作。
  8. 如請求項7所述之半導體元件記憶裝置，其中，行位址係藉由字線解碼器電路進行解碼，並選擇前述字線，前述字線解碼器電路具有字線位址閂鎖電路，於前述多頁面抹除動作時係選擇至少2條以上的前述字線。
  9. 如請求項7所述之半導體元件記憶裝置，其中，行位址係藉由第1驅動控制線解碼器電路進行解碼，並選擇前述第1驅動控制線，前述第1驅動控制線解碼器電路具有第1驅動控制線位址閂鎖電路，於前述多頁面抹除動作時係選擇至少2條以上的前述第1驅動控制線。
  10. 如請求項8所述之半導體元件記憶裝置，其中，前述字線位址閂鎖電路係輸入全部字線選擇訊號，於前述多頁面抹除動作時係選擇前述區塊內的全部前述字線。
  11. 如請求項9所述之半導體元件記憶裝置，其中，前述第1驅動控制線位址閂鎖電路係輸入全部第1驅動控制線選擇訊號，於前述多頁面抹除動作時係選擇前述區塊內的全部前述第1驅動控制線。
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