TWI794046B - 半導體元件記憶裝置 - Google Patents

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Abstract

記憶裝置係具備由在基板上行狀地排列的複數個記憶單元所構成的頁，並具備列狀地複數個前述頁，前述頁中所含的各記憶單元係由在前述基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸的複數個半導體基體的記憶單元所構成，且進行各記憶單元之寫入操作、及抹除操作，該寫入操作係控制施加於第一閘極導體層、第二閘極導體層、第一雜質層和第二雜質層的電壓，而在通道半導體層的內部保持由撞擊游離化現象或閘極引發汲極洩漏電流所形成的電洞群者，該抹除操作係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層、和前述第二雜質層的電壓，而將電洞群從前述通道半導體層的內部予以去除者；經實施前述頁抹除操作之第一頁中所含的所有記憶單元係進行至少一次的前述頁寫入操作。

Description

半導體元件記憶裝置
本發明係關於一種使用半導體元件的半導體記憶裝置。
近年來，在LSI(Large Scale Integration，大型積體電路)技術開發上係要求記憶體元件的高集積化和高性能化。
通常的平面型MOS電晶體中，通道係朝沿著半導體基板的上表面的水平方向延伸。相對於此，SGT(surrounding gate transistor；環繞式閘極電晶體)的通道係相對於半導體基板之上表面沿垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體。例如參照非專利文獻2)、連接有電阻值可變元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)、及藉由電流使自旋磁矩的方向變化而使電阻值變化的MRAM(Magnetoresistive Random Access，磁阻式隨機存取記憶體。例如參照非專利文獻5)等的高集積化。此外，亦有由不具有電容器之以一個MOS電晶體所構成 的DRAM記憶單元(參照非專利文獻6)等。本專利申請案係有關不具電阻值可變元件、電容器等之可僅以MOS電晶體所構成的動態快閃記憶體。
圖7(a)至(d)中顯示前述不具電容器之以一個MOS電晶體所構成之DRAM記憶單元的寫入操作，圖8(a)和(b)中顯示動作上的問題點，圖9(a)至(d)中顯示讀取操作(例如參照非專利文獻7至10)。圖7(a)係顯示「1」寫入狀態。在此，記憶單元係形成於SOI基板100，且藉由與源極線SL連接的源極N+層103(以下，將含有高濃度供體雜質的半導體區域稱為「N+層」)、與位元線BL連接的汲極N+層104、與字元線WL連接的閘極導電層105、及MOS電晶體110的浮體(Floating Body)102所構成，不具電容器，以一個MOS電晶體110構成DRAM的記憶單元。另外，浮體102正下方係與SOI基板的SiO2層101接觸。以如此地由一個MOS電晶體110構成之記憶單元進行「1」的寫入時，係使MOS電晶體110在飽和區域動作。亦即，從源極N+層103延伸之電子的通道107中具有夾止點108而不會到達與位元線連接的汲極N+層104。如此，若將連接於汲極N+層104之位元線BL和連接於閘極導電層105的字元線WL都設為高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110動作時，電場強度係在汲極N+層104附近的夾止點108成為最大。結果，從源極N+層103流向汲極N+層104之經加速後的電子係撞擊Si的晶格，藉由此時失去的動能產生電子、電洞對(撞擊游離化(impact ionization)現象)。所產生之大部分的電子(未圖示)係到達汲極N+層104。此外，極少部分之極熱的電子，係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106係對浮體102充電。此時，因浮體102為P型Si，故所產生的電洞有助於多數載子的增量。浮體102係被所產生的電洞106充滿，致使浮體102的電壓比源極N+層103更提高Vb以上時，進一步產生的電洞便對源極N+層103放電。在此，Vb係 源極N+層103與P層之浮體102之間之PN接面的內建電壓(built in voltage)，約0.7V。圖7(b)係顯示浮體102已被所產生之電洞106飽和充電的情形。
接著使用圖7(c)來說明記憶單元110的「0」寫入操作。對於共同的選擇字元線WL，隨機存在有寫入「1」的記憶單元110和寫入「0」的記憶單元110。圖7(c)中，係顯示了從「1」的寫入狀態改寫為「0」的寫入狀態的情形。寫入「0」時，使位元線BL的電壓成為負偏壓，使汲極N+層104與P層之浮體102之間的PN接面成為順向偏壓。結果，先前的周期產生於浮體102的電洞106，係流向連接於位元線BL的汲極N+層104。若寫入操作結束，則獲得被所產生之電洞106充滿的記憶單元110(圖7(b))、和所產生之電洞已被排出之記憶單元110(圖7(c))之兩種記憶單元的狀態。被電洞106所充滿之記憶單元110之浮體102的電位係高於已無所產生之電洞的浮體102。因此，寫入「1」之記憶單元110的臨限值電壓，係低於寫入「0」之記憶單元110的臨限值電壓成為圖7(d)所示的情形。
接著，使用圖8(a)和(b)來說明此種以一個MOS電晶體110所構成之記憶單元之動作上的問題點。如圖8(a)所示，浮體102的電容CFB係電容CWL、接面電容CSL、及接面電容CBL的總和，以下式(10)表示，其中，電容CWL係字元線所連接之閘極與浮體之間之電容，接面電容CSL係源極線所連接之源極N+層103與浮體102之間之PN接面之接面電容，接面電容CBL係位元線所連接之汲極N+層104與浮體102之間之PN接面之接面電容。
CFB=CWL+CBL+CSL (10)此外，字元線所連接的閘極與浮體之間的電容耦合比βWL係式(11)表示。
βWL=CWL/(CWL+CBL+CSL) (11) 因此，若字元線電壓VWL於讀取時或寫入時振盪，則成為記憶單元之記憶節點(接點)之浮體102的電壓亦會受到影響，成為如圖8(b)所示的情形。若字元線電壓VWL於讀取時或寫入時從0V上升至VWLH，則浮體102的電壓VFB係因與字元線的電容耦合而從字元線電壓變化前之初始狀態之電壓VFB1上升至VFB2。其電壓變化量△VFB以下式(12)表示。
△VFB=VFB2-VFB1=βWL×VWLH (12)
在此，於式(11)的βWL中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，βWL=0.8。若字元線例如寫入時為5V而寫入結束後成為0V，則浮體102會因字元線WL與浮體102的電容耦合而承受達5V×βWL=4V的振幅變化雜訊。因此，會有無法充分取得寫入時之浮體102之「1」電位和「0」電位的電位差的差分邊線的問題點。
圖9(a)至(c)中顯示讀取操作。圖9(a)係顯示「1」的寫入狀態，圖9(b)係顯示「0」的寫入狀態。然而，實際上，即使由「1」寫入對浮體102寫入了Vb，字元線因為寫入結束而返回到0V時，浮體102便降低成為負偏壓。要寫入「0」時，由於會成為更偏負的偏壓，因此如圖9(c)所示，在寫入時無法充分地增大「1」與「0」的電位差的差分邊線，故實際上處於難以將不具電容器之DRAM記憶單元製品化的狀況。
此外，亦有在SOI(Silicon on Insulator，絕緣層覆矽)層使用二個MOS電晶體形成一個記憶單元的Twin-Transistor記憶體元件(例如參照專利文獻4、5)。在此等元件中，將二個MOS電晶體的浮體通道分開之成為源極、或汲極之N+層係接觸絕緣層而形成。藉由此N+層接觸於絕緣層，二個MOS電晶體的浮 體通道係電性分離。因此，屬於信號電荷的電洞群係積蓄於一方之電晶體的浮體通道。積蓄有電洞之浮體通道的電壓，係如前所述，會因施加於鄰接之MOS電晶體之閘極電極的脈衝電壓而與(15)式所示同樣地大幅地變化。因此，如使用圖8至圖10所說明般，有無法充分地增大寫入時之「1」與「0」之動作差分邊線(例如參照專利文獻15、圖8)。
(先前技術文獻)
(專利文獻)
專利文獻1：日本國特開平2-188966號公報
專利文獻2：日本國特開平3-171768號公報
專利文獻3：日本國特許第3957774號公報
專利文獻4：US2008/0137394A1
專利文獻5：US2003/0111681A1
(非專利文獻)
非專利文獻1: Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2: H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3: H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4: T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5: W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6: M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7: J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8: T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9: T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10: E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11: J.Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12: N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13: H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14: E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.
非專利文獻15: F.Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,” IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
無電容器的一個電晶體型DRAM(增益單元)中，字元線和浮體間的電容耦合耦合較大，在資料讀取時或寫入時等時候字元線的電位振盪時，即會有直接被作為是對於浮體傳遞的雜訊的問題。結果，引起誤讀取、記憶資料之誤改寫的問題，而難以達成無電容器之一電晶體型DRAM(增益單元)的實用化。
(第一發明)為了解決上述問題，本發明提供一種半導體元件記憶裝置，其為由複數個頁朝列方向排列而成的記憶裝置，該頁係藉由在基板上朝行方向排列的複數個記憶單元而構成者；
前述各頁中所含的各記憶單元係具有：
半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體的側面，並與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
前述各記憶單元中，控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域和前述第二雜質區域的電壓，而在前述通道半導體層的內部保持電洞群，該電洞群係由撞擊游離化現象或閘極引發汲極洩漏電流所形成者；
將前述通道半導體層之電壓設為第一資料保持電壓，以進行頁寫入操作；
控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而將前述電洞群從前述第一雜質層和前述第二雜質層的一方或兩方予以移除，且將前述通道半導體層的電壓設為比前述第一資料保持電壓還低的第二資料保持電壓，以進行頁抹除操作；
經實施前述頁抹除操作之第一頁中所含的所有記憶單元係進行至少一次的前述頁寫入操作。
(第二發明)在上述第一發明中，前述第一頁係由至少一組以上的分割頁所構成，前述第一頁中所含的第一記憶單元群係於第一期間進行分割頁寫入操作，前述第一頁中所含的第二記憶單元群係於第二期間進行前述分割頁寫入操作。
(第三發明)在上述第二發明中，複數個前述頁中之第二頁中所含的第三記憶單元群係於第三期間進行前述分割頁寫入操作，前述第二頁中所含的第四記憶單元群係於第四期間進行前述分割頁寫入操作，時間序列為按照前述第一期間、前述第三期間、前述第二期間、前述第四期間的順序。
(第四發明)一種半導體元件記憶裝置，係具備區塊，該區塊係配置有複數個第一發明至第三發明中任一項所述之半導體元件記憶裝置之前述頁；
前述複數個頁中所含之前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接；
前述源極線係在前述區塊內的前述半導體基體間相連；
藉由施加於前述源極線、前述位元線、前述第一驅動控制線和前述字元線的電壓，將前述區塊之中之所選擇之前述頁的所有位於前述半導體基體的前述電洞群予以去除，以進行前述頁抹除操作。
(第五發明)在上述第四發明中，在前述頁寫入操作中，於選擇前述第一頁的狀態下，在前述第一期間選擇第一位元線群，進行前述第一位元線群所連接之前述第一記憶單元群的前述分割頁寫入操作，在前述第二期間選擇第二位元線群，進行前述第二位元線群所連接之前述第二記憶單元群的前述分割頁寫入操作。
(第六發明)在上述第一發明其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容還大。
(第七發明)在上述第一發明中，前述第一閘極導體層在俯視觀察時係以包圍著前述第一閘極絕緣層之方式分離成兩個導體層。
2:矽半導體柱(Si柱)
3a:N+層(第一雜質層)
3b:N+層(第一雜質層)
4a,4b:閘極絕緣層
5a:閘極(第一閘極導體層)
5b:閘極(第二閘極導體層)
6:絕緣層
7:通道區域(通道半導體層)
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13,108:夾止點
100:基板
101:SiO2層
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:通道
109:閘極氧化膜
110:記憶單元
BL:位元線
BL0,BL1,BL2:位元線(第一位元線群)
BL3,BL4,BL5:位元線(第二位元線群)
CL11,CL12,CL13,CL21,CL22,CL23,CL31,CL32,CL33,C00,C01,C02,C03,C10,C11,C12,C13,C20,C21,C22,C23,C30,C31,C32,C33,C40,C41,C42,C43,C50,C51,C52,C53:記憶單元
FB:浮體
PL,PL0,PL1,PL2,PL3:板線
SA0,SA1,SA2,SA3,SA4,SA5:感測放大器電路
SL:源極線
T,T0,T1,T2,T3,T4,T5,T6,T7,T8,T9,T10,T11,T12:時刻
V1:第一電壓
V2:第二電壓
V3:第三電壓
V4:第四電壓
V5:第五電壓
V6:第六電壓
V7:第七電壓
Vb:內建電壓
△VFB:電位差
VFB:電壓
VFBH:高電壓狀態
VFBL:低電壓狀態
VPLH:第二電壓
VPLL:第一電壓
VSS:第三電壓
VWL:字元線電壓
VWLH:第四電壓
WL,WL1,WL2,WL3:字元線
CFB,CWL,CPL:電容
CSL,CBL:接面電容
βWL,βPL,βBL,βSL:電容耦合比(耦合率)
圖1係第一實施型態之具有SGT的記憶裝置的構造圖。
圖2係用以說明第一實施型態之具有SGT的記憶裝置之連接於板線(plate line)PL之第一閘極導體層5a的閘極電容大於連接於字元線WL之第二閘極導體層5b的閘極電容時的功效之圖。
圖3A係用以說明第一實施型態之具有SGT的記憶裝置之寫入操作機制的圖。
圖3B係用以說明第一實施型態之具有SGT的記憶裝置之寫入操作機制的圖。
圖4A係用以說明第一實施型態之具有SGT的記憶裝置之頁抹除操作機制的圖。
圖4B係用以說明第一實施型態之具有SGT的記憶裝置之頁抹除操作機制的圖。
圖4C係用以說明第一實施型態之具有SGT的記憶裝置之頁抹除操作機制的圖。
圖4D係用以說明第一實施型態之具有SGT的記憶裝置之頁抹除操作機制的圖。
圖4E係用以說明第一實施型態之具有SGT的記憶裝置之頁抹除操作機制的圖。
圖5係用以說明第一實施型態之具有SGT的記憶裝置之讀取操作機制的圖。
圖6A係用以說明第一實施型態之具有SGT的記憶裝置之分割頁寫入操作的電路區塊圖。
圖6B係用以說明第一實施型態之具有SGT的記憶裝置之分割頁寫入操作的動作波形圖。
圖6C係用以說明第一實施型態之具有SGT的記憶裝置之分割頁寫入操作的圖。
圖6D係用以說明第一實施型態之具有SGT的記憶裝置之分割頁寫入操作的圖。
圖6E係用以說明第一實施型態之具有SGT的記憶裝置之分割頁寫入操作的圖。
圖7係用以說明習知例之不具有電容器的DRAM記憶單元之寫入操作的圖。
圖8係用以說明習知例之不具有電容器的DRAM記憶單元之動作上之問題點的圖。
圖9係顯示習知例之不具有電容器的DRAM記憶單元之讀取操作的圖。
以下，參照圖式說明本發明之使用了半導體元件的記憶裝置(以下稱為動態快閃記憶體)的實施型態。
(第一實施型態)
茲使用圖1至圖5來說明本發明之第一實施型態之動態快閃記憶單元的構造和動作機制。茲使用圖1來說明動態快閃記憶單元的構造。並且，使用圖2來說明連接於板線PL之第一閘極導體層5a的閘極電容大於連接於字元線WL之第二閘極導體層5b的閘極電容時的功效。此外，使用圖3A與圖3B來說明資料寫入操作機制，使用圖4A至圖4E來說明資料抹除操作機制，使用圖5來說明資料讀取操作機制。
圖1係顯示本發明之第一實施型態之動態快閃記憶單元的構造。在形成於基板上之具有P型或i型(本質型)導電型的矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍的「半導體基體」的一例)內的上下位置，形成有當一方成為源極時則另一方成為汲極的N+層3a、3b(申請專利範圍的「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極之N+層3a、3b間的Si柱2的部分即成為通道區域7(申請專利範圍的「通道半導體層」的一例)。以包圍此通道區域7之方式形成有第一閘極絕緣層4a(申請專利範圍的「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍的「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或接近成為此源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b之方式分別形成有第一閘極導體層5a(申請專利範圍的「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍的「第二閘極導體層」的一例)。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6(以下亦稱「第一絕緣層」)而分離。再者，N+層3a、3b間的通道區域7，係由被第一閘極絕緣層4a所包圍的第一通道Si層7a(以下亦稱「第一通道半導體層」的一例)、和被第二閘極絕緣層4b所包圍的第二通道Si層7b(以下亦稱「第二通道半導體層」的一例)所構成。藉此，形成由成為源極、汲極之N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元10。此外，成為源極的N+層3a係連接於源極線SL(申請專利範圍的「源極線」的一例)、成為汲極的N+層3b係連接於位元線BL(申請專利範圍的「位元線」的一例)、第一閘極導體層5a係連接於板線PL(申請專利範圍的「第一驅動控制線」的一例)、第二閘極導體層5b係連接於字元線WL(申請專利範圍的「字元線」的一例)。板線PL所連接的第一閘 極導體層5a的閘極電容係具有大於字元線WL所連接的第二閘極導體層5b的閘極電容的構造為佳。
在此，圖1中係第一閘極導體層5a的閘極長度設大於第二閘極導體層5b的閘極長度以使連接於板線PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度亦可不大於第二閘極導體層5b的閘極長度，而是改變各個閘極絕緣層的膜厚，使第一閘極絕緣層4a的閘極絕緣膜的膜厚小於第二閘極絕緣層4b的閘極絕緣膜的膜厚。此外，亦可改變各個閘極絕緣層之材料的介電常數，使第一閘極絕緣層4a的閘極絕緣膜的介電常數大於第二閘極絕緣層4b的閘極絕緣膜的介電常數。此外，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數，使連接於板線PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容。
圖2(a)至(c)係說明連接於板線PL的第一閘極導體層5a的閘極電容大於連接於字元線WL的第二閘極導體層5b的閘極電容時的功效之圖。
圖2(a)係將本發明之第一實施型態之動態快閃記憶單元的主要部分簡化顯示的構造圖。動態快閃記憶單元中係連接有位元線BL、字元線WL、板線PL、源極線SL，藉由其電壓狀態決定通道區域7的電位狀態。
圖2(b)係用以說明各個電容關係的圖。通道區域7的電容CFB係字元線WL所連接的閘極5b與通道區域7之間的電容CWL、板線PL所連接的閘極5a與通道區域7之間的電容CPL、源極線SL所連接的源極N+層3a與通道區域7之間的PN接面的接面電容CSL、位元線BL所連接的汲極N+層3b與通道區域7之間的PN接面的接面電容CBL的總和，以下式(1)表示。
CFB=CWL+CPL+CBL+CSL (1)
因此，字元線WL與通道區域7之間的耦合率βWL、板線PL與通道區域7之間的耦合率βPL、位元線BL與通道區域7之間的耦合率βBL、源極線SL與通道區域7之間的耦合率βSL係分別以下式來表示。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此，由於CPL>CWL，因此βPL>βWL。
圖2(c)係用以說明字元線WL的電壓VWL因為讀取操作和寫入操作而上升，且於其之後下降時，通道區域7的電壓VFB變化的圖。在此，字元線WL的電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7的電壓VFB從低電壓狀態VFBL變為高電壓狀態VFBH時的電位差△VFB係如下所示。
△VFB=VFBH-VFBL=βWL×VWLH (6)
由於字元線WL與通道區域7間的耦合率βWL較小，而板線PL與通道區域7間的耦合率βPL較大，因此△VFB較小，即使字元線WL的電壓VWL因讀取操作和寫入操作而上下變化，通道區域7的電壓VFb仍幾乎不變。
圖3A(a)至(c)和圖3B係顯示本發明之第一實施型態之動態快閃記憶單元的記憶體寫入操作(申請專利範圍的「頁寫入操作」的一例)。圖3A(a)係顯示寫入操作的機制，圖3A(b)係顯示位元線BL、源極線SL、板線PL、字元線WL和成為浮體FB之通道區域7的動作波形。時刻T0時，動態快閃記憶單元係處於「0」 抹除狀態，通道區域7的電壓係成為VFB「0」。此外，對於位元線BL、源極線SL、字元線WL施加VSS，對於板線PL施加VPLL。在此，例如，VSS為0V，VPLL為2V。接著，時刻T1至T2之間，位元線BL從VSS上升至VBLH時，例如VSS為0V時，通道區域7的電壓係因位元線BL與通道區域7的電容耦合而成為VFB「0」+βBL×VBLH。
接著，使用圖3A(a)和(b)來說明動態快閃記憶單元的寫入操作。時刻T3至T4之間，字元線WL從VSS上升至VWLH。藉此，若將連接於字元線WL的第二閘極導體層5b包圍通道區域7的第二N通道MOS電晶體區域的「0」抹除的臨限值電壓設為VtWL「0」，則伴隨著字元線WL的電壓上升，從VSS至VtWL「0」為止，通道區域7的電壓係因字元線WL與通道區域7間的第二電容耦合而成為VFB「0」+βBL×VBLH+βWL×VtWL「0」。字元線WL的電壓上升至VtWL「0」以上時，在第二閘極導體層5b的內周，會在通道區域7形成環狀的反轉層12b，將字元線WL與通道區域7間的第二電容耦合遮蔽。
接著，使用圖3A(a)和(b)來說明動態快閃記憶單元的寫入操作。時刻T3至T4之間，對於板線PL所連接的第一閘極導體層5a例如固定輸入VPLL=2V，並使字元線WL所連接的第二閘極導體層5b例如上升到VWLH=4V。結果，如圖3A(a)所示，在板線PL所連接之第一閘極導體層5a的內周，會在通道區域7形成環狀的反轉層12a，且其反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域係在飽和區域動作。另一方面，具有字元線WL所連接之第二閘極導體層5b的第二N通道MOS電晶體區域係在線形區域動作。結果，在字元線WL所連接的第二閘極導體層5b之內周的通道區域7不存在夾止點，而在閘極導體層5b的內周整面形成反轉層12b。形成於此字元線WL所連接的第二閘極導體層5b的內周整面的反轉層12b，係作為具有第二閘極導體層5b的第二 N通道MOS電晶體區域之實質的汲極而產生作用。結果，電場在串聯連接之具有第一閘極導體層5a的第一N通道MOS電晶體區域、與具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域7的第一交界區域成為最大，在此區域產生撞擊游離化現象。由於此區域係從具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域觀看時的源極側的區域，因此將此現象稱為源極側撞擊游離化現象。藉由此源極側撞擊游離化現象，電子係從連接有源極線SL所連接的N+層3a流向位元線所連接的N+層3b。經加速後的電子係撞擊晶格Si原子，而藉由其運動能量而產生電子、電洞對。所產生之電子的一部分係流向第一閘極導體層5a和第二閘極導體層5b，但大部分會流向位元線BL所連接的N+層3b(未圖示)。
此外，如圖3A(c)所示，所產生的電洞群9(申請專利範圍的「電洞群」的一例)係通道區域7的多數載子，將通道區域7充電成順向偏壓。由於源極線SL所連接的N+層3a為0V，因此通道區域7係充電至源極線SL所連接之N+層3a與通道區域7之間的PN接面的內建電壓Vb(約0.7V)。當通道區域7充電成順向偏壓時，第一N通道MOS電晶體區域係和第二N通道MOS電晶體區域的臨限值電壓便因基板偏壓效應而降低。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入操作。在時刻T6至T7之間，字元線WL的電壓從VWLH降低至VSS。此時，字元線WL與通道區域7係進行第二電容耦合，但反轉層12b會遮蔽此第二電容耦合至字元線WL的電壓VWLH降低至通道區域7的電壓為Vb時的第二N通道MOS電晶體區域的臨限值電壓VtWL「1」以下。因此，字元線WL與通道區域7之實質的電容耦合僅在字元線 WL成為VtWL「1」以下且下降至VSS時。結果，通道區域7的電壓成為Vb-βWL×VtWL「1」。在此，VtWL「1」係低於前述VtWL「0」，βWL×VtWL「1」較小。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入操作。在時刻T8至T9之間，位元線BL從VBLH下降低至VSS。由於位元線BL與通道區域7電容耦合，因此通道區域7的「1」寫入電壓VFB「1」最終係成為下式。
VFB「1」=Vb-βWL×VtWL「1」-βBL×VBLH (7)
在此，位元線BL與通道區域7的耦合比βBL亦較小。
藉此，如圖3(d)所示，字元線WL所連接的第二通道Si層7b的第二N通道MOS電晶體區域的臨限值電壓變低。進行將此通道區域7之「1」寫入狀態的電壓VFB「1」設為第一資料保持電壓(申請專利範圍的「第一資料保持電壓」的一例)的記憶體寫入操作，且分配為邏輯記憶資料「1」。
另外，寫入操作時，亦能夠以第一雜質層3a與第一通道半導體層7a之間的第二交界區域、或第二雜質層3b與第二通道半導體層7b之間的第三交界區域來取代第一交界區域，藉由撞擊游離化現象產生電子、電洞對，且以所產生的電洞群9對通道區域7充電。
茲使用圖4A至圖4E來說明記憶體抹除操作(申請專利範圍的「頁抹除操作」的一例)機制。
圖4A係顯示用以說明頁抹除操作的記憶區塊電路圖。在此顯示三行×三列共計九個記憶單元CL11至CL33，但實際的記憶區塊係大於此矩陣。記憶單元排列成矩陣狀的時，將其排列之一方的方向稱為「行方向」(或「行狀」)，且將其垂直於該行方向的方向稱為「列方向」(或「列狀」)。各記憶單元係連接有源極線SL、位元線BL1至BL3、板線PL1至PL3、字元線WL1至WL3。例如，在此 假設：在此區塊中選擇板線PL2和字元線WL2所連接的記憶單元CL21至CL23進行頁抹除操作。
圖4B(a)至(d)和圖4C係說明頁抹除操作的機制。在此，N+層3a、3b間的通道區域7係與基板電性分離而成為浮體。圖4B(a)係顯示抹除操作之主要節點的時序動作波形圖。圖4B(a)中，T0至T12係表示從抹除操作開始至結束為止的時刻。圖4B(b)係顯示在抹除操作前的時刻T0，於先前的週期藉由撞擊游離化而產生的電洞群9積蓄於通道區域7的狀態。接著，時刻T1至T2中，位元線BL1至BL3和源極線SL分別從VSS變為VBLH和VSLH的高電壓狀態。在此，VSS係例如為0V。此動作係於接下來的期間時刻T3至T4中，要進行頁抹除操作而選擇的板線PL2從第一電壓VPLL變為第二電壓VPLH的高電壓狀態，且字元線WL2從第三電壓VSS變為第四電壓VWLH的高電壓狀態，在通道區域7中，不會於板線PL2所連接的第一閘極導體層5a之內周形成反轉層12a，且不會於字元線WL2所連接的第二閘極導體層5b之內周的反轉層12b。因此，關於VBLH和VSLH的電壓，將字元線WL2側的第二N通道MOS電晶體區域與板線PL2側的第一N通道MOS電晶體區域的臨限值電壓分別設為VtWL和VtPL時，較佳為VBLH>VWLH+VtWL且VSLH>VPLH+VtPL。例如，VtWL和VtPL為0.5V時，可將VWLH和VPLH設定為3V，並將VBLH和VSLH設定為3.5V以上。
接著說明圖4B(a)的頁抹除操作機制。第一期間的時刻T3至T4中，伴隨著板線PL2和字元線WL2變為第二電壓VPLH和第四電壓VWLH的高電壓狀態，藉由板線PL2與通道區域7的第一電容耦合、和字元線WL2與通道區域7的第二電容耦合，將浮體狀態的通道區域7的電壓往上推升。通道區域7的電壓係從「1」寫入狀態的VFB「1」變為高電壓。由於位元線BL1至BL3與源極線SL的電壓為VBLH 和VSLH的高電壓，使得源極N+層3a與通道區域7之間的PN接面、和汲極N+層3b與通道區域7之間的PN接面為逆向偏壓狀態，因此能夠升壓。
接著，說明圖4B(a)的頁抹除操作機制。在下一個期間的時刻T5至T6中，位元線BL1至BL3和源極線SL的電壓，從高電壓的VBLH和VSLH下降到VSS。結果，源極N+層3a與通道區域7之間的PN接面、和汲極N+層3b與通道區域7之間的PN接面係如圖4B(c)所示，成為順向偏壓狀態，通道區域7之電洞群9中的殘存電洞群係排出至源極N+層3a、和汲極N+層3b。結果，通道區域7的電壓VFB係成為源極N+層3a和P層的通道區域7形成的PN接面、及汲極N+層3b和P層的通道區域7形成的PN接面的內建電壓Vb。
接著，說明圖4B(a)的頁抹除操作機制。接著在時刻T7至T8中，位元線BL1至BL3和源極線SL的電壓，從VSS上升至高電壓的VBLH和VSLH。藉此，如圖4B(d)所示，於時刻T9至T10中，使板線PL2和字元線WL2從第二電壓VPLH和第四電壓VWLH分別下降至第一電壓VPLL和第三電壓VSS時，不會在通道區域7中形成板線PL側的反轉層12a和字元線WL2側的反轉層12b，藉由板線PL2與通道區域7的第一電容耦合、和字元線WL2與通道區域7的第二電容耦合，效率佳地使通道區域7的電壓VFB從Vb成為VFB「0」。因此，「1」寫入狀態和「0」抹除狀態之通道區域7的電位差△VFB能夠以下式來表示。
VFB「1」=Vb-βWL×VtWL「1」-βBL×VBLH (7)
VFB「0」=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB「1」-VFB「0」=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL「1」-βBL×VBLH (9)
在此，βWL與βPL的和為0.8以上，△VFB變大，而可充分取得差分邊線。
結果，如圖4C所示，在「1」寫入狀態和「0」抹除狀態下，能夠取得較大的差分邊線。在此係顯示「0」抹除狀態下，板線PL2側的臨限值電壓係因基板偏壓效應而變高，因此，將板線PL2的施加電壓設為例如其臨限值電壓以下時，板線PL2側的第一N通道MOS電晶體區域便成為非導通而不使記憶單元電流流通。圖4C之右側的「PL：非導通」係顯示了其情形。
接著，說明圖4B(a)的頁抹除操作機制。接著，於第四期間的時刻T11至T12中，位元線BL1至BL3從VBLH下降至VSS，源極線SL的電壓從VSLH下降至VSS，抹除操作結束。此時，位元線BL1至BL3和源極線SL因電容耦合而將通道區域7的電壓下拉若干，但由於大小同等於時刻T7至T8中位元線BL1至BL3和源極線SL因電容耦合而將通道區域7之電壓推升的量，因此位元線BL1至BL3和源極線SL之電壓的上下變動互相抵銷，結果對通道區域7的電壓未造成影響。進行此通道區域7之「0」抹除狀態的電壓VFB「0」設為第二資料保持電壓(申請專利範圍的「第二資料保持電壓」的一例)的頁抹除操作，並分配為邏輯記憶資料「0」。
接著使用圖4D(a)至(d)來說明頁抹除操作的機制。圖4D和圖4B的不同點在於：頁抹除操作中位元線BL1至BL3設為VSS或浮體狀態、及字元線WL2固定於VSS。藉此，時刻T1至T2中，即使源極線SL從VSS上升至VSLH，字元線WL2的第二N通道MOS電晶體區域仍成為非導通，記憶單元電流不流通。因此，不會有因撞擊游離化現象而產生電洞群9。其餘係與圖4B同樣地，源極線SL在VSS與VSLH之間變化，板線PL2在VPLL與VPLH之間變化。結果，如圖4D(c)所示，電洞群9係被排出至源極線SL的第一雜質層3a。
接著使用圖4E(a)至(d)來說明頁抹除操作的機制。圖4E與圖4B的不同點在於：頁抹除操作中，源極線SL設為VSS或浮體狀態、及板線PL2固定於VSS。藉此，時刻T1至T2中，即使位元線BL1至BL3從VSS上升至VBLH，板線PL2的第一N通道MOS電晶體區域仍變為非導通，記憶單元電流不流通。因此，不會因撞擊游離化現象而產生電洞群9。其餘係與圖4B同樣地，位元線BL1至BL3在VSS與VBLH之間變化，字元線WL2在VSS與VWLH之間變化。結果，如圖4E(c)所示，電洞群9係被排出至位元線BL1至BL3的第二雜質層3b。
圖5A(a)至(c)係用以說明本發明之第一實施型態之動態快閃記憶單元的讀取操作的圖。如圖5(a)所示，通道區域7充電至內建電壓Vb(約0.7V)時，具有字元線WL所連接之第二閘極導體層5b的第二N通道MOS電晶體區域的臨限值電壓便因基板偏壓效應而下降。將此狀態分配為邏輯記憶資料「1」。如圖5(b)所示，在進行寫入前選擇的記憶區塊原為抹除狀態「0」，通道區域7的電壓VFB係成為VFB「0」。藉由寫入操作隨機地記憶寫入狀態「1」。結果，對於字元線WL建立邏輯「0」和「1」的邏輯記憶資料。如圖5(c)所示，利用對於此字元線WL的二個臨限值電壓的高低差，能夠以感測放大器進行讀取。
茲使用圖6A至圖6E來說明本發明之第一實施型態之動態快閃記憶體單元的分割頁寫入操作。
圖6A係顯示記憶單元C00至C53排列成複數個矩陣狀之配置成四行×六列的區塊(申請專利範圍的「區塊」之一例)的一部分。在此，實際的區塊中，記憶單元數係比四行×六列更多。各記憶單元係連接有字元線WL0至WL3、板線PL0至PL3、及位元線BL0至BL5。再者，位元線BL0至BL5係連接於感測放大器電路SA0至SA5。
接著，圖6A係假設：預先實施圖4A至圖4E中所說明的頁抹除操作，記憶單元C00至C53處於「0」抹除狀態。再者，具體地說明例如第一頁(申請專利範圍的「第一頁」的一例)中所含的所有記憶單元C01、C11、C21、C31、C41和C51進行分割頁寫入操作(申請專利範圍的「分割頁寫入操作」的一例)的情形。另外，所謂分割頁寫入操作係指將預先實施頁抹除操作的選擇頁區分為至少一組以上的分割頁(申請專利範圍的「分割頁」的一例)，且選擇頁中所含的所有記憶單元係藉由至少一次的分割頁寫入操作而進行頁寫入操作。
再者，雖然圖6B係顯示分割頁寫入操作的動作波形圖，但選擇連接於記憶單元C01、C11、C21、C31、C41和C51的字元線WL1、及板線PL1。並且，將時刻T1至T4設為分割頁寫入操作的第一期間(申請專利範圍的「第一期間」的一例)，將時刻T5至T8設為分割頁寫入操作的第二期間(申請專利範圍的「第二期間」的一例)。
再者，圖6B的時刻T1時，字元線WL1係從第一電壓V1升高為第二電壓V2。在此，第一電壓係例如亦可為接地電壓VSS=0V。在字元線WL1從第一電壓V1上升至第二電壓V2時位元線BL0至BL5為低電壓的第三電壓V3，因此會在第二通道半導體層7b形成反轉層12b。結果，會遮蔽(屏蔽)字元線WL1、與通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」之記憶單元的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。在此，第三電壓例如亦可為接地電壓VSS=0V。
接著，圖6B的時刻T2時，依據預先記憶於感測放大器電路SA0至SA2中之供分割頁寫入操作的第一記憶單元群(申請專利範圍的「第一記憶單元群」的一例)用的資料，位元線BL0和BL2會第三電壓V3升高為第四電壓V4。字 元線WL1係領先位元線BL0和BL2成為第二電壓V2，故在記憶單元C01、C21中，進行「1」的分割頁寫入操作。
接著，圖6B的時刻T3時，第四電壓V4的位元線BL0和BL2下降至第三電壓V3。在此時點，字元線WL1為高電壓的第二電壓V2。結果，伴隨著位元線BL0和BL2的下降，會在第二通道半導體層7b形成反轉層12b。
再者，時刻T4時，字元線WL1從第二電壓V2下降至第一電壓V1。在第二通道半導體層7b中具有反轉層12b，而會遮蔽(屏蔽)字元線WL1、與第二通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」之記憶單元C01和C21的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
接著，圖6B的時刻T5時，字元線WL1再度從第一電壓V1升高為第二電壓V2。字元線WL1從第一電壓V1上升至第二電壓V2時位元線BL0至BL5為低電壓的第三電壓V3，故會在第二通道半導體層7b形成反轉層12b。結果，會遮蔽(屏蔽)字元線WL1、與通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」之記憶單元的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
接著，圖6B的時刻T6時，依據預先記憶於感測放大器電路SA3至SA5中之供分割頁寫入操作的第二記憶單元群(申請專利範圍的「第二記憶單元群」用的一例)的資料，位元線BL3和BL4從第三電壓V3升高至第四電壓V4。字元線WL1係領先位元線BL3和BL4而成為了第二電壓V2，故在記憶單元C31、C41中，進行「1」的分割頁寫入操作。
接著，圖6B的時刻T7時，第四電壓V4的位元線BL3和BL4下降至第三電壓V3。在此時點，字元線WL1為高電壓的第二電壓V2。結果，伴隨著位元線BL3和BL4的下降，在第二通道半導體層7b形成反轉層12b。
再者，時刻T8時，字元線WL1從第二電壓V2下降至第一電壓V1。在第二通道半導體層7b具有反轉層12b，而遮蔽(屏蔽)字元線WL1、與通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」之記憶單元C31和C41的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
頁寫入操作時，源極線SL亦可設定為第五電壓V5。在此，第五電壓V5例如亦可為接地電壓VSS=0V。此外，屬於第一驅動控制線的板線PL1亦可設定為第六電壓V6。
雖然在圖6A和圖6B中，說明與字元線WL1同樣方式對板線PL1進行解碼、選擇的情形，但板線PL0至PL3在區塊中具有共同的構造，亦可不進行解碼。
接著，使用圖6C來說明關於第一頁和第二頁(申請專利範圍的「第二頁」的一例)的分割頁寫入操作。
在圖6C的動作波形圖中，說明交替選擇：第一頁中所含的記憶單元C01、C11、C21、C31、C41和C51、及第二頁中所含的記憶單元C02、C12、C22、C32、C42和C52的分割頁寫入操作。並且，將時刻S1至S4設為分割頁寫入操作的第三期間(申請專利範圍的「第三期間」的一例)，將時刻S5至S8設為分割頁寫入操作的第四期間(申請專利範圍的「第四期間」的一例)。
圖6C之時刻T1至T4之第一期間的分割頁寫入操作係與圖6B相同，故省略說明。第三期間的分割頁寫入操作：時刻S1時，字元線WL2從第一電 壓V1升高為第二電壓V2。字元線WL2從第一電壓V1上升至第二電壓V2時位元線BL0至BL5為低電壓的第三電壓V3，因此會在第二通道半導體層7b形成反轉層12b。結果，會遮蔽(屏蔽)字元線WL2、與第二通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」之記憶單元的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
接著，圖6C的時刻S2時，用於與第一期間不同之供第三期間的第三記憶單元群(申請專利範圍的「第三記憶單元群」的一例)用的分割頁寫入操作的資料會被載入至感測放大器電路SA0至SA2，依據該資料，位元線BL1和BL2從第三電壓V3升高為第四電壓V4。字元線WL2係領先位元線BL1和BL2而成為第二電壓V2，故在記憶單元C12、C22中，進行「1」的分割頁寫入操作。
接著，圖6C的時刻S3時，第四電壓V4的位元線BL1和BL2下降至第三電壓V3。在此時點，字元線WL2為高電壓的第二電壓V2。結果，伴隨著位元線BL1和BL2的下降，會在第二通道半導體層7b形成反轉層12b。
再者，時刻S4時，字元線WL2從第二電壓V2下降至第一電壓V1。於第二通道半導體層7b具有反轉層12b，而遮蔽(屏蔽)字元線WL2、與通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」之記憶單元C12和C22的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
接著，圖6C的時刻T5時，字元線WL1再度從第一電壓V1升高為第二電壓V2。字元線WL1從第一電壓V1上升至第二電壓V2時位元線BL0至BL5為低電壓的第三電壓V3，故會在第二通道半導體層7b形成反轉層12b。結果，會遮蔽(屏蔽)字元線WL1、與通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」 之記憶單元的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
接著，圖6C的時刻T6時，於感測放大器電路SA3至SA5中預先記憶有供第二期間之分割頁寫入用的資料，故依據該資料，位元線BL3和BL4從第三電壓V3升高至第四電壓V4。字元線WL1係領先位元線BL3和BL4而成為第二電壓V2，故在記憶單元C31、C41中，進行「1」的分割頁寫入操作。
接著，圖6C的時刻T7時，第四電壓V4的位元線BL3和BL4下降至第三電壓V3。在此時點，字元線WL1為高電壓的第二電壓V2。結果，伴隨著位元線BL3和BL4的下降，在第二通道半導體層7b形成反轉層12b。
再者，時刻T8時，字元線WL1從第二電壓V2下降至第一電壓V1。在第二通道半導體層7b具有反轉層12b，而遮蔽(屏蔽)字元線WL1、與通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」之記憶單元C31和C41的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
接著，圖6C的時刻T5時，字元線WL2再度從第一電壓V1升高為第二電壓V2。字元線WL2從第一電壓V1上升至第二電壓V2時位元線BL0至BL5為低電壓的第三電壓V3，故會在第二通道半導體層7b形成反轉層12b。結果，會遮蔽(屏蔽)字元線WL2、與通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」之記憶單元的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
接著，圖6C的時刻S6時，用於與第二期間不同之供第四期間的第四記憶單元群(申請專利範圍的「第四記憶單元群」的一例)用之分割頁寫入操作的資料會被載入至感測放大器電路SA3至SA5，依據該資料，位元線BL3和BL5從 第三電壓V3升高為第四電壓V4。字元線WL2係領先位元線BL3和BL5而成為第二電壓V2，故在記憶單元C32、C52中，進行「1」的分割頁寫入操作。
接著，圖6C的時刻S7時，第四電壓V4的位元線BL3和BL5下降至第三電壓V3。在此時點，字元線WL2為高電壓的第二電壓V2。結果，伴隨著位元線BL3和BL5的下降，會在第二通道半導體層7b形成反轉層12b。
再者，時刻S8時，字元線WL2從第二電壓V2下降至第一電壓V1。於第二通道半導體層7b具有反轉層12b，而遮蔽(屏蔽)字元線WL2、與通道半導體層7b的電容耦合，防止積蓄於被進行寫入「1」之記憶單元C32和C52的通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
圖6D係顯示在選擇了第一頁之字元線WL1和板線PL1的狀態時，在第一期間選擇第一位元線群BL0至BL2(申請專利範圍的「第一位元線群」的一例)，進行第一位元線群所連接之前述第一記憶單元群的前述分割頁寫入操作，而在第二期間選擇第二位元線群BL3至BL5(申請專利範圍的「第二位元線群」的一例)，進行第二位元線群所連接之第二記憶單元群的前述分割頁寫入操作之例。
圖6E係顯示在第一頁的分割頁寫入中，與字元線WL1同樣地使板線PL1進行時脈動作之例。在第一期間和第二期間，板線PL1係從低電壓的第六電壓V6上升高於第六電壓V6之高電壓的第七電壓V7。
在圖1中，不論Si柱2的水平剖面形狀為圓形、橢圓形、長方形，皆可進行本實施型態所說明的動態快閃記憶體動作。此外，同一晶片上亦可混合有圓形、橢圓形、長方形的動態快閃記憶單元。
此外，圖1中，係以SGT為例說明了動態快閃記憶體元件，此SGT係對於以垂直方向立於基板上的Si柱2的側面整體包圍設置第一閘極絕緣層4a、 第二閘極絕緣層4b，且具有分別包圍第一閘極絕緣層4a、第二閘極絕緣層4b之整體的第一閘極導體層5a、第二閘極導體層5b。惟，如本實施型態之說明所示，本動態快閃記憶體元件若為滿足可將撞擊游離化現象產生的電洞群9保持於通道區域7的條件的構造即可。因此，通道區域7若為與基板分離的浮體構造即可。並且，即使使用例如屬於SGT之一的GAA(Gate All Around，(環繞式閘極)，例如參照非專利文獻11)技術、奈米片(Nanosheet)技術(例如參照非專利文獻12)，將通道區域的半導體基體相對於基板水平地形成，亦可進行前述的動態快閃記憶體動作。並且，亦可為使用了SOI(Silicon On Insulator；絕緣層覆矽)的元件構造(例如參照非專利文獻7至10)。此種元件構造中，通道區域的底部接觸於SOI基板的絕緣層，且藉由閘極絕緣層及元件分離絕緣層的包圍而包圍其他通道區域。即使是此種構造，通道區域亦成為浮體構造。如此，在本實施型態所提供的動態快閃記憶體元件若滿足通道區域為浮體構造的條件即可。此外，即使是將Fin電晶體(例如參照非專利文獻13)形成於SOI基板上的構造，只要通道區域為浮體構造則可進行本動態快閃動作。
此外，「1」寫入中，亦可使用閘極引發汲極洩漏(GIDL：Gate Induced Drain Leakage)電流(例如參照非專利文獻14)來產生電子、電洞對，且以所產生的電洞群充滿通道區域7內。
此外，本說明書和圖式之式(1)至(12)係為了定性地說明現象所使用之式子，現象不受到這些式子所限制。
另外，圖3A和圖3B的說明中，將字元線WL、位元線BL、和源極線SL的重置電壓記載為VSS，但亦可將各自的重置電壓設成不同的電壓。
此外，圖4B、圖4D及圖4E係顯示了頁抹除操作條件的一例。惟相對於此，若可實現將位於通道區域7的電洞群9從N+層3a、N+層3b其中一者或兩者去除的狀態，則亦可改變施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。此外，頁抹除操作中，亦可對所選擇之頁的源極線SL施加電壓且使位元線BL設為浮體狀態。此外，頁抹除操作，亦可對所選擇之頁的位元線BL施加電壓且使源極線SL設為浮體狀態。
此外，在圖1中，垂直方向上，被第一絕緣層之絕緣層6所包圍的部分的通道區域7中，第一通道區域7a、第二通道區域7b的電位分布係相連地形成。藉此，通道區域7的第一通道區域7a、第二通道區域7b係在垂直方向上藉由第一絕緣層之絕緣層6包圍的區域而相連的。
另外，圖1中，板線PL所連接之第一閘極導體層5a之垂直方向的長度大於字元線WL所連接之第二閘極導體層5b之垂直方向的長度以使CPL>CWL為佳。然而，只要附加板線PL，字元線WL相對於通道區域7之電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體之通道區域7的電位變動△VFB變小。
此外，板線PL的電壓VPLL，在區塊抹除操作之選擇抹除以外的各動作模式中，例如可施加2V的固定電壓。
另外，在本說明書和申請專利範圍中言及「閘極絕緣層或閘極導體層等覆蓋通道等」時的「覆蓋」的涵義，亦包含：如SGT或GAA之包圍整體的情形、如Fin電晶體之殘留一部分而包圍的情形、更如平面型電晶體之重疊於平面型者的上方的情形。
在圖1中，第一閘極導體層5a係包圍了第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a亦可設為俯視觀察時包圍第一閘極絕緣層4a之一部分的構造。此時，未被第一閘極導體層5a所覆蓋之第一閘極絕緣層的外側，係可被絕緣層、或與第一閘極導體層電性分離的第三閘極導體層所覆蓋。另外，設置第三閘極導體層時，係可對於第三閘極導體層施加定電壓、或脈衝電壓，而進行動態快閃記憶體動作。此外，如上所述，於俯視觀察時，藉由第一閘極導體層5a包圍第一閘極絕緣層4a之一部分的構造，能夠於第一通道區域7a積蓄大量的電洞群。
此外，圖1中，可將第一閘極導體層5a分割為二個以上而分別作為板線的導體電極，且以同步或非同步，以相同驅動電壓或相異驅動電壓來動作。同樣地，可將第二閘極導體層5b分割為二個以上而分別作為字元線的導體電極，且以同步或非同步，以相同驅動電壓或相異驅動電壓來動作。即使如此，動態快閃記憶體亦會動作。再者，將第一閘極導體層5a分割為二個以上時，所分割之第一閘極導體層的至少一者係進行上述第一閘極導體層5a的動作。並且，就所分割的第二閘極導體層5b而言，所分割之第二閘極導體層的至少一者係進行上述第二閘極導體層5b的動用。
此外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件、和浮體的電壓係用以進行抹除操作、寫入操作、讀取操作之基本動作的一例，若可進行本發明的基本動作，則亦可為其他的電壓條件。
本實施型態係提供下列特徵。
(特徵一)
在本實施型態之動態快閃記憶單元中，成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b皆整體形成為柱狀。此外，成為源極的N+層3a係連接於源極線SL，成為汲極的N+層3b係連接於位元線BL，第一閘極導體層5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL。本動態快閃記憶單元係具有板線PL所連接的第一閘極導體層5a的閘極電容大於字元線WL所連接的第二閘極導體層5b的閘極電容的構造。在本動態快閃記憶單元中，第一閘極導體層、第二閘極導體層係朝垂直方向層積。因此，即使為板線PL所連接的第一閘極導體層5a的閘極電容大於字元線WL所連接的第二閘極導體層5b的閘極電容的構造，俯視觀察時，記憶單元面積仍不會增大。藉此，可同時實現動態快閃記憶單元的高性能化和高集積化。
(特徵二)
藉由本發明之第一實施型態之動態快閃記憶體單元的分割頁寫入操作，若為連接於頁的記憶單元數(頁大小)的範圍內，使用者可自由地選擇用以進行分割頁寫入操作的資料大小。此外，可易於區分該分割頁寫入操作的記憶單元群，且就不同的複數個頁改變所要選擇的頁，而針對不同的記憶單元群，進行分割頁寫入操作。由於習知之揮發性記憶體的DRAM係讀出破壞性(Read Destructive Type)記憶體，故在頁寫入操作中，亦需要就所要選擇之頁的所有記憶單元同時進行寫入。本發明之動態快閃記憶體單元的分割頁寫入操作，對於要進行各種資料容量處理的使用者而言，大幅地擴大了系統性的自由度。結果，可達成系統的高速化。
(特徵三)
在進行本發明之第一實施型態之動態快閃記憶體單元之頁寫入操作和分割頁寫入操作時，字元線WL領先位元線BL上升。結果，在進行「1」寫入之記憶單元的通道半導體層7形成反轉層12b，而遮蔽(屏蔽)字元線WL與通道半導體層的電容耦合。因此，積蓄於通道半導體層之電洞群9的一部分不會排出，可提供一種可靠性高的記憶裝置。
(特徵四)
注目於本發明之第一實施型態之動態快閃記憶單元的板線PL所連接的第一閘極導體層5a時，在動態快閃記憶單元進行寫入、讀取操作時，字元線WL的電壓會上下振盪。此時，板線PL係擔任降低字元線WL與通道區域7之間之電容耦合比的作用。結果，能夠顯著地抑制字元線WL之電壓上下振盪時的通道區域7的電壓變化的影響。藉此，能夠使表示邏輯「0」和「1」的字元線WL的SGT電晶體的臨限值電壓差變大。此將致使動態快閃記憶單元的動作的差分邊線的擴大。
(特徵五)
在圖6A中，可將板線設為在記憶單元C00至C53為共通。結果，不僅可使製程與電路變得更為簡單，而且可實現更高速化。
(其他實施型態)
另外，在本發明中雖形成了Si柱，但亦可為由Si以外之半導體材料所構成的半導體柱。本發明之其他實施型態中此亦相同。
此外，縱型NAND(反及)型快閃記憶體電路係以半導體柱為通道，沿垂直方向形成複數段要構成記憶單元之包圍該半導體柱的通道氧化層、電荷積蓄層、層間絕緣層、控制導體層。此等記憶單元的兩端的半導體柱係具有對應源極的源極線雜質層、及對應汲極的位元線雜質層。並且，就一個記憶單元而言， 若記憶單元的兩側之中，一方作為源極時，則另一方便作為汲極來動作。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦能夠應用於混合NAND型快閃記憶體電路的電路。
此外，「1」寫入中，亦可藉由非專利文獻10和非專利文獻14所記載之閘極引發汲極洩漏電流(GIDL：Gate Induced Drain Leakage)的撞擊游離化現象來產生電子、電洞對，以所產生的電洞群充滿浮體FB內。本發明之其他實施型態中此亦相同。
此外，圖1中，即使N+層3a、3b、P層Si柱2之各者的導電型之極性為相反的構造，仍可進行動態快閃記憶體動作。此時，屬於N型的Si柱2中，多數載子成為電子。因此，將藉由撞擊游離化而產生的電子群積蓄於通道區域7的狀態而設定「1」狀態。
此外，本發明能夠在不脫離本發明之廣義的精神與範圍內進行各種實施型態及變更。此外，上述的實施型態係用以說明本發明之一實施例者，而非用以限定本發明的範圍。上述實施例及變形例係可任意地組合。此外，即便視需要而將上述實施型態之構成要件的一部分除外者，仍包含於本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之使用了半導體元件的記憶裝置，可獲得高密度且使用高性能SGT的記憶裝置之動態快閃記憶體。
PL1:板線
SL:源極線
T0,T1,T2,T3,T4,T5,T6,T7,T8:時刻
V1:第一電壓
V2:第二電壓
V3:第三電壓
V4:第四電壓
V5:第五電壓
V6:第六電壓
WL1:字元線
BL0,BL1,BL2:位元線(第一位元線群)
BL3,BL4,BL5:位元線(第二位元線群)

Claims (7)

  1. 一種半導體元件記憶裝置，其為由複數個頁朝列方向排列而成的記憶裝置，該頁係藉由在基板上朝行方向排列的複數個記憶單元而構成者；
    前述各頁中所含的各記憶單元係具有：
    半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
    第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
    第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
    第二閘極絕緣層，係包圍前述半導體基體的側面，並與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
    第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
    通道半導體層，為前述半導體基體被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
    前述各記憶單元中，控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層和前述第二雜質層的電壓，而在前述通道半導體層的內部保持電洞群，該電洞群係由撞擊游離化現象或閘極引發汲極洩漏電流所形成者；
    將前述通道半導體層之電壓設為第一資料保持電壓，以進行頁寫入操作；
    控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而將前述電洞群從前述第一雜質層和前述第二雜質層的一方或兩方予以移除，且將前述通道半導體層的電壓設為比前述第一資料保持電壓還低的第二資料保持電壓，以進行頁抹除操作；
    經實施前述頁抹除操作之第一頁中所含的所有記憶單元係進行至少一次的前述頁寫入操作。
  2. 如請求項1所述之半導體元件記憶裝置，其中，前述第一頁係由至少一組以上的分割頁所構成，前述第一頁中所含的第一記憶單元群係於第一期間進行分割頁寫入操作，前述第一頁中所含的第二記憶單元群係於第二期間進行前述分割頁寫入操作。
  3. 如請求項2所述之半導體元件記憶裝置，其中，複數個前述頁中之第二頁中所含的第三記憶單元群係於第三期間進行前述分割頁寫入操作，前述第二頁中所含的第四記憶單元群係於第四期間進行前述分割頁寫入操作，時間序列為按照前述第一期間、前述第三期間、前述第二期間、前述第四期間的順序。
  4. 一種半導體元件記憶裝置，係具備區塊，該區塊係配置有複數個請求項1至3中任一項所述之半導體元件記憶裝置之前述頁；
    前述複數個頁中所含之前述記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接；
    前述源極線係在前述區塊內的前述半導體基體間相連；
    藉由施加於前述源極線、前述位元線、前述第一驅動控制線和前述字元線的電壓，將前述區塊之中之所選擇之前述頁的所有位於前述半導體基體的電洞群予以去除，以進行前述頁抹除操作。
  5. 如請求項4所述之半導體元件記憶裝置，其中，在前述頁寫入操作中，於選擇前述第一頁的狀態下，在前述第一期間選擇第一位元線群，進行前述第一位元線群所連接之前述第一記憶單元群的前述分割頁寫入操作，在前 述第二期間選擇第二位元線群，進行前述第二位元線群所連接之前述第二記憶單元群的前述分割頁寫入操作。
  6. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容還大。
  7. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層在俯視觀察時係以包圍著前述第一閘極絕緣層之方式分離成兩個導體層。
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