TWI807689B - 半導體元件記憶裝置 - Google Patents

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Abstract

本發明之記憶裝置的各個記憶單元係形成於半導體基體，且該半導體基體係在基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸，各記憶單元係進行寫入動作及抹除動作，該寫入動作係藉由控制施加於記憶單元的第一閘極導體層、第二閘極導體層、第一雜質層及第二雜質層之電壓，將由於撞擊游離化現象或閘極引發汲極漏電流而形成的電洞群保持在通道半導體層的內部，該抹除動作係藉由控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層之電壓，將前述電洞群從前述通道半導體層的內部去除。在前述第一閘極絕緣層與前述第二閘極絕緣層之間的交界區域設有第三雜質層，該第三雜質層具有與前述通道半導體層相同的導電性，且雜質濃度比前述通道半導體層高。

Description

半導體元件記憶裝置
本發明係關於使用半導體元件之半導體記憶裝置。
近年來，LSI(Large Scale Integration)技術開發係追求記憶元件的高積體化及高性能化。
通常的平面型MOS電晶體中，通道係朝沿著半導體基板的上表面之水平方向延伸。相對於此，SGT(surrounding gate transistor；環繞式閘極電晶體)的通道係相對於半導體基板的上表面沿垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT可達成半導體裝置的高密度化。用此SGT作為選擇電晶體，可進行連接有電容的DRAM(Dynamic Random Access Memory(動態隨機存取記憶體)，參照例如非專利文獻2)、連接有電阻值可變元件的PCM(Phase Change Memory(相變記憶體)，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory(電阻式隨機存取記憶體)，參照例如非專利文獻4)、利用電流使自旋磁矩方向變化而使電阻值變化之MRAM(Magneto-resistive Random Access Memory(磁阻式隨機存取記憶體)，參照例如非專利文獻5)等的高積體化。另外，亦有不具電容之以一個MOS電晶體構成的DRAM 記憶單元(參照非專利文獻6)等。本案係關於不具電阻值可變元件、電容等之可僅以MOS電晶體構成之動態快閃記憶體。
圖7(a)~(d)顯示前述不具電容之以一個MOS電晶體構成的DRAM記憶單元的寫入動作，圖8(a)及(b)顯示動作上的問題點，圖9(a)~(c)顯示讀出動作(參照非專利文獻7~10)。圖7(a)顯示“1”寫入狀態。在此，記憶單元係形成於SOI(Silicon on Insulator；絕緣層覆矽)基板100，由與源極線SL連接的源極N+層103(以下將包含有高濃度的施體雜質之半導體區域稱為「N+層」)、與位元線BL連接的汲極N+層104、與字元線WL連接的閘極導電層105、及MOS電晶體110的浮體(Floating Body)102所構成，不具電容，以一個MOS電晶體110構成DRAM的記憶單元。另外，浮體102正下方係與SOI基板的SiO2層101相接。以如此地由一個MOS電晶體110構成的記憶單元進行“1”寫入之際，係使MOS電晶體110在飽和區域動作。亦即，從源極N+層103延伸的電子的通道107中具有夾止點108而不會到達與位元線連接的汲極N+層104。如此，若使與汲極N+層連接的位元線BL及與閘極導電層105連接的字元線WL都為高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體110動作時，電場強度係在汲極N+層104附近的夾止點108成為最大。結果，從源極N+層103流向汲極N+層104之經加速的電子會撞擊Si的晶格，藉由撞擊時喪失的運動能量產生電子、電洞對(撞擊游離化現象)。所產生的大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分的極熱電子係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106係對浮體102充電。此時，因浮體102為P型Si，故所產生的電洞有助於多數載子增多。 浮體102係被所產生的電洞106充滿，致使浮體102的電壓比源極N+層103更提高至Vb以上時，進一步產生的電洞係對源極N+層103放電。在此，Vb為源極N+層103與P層的浮體102之間的PN接面的內建電壓(Built-in Voltage)，約0.7V。圖7(b)係顯示浮體102已被所產生的電洞106飽和充電的情形。
接著利用圖7(c)來說明記憶單元110的“0”寫入動作。對於共通的選擇字元線WL，隨機存在有寫入“1”的記憶單元110及寫入“0”的記憶單元110。圖7(c)係顯示從“1”的寫入狀態改寫為“0”的寫入狀態的情形。寫入“0”時，使位元線BL的電壓為負偏壓，使汲極N+層104與P層的浮體102之間的PN接面成為順向偏壓。結果，先前的週期產生於浮體102的電洞106係流向與位元線BL連接的汲極N+層104。若寫入動作結束，則得到被所產生的電洞106充滿的記憶單元110(圖7(b))以及所產生的電洞已被排出的記憶單元110(圖7(c))之兩種記憶單元的狀態。被電洞106充滿的記憶單元110的浮體102的電位係高於已無所產生的電洞的浮體102。因此，寫入“1”的記憶單元110的閾值電壓係低於寫入“0”的記憶單元110的閾值電壓，成為如圖7(d)所示的情形。
接著，利用圖8(a)及(b)來說明此種以一個MOS電晶體110構成的記憶單元的動作上的問題點。如圖8(a)所示，浮體102的電容CFB為係電容CWL、接面電容CSL、接面電容CBL的總和，如以下式(10)所示，其中，電容CWL係字元線所連接的閘極與浮體之間的電容，接面電容CSL係源極線所連接的源極N+層103與浮體102之間的PN接面的接面電容， 接面電容CBL係位元線所連接的汲極N+層104與浮體102之間的PN接面的接面電容。
CFB=CWL+CBL+CSL (10)
另外，字元線所連接的閘極與浮體間的電容耦合率βWL係如以下式(11)所示。
βWL=CWL/(CWL+CBL+CSL) (11)
因此，若字元線電壓VWL於讀出時或寫入時振盪，則成為記憶單元的記憶節點(Node)之浮體102的電壓也會受其影響，成為如圖8(b)所示的情形。若字元線電壓VWL於讀出時或寫入時從0V升高到VWLH，則浮體102的電壓VFB會因與字元線的電容耦合而從字元線電壓變化前的初始狀態的電壓VFB1升高到VFB2。其電壓變化量△VFB係如以下的式(12)所示。
AVFB=VFB2-VFB1=βWL×VWLH (12)
在此，式(11)的βWL中，CWL的貢獻度較大，例如CWL：CBL：CSL=8：1：1。此時，βWL=0.8。若字元線例如寫入時為5V而寫入結束後成為0V，則浮體102會由於字元線WL與浮體102的電容耦合而承受達5V×βWL=4V之振幅變化雜訊。因此，會有無法充分取得寫入時的浮體102的“1”電位與“0”電位的電位差的差分邊限之問題點。
圖9(a)~(c)顯示讀出動作，圖9(a)顯示“1”的寫入狀態，圖9(b)顯示“0”的寫入狀態。然而，實際上，即便藉由寫入“1”將Vb寫入了浮體102，字元線因寫入結束而回到0V時，浮體102便降低成為負偏壓。要寫入“0”之際，會成為更偏負的負偏壓，因而如圖9(c)所示，在寫入之際無法 充分增大“1”與“0”的電位差的差分邊限，因此實際上處於難以將此種不具電容的DRAM記憶單元製品化的情況。
另外，亦有在SOI層使用兩個MOS電晶體而形成一個記憶單元之Twin-Transistor記憶元件(參照例如專利文獻4、5)。此等元件係使分隔出兩個MOS電晶體的浮體通道之成為源極或汲極的N+層與絕緣層相接而形成。藉由此N+層之與絕緣層相接，使兩個MOS電晶體的浮體通道電性分離。信號電荷之電洞群係積蓄於一方的電晶體的浮體通道。如前所述，積蓄有電洞之浮體通道的電壓會因施加於鄰接的MOS電晶體的閘極電極的脈衝電壓而與式(12)所示同樣地大幅變化。因此，會如同利用圖7~9之說明，無法充分增大寫入之際的“1”與“0”的動作差分(參照非專利文獻13，Fig.8)。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開平2-188966號公報
[專利文獻2]日本特開平3-171768號公報
[專利文獻3]日本特許第3957774號公報
[專利文獻4] US2008/0137394 A1
[專利文獻5] US2003/0111681 A1
[非專利文獻]
[非專利文獻1] Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991).
[非專利文獻2] H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011).
[非專利文獻3] H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010).
[非專利文獻4] T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007).
[非專利文獻5] W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015).
[非專利文獻6] M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010).
[非專利文獻7] J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012).
[非專利文獻8] T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
[非專利文獻9] T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
[非專利文獻10] J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
[非專利文獻11] N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
[非專利文獻12] H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
[非專利文獻13] F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,” IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007).
無電容之一個電晶體型的DRAM(增益單元)中，字元線與浮體間的電容耦合大，字元線的電位在資料讀出時、寫入時等時候振盪時，即會有直接被作為是對浮體傳遞的雜訊之問題點。結果，引起誤讀出、誤改寫記憶資料之問題，而難以達成無電容的一個電晶體型的DRAM(增益單元)的實用化。
為了解決上述課題，本發明之半導體元件記憶裝置係具有配置成矩陣狀的複數個記憶單元，各個記憶單元係具有：
半導體基體，係在基板上，相對於前述基板在垂直方向豎立或在水平方向延伸；
第一雜質層及第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係覆蓋前述第一雜質層與前述第二雜質層之間的前述半導體基體的側面；
第二閘極絕緣層，係包圍前述半導體基體的側面全體，且與前述第一閘極絕緣層相連，並且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層的至少一部分；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；以及
通道半導體層，為前述半導體基體由前述第一閘極絕緣層及前述第二閘極絕緣層所覆蓋而成者，
並且，在前述各個記憶單元中，
控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層之電壓，將由於撞擊游離化現象而產生的電洞群保持在前述通道半導體層的內部，
在寫入動作時，前述通道半導體層的電壓設為比前述第一雜質層及前述第二雜質層的一方或兩方的電壓高之第一資料保持電壓，
在抹除動作時，控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層之電壓，從前述第一雜質層及前述第二雜質層的一方或兩方移除前述電洞群，且前述通道半導體層的電壓設為比前述第一資料保持電壓低之第二資料保持電壓，
在前述第一閘極絕緣層與前述第二閘極絕緣層之間的交界區域設有第三雜質層，該第三雜質層具有與前述通道半導體層相同的導電性，且雜質濃度比前述通道半導體層高(第一發明)。
上述第一發明中，使前述通道半導體層內由前述第三雜質層所隔開的第四雜質層與第五雜質層的雜質濃度不同(第二發明)。
上述第一發明中，前述第三雜質層係形成於前述第一閘極絕緣層及前述第二閘極絕緣層所覆蓋的前述通道半導體層的一方或兩方的區域的一部分(第三發明)。
上述第一發明中，前述記憶單元的前述第一雜質層係與源極線配線層連接，前述第二雜質層係與位元線配線層連接，前述第一閘極導體層係與第一驅動控制線配線層連接，前述第二閘極導體層係與字元線配線層連接(第四發明)。
上述第一發明中，第一驅動控制線配線層係相對於至少兩個字元線配線層為共通者(第五發明)。
上述第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大(第六發明)。
2:Si柱、矽半導體柱
3a,3b:N+層
4a:第一閘極絕緣層
4b:第二閘極絕緣層
5a:第一閘極導體層
5b:第二閘極導體層
6:絕緣層
7:通道區域
7a:第一通道Si層、第一通道半導體層
7b:第二通道Si層、第二通道半導體層
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13:夾止點
50:半導體基板
51:第一雜質層(源極線配線層)
52:第三雜質層
53:第四雜質層
54:第二雜質層
56:板線配線層
57:字元線配線層
58:位元線配線層
59:第五雜質層
100:SOI基板
101:SiO2層
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:反轉層、電子的通道
108:夾止點
109:閘極氧化膜
110:MOS電晶體、記憶單元
BL1,BL2,BL3,BL:位元線配線層、位元線
CL11,CL12,CL13,CL21,CL22,CL23,CL31,CL32,CL33:記憶單元
FB:浮體
PL1,PL2,PL3,PL:板線配線層、板線
SL:源極線配線層、源極線
WL1,WL2,WL3,WL:字元線配線層、字元線
圖1係第一實施型態之具有SGT的記憶裝置的構造圖。
圖2係說明第一實施型態之具有SGT的記憶裝置之與板線配線層PL連接之第一閘極導體層5a的閘極電容大於與字元線配線層WL連接之第二閘極導體層5b的閘極電容時的效果之圖。
圖3A係用來說明第一實施型態之具有SGT的記憶裝置的寫入動作機制之圖。
圖3B係用來說明第一實施型態之具有SGT的記憶裝置的寫入動作機制之圖。
圖4A係用來說明第一實施型態之具有SGT的記憶裝置的頁抹除動作機制之圖。
圖4B係用來說明第一實施型態之具有SGT的記憶裝置的頁抹除動作機制之圖。
圖4C係用來說明第一實施型態之具有SGT的記憶裝置的頁抹除動作機制之圖。
圖4D係用來說明第一實施型態之具有SGT的記憶裝置的頁抹除動作機制之圖。
圖5A係用來說明第一實施型態之具有SGT的記憶裝置中要將寫入“1”時的撞擊游離化現象強化的構造之圖。
圖5B係用來說明第一實施型態之具有SGT的記憶裝置中要將寫入“1”時的撞擊游離化現象強化的構造之圖。
圖5C係用來說明第一實施型態之具有SGT的記憶裝置中要將寫入“1”時的撞擊游離化現象強化的構造的效果之圖。
圖6係用來說明第一實施型態之具有SGT的記憶裝置的讀出動作機制之圖。
圖7係用來說明習知例之不具電容的DRAM記憶單元的寫入動作之圖。
圖8係用來說明習知例之不具電容的DRAM記憶單元的動作上的問題點之圖。
圖9係顯示習知例之不具電容的DRAM記憶單元的讀出動作之圖。
以下，參照圖式來說明本發明之使用半導體元件之記憶裝置(以下稱為動態快閃記憶體)的實施型態。
(第一實施型態)
利用圖1~圖6來說明本發明第一實施型態之動態快閃記憶單元的構造及動作機制。利用圖1來說明動態快閃記憶單元的構造。並且，利用圖2來說明與板線配線層PL連接之第一閘極導體層5a的閘極電容大於與字元線配線層WL連接之第二閘極導體層5b的閘極電容時的效果。此外，利用圖3A~圖3B來說明資料寫入動作機制，利用圖4A~圖4D來說明資料抹除動作機制，利用圖6來說明資料讀出動作機制。
圖1顯示本發明第一實施型態之動態快閃記憶單元的構造。在形成於基板(申請專利範圍中的「基板」的一例)上之具有P型或i型(本質型)的導電型之矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍中的「半導體基體」的一例)內的上下位置，形成有若一方成為源極， 則另一方成為汲極之N+層3a及N+層3b(申請專利範圍中的「第一雜質層」及「第二雜質層」的一例)。成為此源極、汲極之N+層3a、N+層3b間的Si柱2的部分係成為通道區域7(申請專利範圍中的「通道半導體層」的一例)。以包圍此通道區域7的全周的方式形成有第一閘極絕緣層4a(申請專利範圍中的「第一閘極絕緣層」的一例)，以包圍該通道區域7的全周的方式形成有第二閘極絕緣層4b(申請專利範圍中的「第二閘極絕緣層」的一例)。在此第一閘極絕緣層4a與第二閘極絕緣層4b之間的交界區域(申請專利範圍中的「交界區域」的一例)設有第三雜質層52(申請專利範圍中的「第三雜質層」的一例)。並且，此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或靠近成為此源極、汲極之N+層3a、3b。另外，以圍繞此第一閘極絕緣層4a、第二閘極絕緣層4b的方式分別形成有第一閘極導體層5a(申請專利範圍中的「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍中的「第二閘極導體層」的一例)。而且，第一閘極導體層5a與第二閘極導體層5b係藉由絕緣層6(亦即「第一絕緣層」)而分離。此外，N+層3a與N+層3b間的通道區域7係由第一閘極絕緣層4a所包圍的第一通道Si層7a(亦即「第一通道半導體層」)及第二閘極絕緣層4b所包圍的第二通道Si層7b(亦即「第二通道半導體層」)所構成。藉此，形成由成為源極、汲極之N+層3a、N+層3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b及第三雜質層52所構成之動態快閃記憶單元10。另外，成為源極之N+層3a係與源極線配線層SL連接，成為汲極之N+層3b係與位元線配線層BL連接，第一閘極導體層5a係與板線配線層PL(申請專利範圍中的「第一驅動 控制線配線層」的一例)連接，第二閘極導體層5b係與字元線配線層WL(申請專利範圍中的「字元線配線層」的一例)連接。與板線配線層PL連接的第一閘極導體層5a的閘極電容以具有大於與字元線配線層WL連接的第二閘極導體層5b的閘極電容之構造為佳。
在此，圖1中，第一閘極絕緣層4a係覆蓋Si柱2的側面的一部分，但亦可覆蓋Si柱2的側面的全面。
另外，圖1中，第一閘極絕緣層4a所覆蓋的Si柱2的圓周方向的第一周圍長度與第二閘極絕緣層4b所覆蓋的Si柱2的圓周方向的第二周圍長度為相同的長度，但第一周圍長度亦可大於第二周圍長度。
再者，圖1中，第一閘極導體層5a的閘極長度係大於第二閘極導體層5b的閘極長度，以使與板線配線層PL連接之第一閘極導體層5a的閘極電容大於與字元線配線層WL連接之第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度亦可不大於第二閘極導體層5b的閘極長度，而是改變各個閘極絕緣層的膜厚，使第一閘極絕緣層4a的閘極絕緣膜的膜厚小於第二閘極絕緣層4b的閘極絕緣膜的膜厚。此外，亦可改變各個閘極絕緣層的材料的介電常數，使第一閘極絕緣層4a的閘極絕緣膜的介電常數大於第二閘極絕緣層4b的閘極絕緣膜的介電常數。或者，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數，以使與板線配線層PL連接之第一閘極導體層5a的閘極電容大於與字元線配線層WL連接之第二閘極導體層5b的閘極電容。
圖2(a)及(c)係說明與板線配線層PL連接之第一閘極導體層5a的閘極電容大於與字元線配線層WL連接之第二閘極導體層5b的閘極電容時的效果之圖。
圖2(b)係用來說明各部分的電容的關係之圖。通道區域7的電容CFB係字元線配線層WL所連接的閘極導體層5b與通道區域7之間的電容CWL、板線配線層PL所連接的閘極導體層5a與通道區域7之間的電容CPL、源極線配線層SL所連接的源極N+層3a與通道區域7之間的PN接面的接面電容CSL、及位元線配線層BL所連接的汲極N+層3b與通道區域7之間的PN接面的接面電容CBL的總和，如以下的式(1)所示。
CFB=CWL+CPL+CBL+CSL (1)
因此，字元線配線層WL與通道區域7之間的耦合率βWL、板線配線層PL與通道區域7之間的耦合率βPL、位元線配線層BL與通道區域7之間的耦合率βBL、源極線配線層SL與通道區域7之間的耦合率βSL係如以下各式所示。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
其中，因為CPL>CWL，所以βPL>βWL。亦即，βWL較小，βPL較大。此外，βBL較小，βSL較小。
圖2(c)係用來說明字元線配線層WL的電壓VWL因讀出動作及寫入動作而上升，且於其之後下降時，通道區域7的電壓VFB變化之圖。其中，字元線配線層WL的電壓VWL從0V升高到高電壓狀態VWLH時， 通道區域7的電壓VFB從低電壓狀態VFBL變為高電壓狀態VFBH時的電位差△VFB係如以下的式(6)所示。
△VFB=VFBH-VFBL=βWL×VWLH (6)
因為字元線配線層WL與通道區域7間的耦合率βWL較小，而板線配線層PL與通道區域7間的耦合率βPL較大，所以△VFB小，即使字元線配線層WL的電壓VWL因讀出動作及寫入動作升降變動，通道區域7的電壓VFB也幾乎不變。
圖3A(a)~(c)及圖3B顯示本發明第一實施型態之動態快閃記憶單元的寫入動作(申請專利範圍中的「寫入動作」的一例)。圖3A(a)顯示寫入動作的機制，圖3A(b)顯示位元線配線層BL、源極線配線層SL、板線配線層PL、字元線配線層WL以及成為浮體FB之通道區域7的動作波形。時刻T0時，動態快閃記憶單元處於“0”抹除狀態，通道區域7的電壓為VFB“0”。另外，施加於位元線配線層BL、源極線配線層SL、字元線配線層WL的電壓為Vss，施加於板線配線層PL的電壓為VPLL。在此，例如，Vss為0V，VPLL為2V。接下來的時刻T1~T2中，位元線配線層BL的電壓從Vss升高到VBLH時，例如Vss為0V時，通道區域7的電壓係因位元線配線層BL與通道區域7的電容耦合而為VFB“0”+βBL×VBLH。
利用圖3A(a)及(b)繼續說明動態快閃記憶單元的寫入動作。在時刻T3~T4中，字元線配線層WL的電壓從Vss升高到VWLH。藉此，若將與字元線配線層WL連接之第二閘極導體層5b圍繞通道區域7而形成的第二N通道MOS電晶體區域的“0”抹除的閾值電壓設為VtWL“0”，則 隨著字元線配線層WL的電壓上升，從Vss到VtWL“0”為止，通道區域7的電壓係由於字元線配線層WL與通道區域7的第二電容耦合而成為VFB“0”+βBL×VBLH+βWL×VtWL“0”。字元線配線層WL的電壓升高到VtWL“0”以上時，在第二閘極導體層5b的內周，會在通道區域7形成環狀的反轉層12b，將字元線配線層WL與通道區域7的第二電容耦合遮蔽。
繼續利用圖3A(a)及(b)來說明動態快閃記憶單元的寫入動作。在時刻T3~T4中，對於板線配線層PL所連接之第一閘極導體層5a固定輸入例如VPLL=2V之電壓，且使字元線配線層WL所連接之第二閘極導體層5b的電壓升高到例如VWLH=4V。結果，如圖3A(a)所示，在與板線配線層PL連接之第一閘極導體層5a的內周，會在通道區域7形成環狀的反轉層12a，且其反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a之第一N通道MOS電晶體區域係在飽和區域動作。另一方面，具有字元線配線層WL所連接的第二閘極導體層5b之第二N通道MOS電晶體區域係在線性區域動作。結果，在與字元線配線層WL連接之第二閘極導體層5b的內周的通道區域7不存在夾止點，而在閘極導體層5b的內周全面形成反轉層12b。形成於此字元線配線層WL所連接之第二閘極導體層5b的內周全面的反轉層12b係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域的實質的汲極而作用。結果，電場係在串聯連接之具有第一閘極導體層5a的第一N通道MOS電晶體區域與具有第二閘極導體層5b的第二N通道MOS電晶體區域之間的通道區域7的第一交界區域成為最大，在此區域發生撞擊游離化現象。由於此區域係從具有與字元線配線層WL連接的第二閘極導體層5b之第二N通道MOS電晶體區域來看時 的源極側的區域，所以將此現象稱為源極側撞擊游離化現象。藉由該源極側撞擊游離化現象，電子係從與源極線配線層SL連接之N+層3a流向與位元線配線層BL連接之N+層3b。經加速的電子係撞擊晶格的Si原子而藉由其運動能量產生電子、電洞對。所產生的電子的一部分係流向第一閘極導體層5a及第二閘極導體層5b，但大部分係流向與位元線配線層BL連接之N+層3b(未圖示)。
此外，如圖3A(c)所示，所產生的電洞群9(申請專利範圍中的「電洞群」的一例)係通道區域7的多數載子，將通道區域7充電成為正偏壓。由於與源極線配線層SL連接之N+層3a為0V，所以通道區域7係充電到源極線配線層SL所連接之N+層3a與通道區域7之間的PN接面的內建電壓Vb(約0.7V)。通道區域7充電成為正偏壓時，第一N通道MOS電晶體區域及第二N通道MOS電晶體區域的閾值電壓係因基板偏壓效應而降低。
繼續利用圖3A(b)來說明動態快閃記憶單元的寫入動作。在時刻T6~T7中，字元線配線層WL的電壓從VWLH降到Vss。此時，字元線配線層WL與通道區域7係進行第二電容耦合，但反轉層12b會遮蔽此第二電容耦合至字元線配線層WL的電壓VWLH降到通道區域7的電壓為Vb時的第二N通道MOS電晶體區域的閾值電壓VtWL“1”以下。因此，字元線配線層WL與通道區域7的實質的電容耦合僅在字元線配線層WL的電壓成為VtWL“1”以下且降為Vss時。結果，通道區域7的電壓係成為Vb-βWL×VtWL“1”。在此，VtWL“1”係低於前述VtWL“0”，βWL×VtWL“1”很小。
繼續利用圖3A(b)來說明動態快閃記憶單元的寫入動作。在時刻T8~T9中，位元線配線層BL從VBLH降到Vss。因位元線配線層BL與通道區域7之間電容耦合，所以通道區域7的“1”寫入電壓VFB“1”最終係如下式(7)所示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
其中，位元線配線層BL與通道區域7的耦合率βBL亦小。藉此，如圖3B所示，與字元線配線層WL連接之第二通道區域7b的第二N通道MOS電晶體區域的閾值電壓會降低。進行將此通道區域7的“1”寫入狀態的電壓設為第一資料保持電壓(申請專利範圍中的「第一資料保持電壓」的一例)之頁寫入動作，且分配為邏輯記憶資料“1”。
在此，寫入動作時，亦能夠以第一雜質層3a與第一通道半導體層7a之間的第二交界區域或第二雜質層3b與第二通道半導體層7b之間的第三交界區域來取代第一交界區域，利用撞擊游離化現象產生電子、電洞對，且利用所產生的電洞群9對通道區域7充電。
利用圖4A~圖4D來說明抹除動作(申請專利範圍中的「抹除動作」的一例)機制。
圖4A顯示用來說明頁抹除動作之記憶區塊電路圖。其中顯示三行×三列之總共九個記憶單元CL11~CL33，但實際的記憶體係大於此矩陣。記憶單元排列成矩陣狀時，將其排列的一方向稱為「行方向」(或行狀)，且將與行方向垂直的方向稱為「列方向」(或列狀)。各記憶單元係連接有源極線配線層SL、位元線配線層BL1~BL3、板線配線層PL1~PL3，字元線配 線層WL1~WL3。例如，在此假定在此區塊中選擇板線配線層PL2及字元線配線層WL2所連接的記憶單元CL21~CL23進行頁抹除動作。
利用圖4B(a)~(d)及圖4C來說明頁抹除動作的機制。在此，N+層3a與N+層3b間的通道區域7係與基板電性分離而成為浮體。圖4B(a)顯示抹除動作的主要節點的時序動作波形圖。圖4B(a)中，T0~T12係表示從抹除動作開始到結束的時刻。圖4B(b)係顯示在抹除動作前的時刻T0，於先前的週期利用撞擊游離化而產生的電洞群9積蓄於通道區域7之狀態。接著，在時刻T1~T2中，位元線配線層BL1~BL3及源極線配線層SL的電壓分別從Vss變為VBLH及VSLH之高電壓狀態。在此，Vss為例如0V。本動作係在接下來的第一期間的時刻T3~T4中，要進行頁抹除動作而選擇的板線配線層PL2從第一電壓VPLL變為第二電壓VPLH之高電壓狀態，且要進行頁抹除動作而選擇的字元線配線層WL2從第三電壓Vss變為第四電壓VWLH之高電壓狀態，在通道區域7中，不會於與板線配線層PL2連接之第一閘極導體層5a的內周形成反轉層12a，且不會於與字元線配線層WL2連接之第二閘極導體層5b的內周形成反轉層12b。因此，關於VBLH及VSLH之電壓，將字元線配線層WL2側的第二N通道MOS電晶體區域及板線配線層PL2側的第一N通道MOS電晶體區域的閾值電壓分別設為VtWL及VtPL時，以VBLH>VWLH+VtWL且VSLH>VPLH+VtPL為佳。例如，VtWL及VtPL為0.5V時，可將VWLH及VPLH設定為3V，並將VBLH及VSLH設定為3.5V以上。
繼續說明圖4B(a)之頁抹除動作機制。第一期間之時刻T3~T4中，隨著板線配線層PL2及字元線配線層WL2變為第二電壓VPLH及第四 電壓VWLH之高電壓狀態，藉由板線配線層PL2與通道區域7之第一電容耦合以及字元線配線層WL2與通道區域7之第二電容耦合，將浮動狀態之通道區域7的電壓往上推升。通道區域7的電壓會從“1”寫入狀態之VFB“1”成為高電壓。因位元線配線層BL1~BL3及源極線配線層SL的電壓VBLH及VSLH為高電壓，使得源極N+層3a與通道區域7之間的PN接面以及汲極N+層3b與通道區域7之間的PN接面為逆向偏壓狀態，因而能夠升壓。
繼續說明圖4B(a)之頁抹除動作機制。接下來的第二期間之時刻T5~T6中，位元線配線層BL1~BL3及源極線配線層SL的電壓從高電壓之VBLH及VSLH降到Vss。結果，源極N+層3a與通道區域7之間的PN接面以及汲極N+層3b與通道區域7之間的PN接面係如圖4B(c)所示，成為順向偏壓狀態，通道區域7的電洞群9之中的殘存電洞群係排出到源極N+層3a及汲極N+層3b。結果，通道區域7的電壓VFB成為源極N+層3a與P層的通道區域7形成的PN接面以及汲極N+層3b與P層的通道區域7形成的PN接面的內建電壓Vb。
繼續說明圖4B(a)之頁抹除動作機制。接下來的時刻T7~T8中，位元線配線層BL1~BL3與源極線配線層SL的電壓從Vss升高到高電壓之VBLH及VSLH。藉此，如圖4B(d)所示，在第三期間之時刻T9~T10中，使板線配線層PL2及字元線配線層WL2分別從第二電壓VPLH及第四電壓VWLH降低到第一電壓VPLL及第三電壓Vss之際，不會在通道區域7中形成板線配線層PL2側的反轉層12a及字元線配線層WL2側的反轉層12b，藉由板線配線層PL2與通道區域7之第一電容耦合以及字元線配線層WL2與通道區域7之第二電容耦合，效率良好地使通道區域7的電壓VFB從Vb 變為VFB“0”。因此，“1”寫入狀態與“0”抹除狀態之通道區域7的電壓差△VFB能夠以下式表示。
VFB“1”=Vb-βWL×VtWL“1”-βBL×VBLH (7)
VFB“0”=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB“1”-VFB“0”=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL“1”-βBL×VBLH (9)
其中，βWL與βPL的和為0.8以上，△VFB變大，而可確保充分的差分邊限。
結果，如圖4C所示，在“1”寫入狀態與“0”抹除狀態可確保較大的差分邊限。在此係顯示“0”抹除狀態下，板線配線層PL2側的閾值電壓係因基板偏壓效應而變高，因此，將板線配線層PL2的施加電壓設為例如其閾值電壓以下時，板線配線層PL2側的第一N通道MOS電晶體區域係成為不導通而不讓記憶單元電流流通。
繼續說明圖4B(a)之頁抹除動作機制。在接下來的第四期間之時刻T11~T12中，位元線配線層BL1~BL3從VBLH降低到Vss，源極線配線層SL的電壓從VSLH降低到Vss，抹除動作結束。此時，位元線配線層BL1~BL3與源極線配線層SL因電容耦合而將通道區域7的電壓下拉一些，但由於大小等同於時刻T7~T8中位元線配線層BL1~BL3與源極線配線層SL因電容耦合而將通道區域7的電壓推升的量，所以位元線配線層BL1~BL3與源極線配線層SL的電壓的上下變動相抵消，就結果而言，對通道區域7的電壓未造成影響。進行將此通道區域7的“0”抹除狀態的電 壓VFB“0”設為第二資料保持電壓(申請專利範圍中的「第二資料保持電壓」的一例)之頁抹除動作，並分配為邏輯記憶資料“0”。
接著利用圖4D(a)~(d)來說明頁抹除動作的機制。圖4D與圖4B的不同點在於頁抹除動作中，源極線配線層SL的電壓為Vss或浮動狀態，且板線配線層PL2的電壓固定於Vss。藉此，時刻T1~T2中，即使位元線配線層BL1~BL3從Vss升高到VBLH，板線配線層PL2的第一N通道MOS電晶體區域也不導通，記憶單元電流不流通。因而，不會因撞擊游離化現象而產生電洞群9。其餘係與圖4B同樣地，位元線配線層BL1~BL3在Vss與VBLH之間變動，字元線配線層WL2在Vss與VWLH之間變動。結果，如圖4D(c)所示，電洞群9係被排出到位元線配線層BL1~BL3的第二雜質層N+層3b。
圖5A及圖5B係用來說明本發明第一實施型態之具有SGT的記憶裝置中要將撞擊游離化現象強化的構造之圖。
圖5A(a)係記憶單元區塊的部分平面圖，圖5A(b)係通過圖5A(a)的X-X’軸之垂直剖面圖，圖5A(c)係通過圖5A(a)的Y-Y’軸之垂直剖面圖。圖5A中顯示屬於P層的半導體基板50以及成為源極線配線層SL之N+層的第一雜質層51。對於其半導體基板50，沿垂直方向形成有屬於通道半導體層7的P層的一部分之第四雜質層53(申請專利範圍中的「第四雜質層」的一例)、屬於P+層的第三雜質層52、以P+層的第三雜質層52將通道半導體層7的P層分隔而成之位於第四雜質層53的相反側的第五雜質層59(申請專利範圍中的「第五雜質層」的一例)、以及第二雜質層54。例如，可使通道半導體層7內之以第三雜質層52分隔之第四雜質層53及 第五雜質層59的雜質濃度不同。另外，在源極線配線層SL 51的上層，將板線配線層PL 56及字元線配線層WL 57沿行方向平行配設成為屬於同一行的Si柱2所共有。更於上層沿列方向配設位元線配線層BL 58。如此，第三雜質層52係設於板線配線層PL 56與字元線配線層WL 57之間的交界區域。
在此，半導體基板50可為SOI基板，亦可為在P層基板設有井層之基板。
圖5B(a)~(c)顯示板線配線層PL 56共通於至少兩個前述字元線配線層WL 57之例。圖5B(a)係記憶單元區塊的部分平面圖，圖5B(b)係通過圖5B(a)的X-X’軸之垂直剖面圖，圖5B(c)係通過圖5B(a)的Y-Y’軸之垂直剖面圖。
除了將板線配線層PL 56配設成為行方向鄰接的Si柱2所共有之外，也配設成為列方向鄰接的Si柱2所共有，藉此，可緩和板線配線層的設計限制，且在製程上，板線配線層的加工及其上層的字元線配線層WL 57的加工會變容易。
圖5C係用來說明第一實施型態之具有SGT的記憶裝置中要將寫入“1”時的撞擊游離化現象強化的構造及其效果之圖。
圖5C(a)係用來說明未在板線配線層PL與字元線配線層WL之間的交界區域設置P+層的第三雜質層52時的“1”寫入動作時的電場強度之圖。圖中顯示由於源極側撞擊游離化現象使得電場強度係在串聯連接的兩個閘極導體層之間，亦即板線配線層PL所連接之第一閘極導體層5a與 字元線配線層WL所連接之第二閘極導體層5b之間成為最大的情形。此時，電場亦在位元線配線層BL所連接之汲極部的N+層3b附近略為增大。
圖5C(b)係用來說明在板線配線層PL與字元配線層線WL之間的交界區域設有P+層的第三雜質層52時的“1”寫入動作時的電場強度之圖。若設置P+層的第三雜質層52，成為實質的汲極區域之反轉層12b與P+層的第三雜質層52之間的空乏層係變窄。結果，可使交界區域的電場強度相較於圖5C(a)顯著增強。
圖6(a)~(c)係用來說明本發明第一實施型態之動態快閃記憶單元的讀出動作之圖。如圖6(a)所示，通道區域7被充電到內建電壓Vb(約0.7V)時，具有與字元線配線層WL連接的第二閘極導體層5b之第二N通道MOS電晶體區域的閾值電壓係因基板偏壓效應而降低。將此狀態分配為邏輯記憶資料“1”。如圖6(b)所示，在進行寫入之前選擇的記憶區塊原處於抹除狀態“0”，通道區域7的電壓VFB為VFB“0”。藉由寫入動作隨機記憶寫入狀態“1”。結果，對於字元線配線層WL建立邏輯“0”及“1”之邏輯記憶資料。如圖6(c)所示，利用對於字元線配線層WL之兩個閾值電壓的高低差，能夠以感測放大器進行讀出。
圖1中，Si柱2的水平斷面形狀不論是圓形、橢圓形、長方形，皆可進行本實施型態所說明的動態快閃記憶體動作。另外，同一晶片上亦可混合有圓形、橢圓形、長方形的動態快閃記憶單元。
另外，圖1中係以SGT為例說明了動態快閃記憶元件，此SGT係對於以垂直方向立於基板上的Si柱2的側面全體包圍設置第一閘極絕緣層4a、第二閘極絕緣層4b，且具有分別圍繞第一閘極絕緣層4a、 第二閘極絕緣層4b的整體之第一閘極導體層5a、第二閘極導體層5b。惟，如本實施型態的說明所述，本動態快閃記憶元件若為滿足可將由於撞擊游離化現象產生的電洞群9保持於通道區域7的條件之構造即可。因此，通道區域7若為與基板分離的浮體構造即可。此外，亦可為採用了SOI之元件構造(參照例如非專利文獻7~12)。此種元件構造中，通道區域的底部與SOI基板的絕緣層相接，且藉由閘極絕緣層及元件分離絕緣層的包圍而包圍其他通道區域。即使是此種構造，通道區域亦成為浮體構造。如此，本實施型態提供的動態快閃記憶元件若滿足通道區域為浮體構造之條件即可。
另外，本說明書及圖式中的式(1)~(12)係為了定性地說明現象而用的式子，現象不受該等式子所限制。
另外，圖3A及圖3B的說明中，將字元線配線層WL、位元線配線層BL、源極線配線層SL的重置電壓記載為Vss，但亦可將各自的重置電壓設為不同的電壓。
另外，圖4B~圖4D顯示了頁抹除動作條件的一例。惟相對於此，若可實現從N+層3a、N+層3b的其中一方或兩方將通道區域7內的電洞群9去除之狀態，則亦可改變施加於源極線配線層SL、板線配線層PL、位元線配線層BL及字元線配線層WL之電壓。此外，頁抹除動作中，亦可對所選擇的頁的源極線配線層SL施加電壓，使位元線配線層BL成為浮動狀態。或者，頁抹除動作中，亦可對所選擇的頁的位元線配線層BL施加電壓，使源極線配線層SL成為浮動狀態。
另外，圖1中，垂直方向上被第一絕緣層之絕緣層6圍繞的部分的通道區域7中，第一通道Si層7a、第二通道Si層7b的電位分布係相連而形成。因此，通道區域7的第一通道Si層7a、第二通道Si層7b係在垂直方向上藉由第一絕緣層之絕緣層6圍繞的區域而相連。
另外，圖1中，與板線配線層PL連接之第一閘極導體層5a的垂直方向的長度大於與字元線配線層WL連接之第二閘極導體層5b的垂直方向的長度以使CPL>CWL為佳。然而，只要附加板線配線層PL，字元線配線層WL相對於通道區域7的電容耦合的耦合率(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體的通道區域7的電位變動△VFB變小。
另外，關於板線配線層PL的電壓VPLL，在區塊抹除動作之選擇抹除之外的各動作模式中，可施加例如其他的固定電壓。
圖1中，第一閘極導體層5a係圍繞第一閘極絕緣層4a的全體。相對於此，亦可形成為俯視觀看時第一閘極導體層5a係圍繞第一閘極絕緣層4a的一部分之構造。此時，並未被第一閘極導體層5a所覆蓋的第一閘極絕緣層的外側可由絕緣層或是與第一閘極導體層電性分離的第三閘極導體層來覆蓋。在此，設置第三閘極導體層時，可對第三閘極導體層施加定電壓或脈衝電壓而進行動態快閃記憶體動作。而且，如上所述，藉由俯視觀看時第一閘極導體層5a圍繞第一閘極絕緣層4a的一部分之構造，可在第一通道Si層7a積蓄較多的電洞群。
另外，圖1中，可將第一閘極導體層5a分割為兩個以上，而分別作為字元線配線層WL的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。同樣地，可將第二閘極導體層5b分割為兩個以 上而分別作為板線配線層PL的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。即使如此，動態快閃記憶體亦會動作。此外，將第一閘極導體層5a分割為兩個以上之情況，分割後的第一閘極導體層的至少一者係進行上述第一閘極導體層5a的動作。並且，就所分割的第二閘極導體層5b而言，分割後的第二閘極導體層的至少一者係進行上述第二閘極導體層5b的動作。
另外，上述之施加於位元線配線層BL、源極線配線層SL、字元線配線層WL及板線配線層PL的電壓條件以及浮體的電壓係用來進行抹除動作、寫入動作及讀出動作之基本動作的一例，若可進行本發明之基本動作，則亦可為其他的電壓條件。
本實施型態具有下述特徵。
(特徵1)
本實施型態之動態快閃記憶單元中，成為源極、汲極之N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a及第二閘極導體層5b皆形成為柱狀，而且，成為源極之N+層3a係連接於源極線配線層SL，成為汲極之N+層3b係連接於位元線配線層BL，第一閘極導體層5a係連接於板線配線層PL，第二閘極導體層5b係連接於字元線配線層WL，且具有與板線配線層PL連接的第一閘極導體層5a的閘極電容大於與字元線配線層WL連接的第二閘極導體層5b的閘極電容之構造。本動態快閃記憶單元中，第一閘極導體層與第二閘極導體層係沿垂直方向相積層。因此，即使為與板線配線層PL連接的第一閘極導體層5a的閘極電容大於與字元線配線層WL連接的第二閘極導體層5b的閘極電容 之構造，俯視觀看時，記憶單元的面積仍不會變大。藉此，可同時實現動態快閃記憶單元的高性能化及高積體化。
(特徵2)
本實施型態之動態快閃記憶單元中，如圖5C(b)所示，若在板線配線層PL與字元線配線層WL之間的交界區域設置P+層的第三雜質層52，則可顯著提高“1”寫入動作時的電場強度。結果，可進行更高速的寫入動作。而且，藉由設置P+層的第三雜質層52，可確保由於撞擊游離化現象而產生的電洞群的存在區域。因此，可長時間地延長寫入“1”之資料保持特性(Retention特性)。因此，可大幅改善刷新(refresh)動作的負載比(duty ratio)。另外，由於大量的電洞群滯留於屬於P+層的第三雜質層52，因此就算有些微的漏電流，寫入資料“1”也不會消失，可提供高可靠性的記憶裝置。
(特徵3)
如圖5B(a)~(c)的說明，將板線配線層56配設成為列方向鄰接的Si柱2所共有，可緩和板線配線層56的設計限制，在製程上，板線配線層56的加工及其上層的字元線配線層57的加工會變容易。
(特徵4)
本實施型態之動態快閃記憶單元係進行圖4A~圖4D所說明的頁抹除動作，惟，以遠低於快閃記憶體的低電場進行改寫。因此，在可靠性上，無須訂定頁抹除動作的改寫次數限制。
(其他實施型態)
另外，本發明中係形成Si柱，但亦可為由Si以外的半導體材料構成的半導體柱。本發明的其他實施型態中此亦相同。
另外，縱型NAND型快閃記憶體電路係以半導體柱作為通道，沿垂直方向形成複數段要構成記憶單元之圍繞該半導體柱之通道氧化層、電荷積蓄層、層間絕緣層、控制導體層。此等記憶單元的兩端的半導體柱係具有對應於源極之源極線雜質層及對應於汲極之位元線雜質層。而且，就一個記憶單元而言，記憶單元的兩側之中，一側若為源極，則另一側就作為汲極來動作。如此，縱型NAND型快閃記憶體電路為SGT電路之一種。因此，本發明亦可適用於混合NAND型快閃記憶體電路之電路。
另外，圖1中，即使N+層3a、N+層3b、P層Si柱2各者的導電型的極性為相反的構造，仍可進行動態快閃記憶體動作。此時，屬於N型之Si柱2中，多數載子成為電子。因此，將由於撞擊游離化而產生的電子群積蓄於通道區域7之狀態設定為“1”狀態。
此外，本發明可在未脫離本發明的廣義的精神及範圍內進行各種不同的實施型態及變化。上述各實施型態係用來說明本發明的一實施例，而非用以限定本發明的範圍。上述實施例及變化例可任意組合。另外，即便視需要而將上述實施型態的構成要件的一部分除外者，仍包含於本發明的技術思想的範圍內。
[產業上的利用可能性]
根據本發明之使用半導體元件之記憶裝置，可得到高密度且使用高性能SGT的記憶裝置之動態快閃記憶體。
50:半導體基板
51:第一雜質層(源極線配線層)
52:第三雜質層
53:第四雜質層
54:第二雜質層
56:板線配線層
57:字元線配線層
58:位元線配線層
59:第五雜質層

Claims (6)

  1. 一種半導體元件記憶裝置，其為具有配置成矩陣狀的複數個記憶單元之記憶裝置，各個記憶單元係具有：
    半導體基體，係在基板上，相對於前述基板在垂直方向豎立或在水平方向延伸；
    第一雜質層及第二雜質層，係位於前述半導體基體的兩端；
    第一閘極絕緣層，係覆蓋前述第一雜質層與前述第二雜質層之間的前述半導體基體的側面；
    第二閘極絕緣層，係包圍前述半導體基體的側面全體，且與前述第一閘極絕緣層相連，並且接觸或接近前述第二雜質層；
    第一閘極導體層，係覆蓋前述第一閘極絕緣層的至少一部分；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層；以及
    通道半導體層，為前述半導體基體由前述第一閘極絕緣層及前述第二閘極絕緣層所覆蓋而成者，
    並且，在前述各個記憶單元中，
    控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層之電壓，將由於撞擊游離化現象而產生的電洞群保持在前述通道半導體層的內部，
    在寫入動作時，將前述通道半導體層的電壓設為比前述第一雜質層及前述第二雜質層的一方或兩方的電壓高之第一資料保持電壓，
    在抹除動作時，控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層之電壓，從前述第一雜質層及前述 第二雜質層的一方或兩方移除前述電洞群，且將前述通道半導體層的電壓設為比前述第一資料保持電壓低之第二資料保持電壓，
    在前述第一閘極絕緣層與前述第二閘極絕緣層之間的交界區域設有第三雜質層，該第三雜質層具有與前述通道半導體層相同的導電性，且雜質濃度比前述通道半導體層高。
  2. 如請求項1所述之半導體元件記憶裝置，其中，使前述通道半導體層內由前述第三雜質層所隔開的第四雜質層與第五雜質層的雜質濃度不同。
  3. 如請求項1所述之半導體元件記憶裝置，其中，前述第三雜質層係形成於前述第一閘極絕緣層及前述第二閘極絕緣層所覆蓋的前述通道半導體層的一方或兩方的區域的一部分。
  4. 如請求項1所述之半導體元件記憶裝置，其中，前述記憶單元的前述第一雜質層係與源極線配線層連接，前述第二雜質層係與位元線配線層連接，前述第一閘極導體層係與第一驅動控制線配線層連接，前述第二閘極導體層係與字元線配線層連接。
  5. 如請求項1所述之半導體元件記憶裝置，其中，第一驅動控制線配線層係相對於至少兩個字元線配線層為共通者。
  6. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大。
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