WO2022219694A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2022219694A1
WO2022219694A1 PCT/JP2021/015244 JP2021015244W WO2022219694A1 WO 2022219694 A1 WO2022219694 A1 WO 2022219694A1 JP 2021015244 W JP2021015244 W JP 2021015244W WO 2022219694 A1 WO2022219694 A1 WO 2022219694A1
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康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIGS. 7(a) to 7(d) show the write operation of a DRAM memory cell composed of a single MOS transistor without the aforementioned capacitor
  • FIGS. 8(a) and 8(b) show the operation The problem is shown in FIGS. 9(a) to 9(c) for the read operation (see Non-Patent Documents 7 to 10).
  • FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110 is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line.
  • both the bit line BL connected to the drain N + layer and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the MOS transistor 110 is turned on by setting the gate voltage to about half the drain voltage.
  • the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104 .
  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 7(c) shows how the "1" write state is rewritten to the "0" write state.
  • the capacitance CFB of the floating body is composed of the capacitance CWL between the gate connected to the word line and the floating body, and the source N + layer 103 connected to the source line.
  • FIGS. 9(a) to (c) The read operation is shown in FIGS. 9(a) to (c), where FIG. 9(a) shows a "1" write state and FIG. 9(b) shows a "0" write state.
  • FIGS. 9(a) to (c) show a "1" write state
  • FIG. 9(b) shows a "0" write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. Therefore, it has been difficult to commercialize a DRAM memory cell that does not actually have a capacitor.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the memory device includes: A memory device having a plurality of memory cells arranged in rows and columns, each memory cell comprising: a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; a first gate insulating layer covering a side surface of the semiconductor base body between the first impurity layer and the second impurity layer; a second gate insulating layer surrounding all side surfaces of the semiconductor base, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer covering at least a portion of the first gate insulating layer; a second gate conductor layer covering the second gate insulating layer; the semiconductor matrix has a channel semiconductor layer covered with the first gate insulating layer and the second gate insulating layer; In the individual memory cells, By controlling the voltage applied to the first gate conductor layer, the second gate conductor layer, the first
  • the group of holes is extracted from one or both of the impurity layer and the second impurity layer, and the voltage of the channel semiconductor layer is set to a second data retention voltage lower than the first data retention voltage.
  • a third impurity layer having the same conductivity as the channel semiconductor layer and having a higher concentration than the channel semiconductor layer in a boundary region between the first gate insulating layer and the second gate insulating layer; was established, (first invention).
  • the fourth impurity layer and the fifth impurity layer divided by the third impurity layer in the channel semiconductor layer are characterized by having different impurity concentrations (second invention).
  • the third impurity layer is formed in a part of one or both regions of the channel semiconductor layer covered by the first gate insulating layer and the second gate insulating layer. (third invention).
  • the first impurity layer of the memory cell is connected to a source line wiring layer
  • the second impurity layer is connected to a bit line wiring layer
  • the first gate conductor layer is connected.
  • the second gate conductor layer is connected to the word line wiring layer (fourth invention).
  • the first drive control wiring layer is common to at least two of the word line wiring layers (fifth invention).
  • a first gate capacitance between the first gate conductor layer and the channel semiconductor layer is higher than a second gate capacitance between the second gate conductor layer and the channel semiconductor layer It is characterized by being large (sixth invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment;
  • FIG. The gate capacitance of the first gate conductor layer 5a connected to the plate line PL of the memory device having the SGT according to the first embodiment is greater than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 10 is a diagram for explaining the effect of increasing the .
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 3 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a structure for enhancing the impact ionization phenomenon during "1" writing in the memory device having the SGT according to the first embodiment
  • FIG. 4 is a diagram for explaining a structure for enhancing the impact ionization phenomenon during "1" writing in the memory device having the SGT according to the first embodiment
  • FIG. 4 is a diagram for explaining a structure for enhancing the impact ionization phenomenon during "1" writing in the memory device having the SGT according to the first embodiment
  • FIG. 10 is a diagram for explaining the effect of the structure for enhancing the impact ionization phenomenon during "1" writing in the memory device having the SGT according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 10 is a diagram for explaining a write operation of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described with reference to the drawings.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 2 The structure of a dynamic flash memory cell will be described with reference to FIG.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line wiring layer PL is greater than the gate capacitance of the second gate conductor layer 5b connected to the word line wiring layer WL.
  • a data write operation mechanism will be described with reference to FIG. 3
  • a data erase operation mechanism will be described with reference to FIG. 4
  • a data read operation mechanism will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the scope of claims) surrounds the entire circumference of the channel region 7, and a second gate insulating layer 4a surrounds the channel region 7 entirely.
  • a gate insulating layer 4b (which is an example of the "second gate insulating layer” in the claims) is formed.
  • a third impurity layer 52 is formed in the boundary region between the first gate insulating layer 4a and the second gate insulating layer 4b. is an example of the "third impurity layer” in the range of ) is provided.
  • first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the scope of claims) and a second gate conductor layer 5a surround the first gate insulation layer 4a and the second gate insulation layer 4b.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6 (which is an example of the "first insulating layer" in the claims).
  • a channel region 7 between the N + layers 3a and 3b is a first channel Si layer 7a (an example of a "first channel semiconductor layer” in the scope of claims) surrounded by a first gate insulating layer 4a. ) and a second channel Si layer 7b (which is an example of the "second channel semiconductor layer” in the claims) surrounded by the second gate insulating layer 4b.
  • N + layers 3a and 3b serving as sources and drains, a channel region 7, a first gate insulating layer 4a, a second gate insulating layer 4b, a first gate conductor layer 5a, a second gate conductor layer 5b,
  • a dynamic flash memory cell 10 consisting of the third impurity layer 52 is formed.
  • the N + layer 3a serving as the source is the source line wiring layer SL (an example of the “source line wiring layer” in the scope of claims), and the N + layer 3b serving as the drain is the bit line wiring layer BL (claimed as an example).
  • the first gate conductor layer 5a to the plate line PL an example of the "first drive control line wiring layer” in the scope of claims
  • the second gate conductor layers 5b are connected to the word line wiring layer WL (which is an example of the "word line wiring layer” in the scope of claims).
  • a structure in which the gate capacitance of the first gate conductor layer 5a to which the plate line wiring layer PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line wiring layer WL is connected. It is desirable to have
  • the first gate insulating layer 4 a partially covers the side surface of the Si pillar 2 in FIG. 1 , it may cover the entire side surface of the Si pillar 2 .
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line wiring layer PL is higher than the gate capacitance of the second gate conductor layer 5b connected to the word line wiring layer WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b so as to be larger.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line wiring layer PL is determined by combining any one of the length of the gate conductor layers 5a and 5b, the film thickness of the gate insulating layers 4a and 4b, and the dielectric constant. may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line wiring layer WL is connected.
  • FIGS. 2A and 2B show that the gate capacitance of the first gate conductor layer 5a connected to the plate line wiring layer PL is the same as that of the second gate conductor layer 5b connected to the word line wiring layer WL. It is a figure explaining the effect at the time of making it larger than gate capacitance.
  • FIG. 2(a) is a diagram for explaining the relationship between the capacities.
  • the capacitance CFB of the channel region 7 is composed of the capacitance CWL between the gate conductor layer 5b connected to the word line wiring layer WL and the channel region 7, and the gate conductor layer 5a connected to the plate line wiring layer PL and the channel region. 7, the junction capacitance C SL of the PN junction between the source N + layer 3a connected to the source line wiring layer SL and the channel region 7, and the drain N connected to the bit line wiring layer BL.
  • C PL >C WL ⁇ PL > ⁇ WL .
  • FIG. 2(b) is a diagram for explaining changes in the voltage VFB of the channel region 7 when the voltage VWL of the word line wiring layer WL rises during the read and write operations and then falls.
  • V WL of the word line wiring layer WL rises from 0 V to the high voltage state V WLH
  • V FB of the channel region 7 changes from the low voltage state V FBL to the high voltage state V FBH
  • the potential difference ⁇ V FB is as follows.
  • FIG. 3A(a)-(c) and FIG. 3B show a write operation (an example of the "write operation” in the claims) of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 3A (a) shows the mechanism of the write operation
  • FIG. 3A (b) shows the bit line wiring layer BL, the source line wiring layer SL, the plate line wiring layer PL, the word line wiring layer WL, and the channel serving as the floating body FB.
  • the operating waveforms of area 7 are shown.
  • the dynamic flash memory cell is in the "0" erased state and the voltage of channel region 7 is V FB "0".
  • Vss is applied to the bit line wiring layer BL, the source line wiring layer SL, and the word line wiring layer WL, and V PLL is applied to the plate line wiring layer PL.
  • Vss is 0V and V PLL is 2V.
  • T1 to T2 when the bit line wiring layer BL rises from Vss to V BLH , for example, when Vss is 0 V, the voltage of the channel region 7 becomes the capacitance of the bit line wiring layer BL and the channel region 7. The combination results in V FB "0"+ ⁇ BL ⁇ V BLH .
  • V PLL 2 V
  • an annular inversion layer 12a is formed in the inner channel region 7 of the first gate conductor layer 5a connected to the plate line wiring layer PL.
  • a pinch-off point 13 exists at 12a.
  • the first N-channel MOS transistor having the first gate conductor layer 5a operates in the linear region.
  • the second N channel MOS transistor having the second gate conductor layer 12b connected to the word line interconnection layer WL operates in the saturation region.
  • no pinch-off point exists in the channel region 7 on the inner periphery of the second gate conductor layer 5b connected to the word line wiring layer WL, and the inversion layer 12b is formed on the entire inner periphery of the gate conductor layer 5b.
  • the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line wiring layer WL is substantially the second N-channel MOS transistor having the second gate conductor layer 5b.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series, has a second The electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is a source-side region viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line wiring layer WL, this phenomenon is called a source-side impact ionization phenomenon. .
  • the generated hole group 9 (an example of the "hole group” in the claims) is the majority carrier of the channel region 7, and the channel region 7 is Charge to positive bias. Since the N + layer 3 a connected to the source line wiring layer SL is at 0V, the channel region 7 is at the built-in voltage of the PN junction between the N + layer 3 a connected to the source line wiring layer SL and the channel region 7 . It is charged to Vb (approximately 0.7V). When channel region 7 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect.
  • the write operation of the dynamic flash memory cell will be described with reference to FIG. 3A(b).
  • the voltage of the word line wiring layer WL drops from VWLH to Vss.
  • the word line wiring layer WL and the channel region 7 form a second capacitive coupling.
  • the inversion layer 12b interrupts this second capacitive coupling until the channel MOS transistor threshold voltage Vt WL "1" or less. Therefore, the word line wiring layer WL and the channel region 7 are substantially capacitively coupled only when the word line wiring layer WL becomes Vt WL "1" or less and drops to Vss.
  • the voltage of the channel region 7 becomes Vb- ⁇ WL ⁇ Vt WL "1".
  • Vt WL "1" is lower than Vt WL "0"
  • ⁇ WL ⁇ Vt WL "1" is smaller.
  • the threshold voltage of the second N-channel MOS transistor in the second channel region 7b connected to the word line interconnection layer WL is lowered.
  • a page write operation is performed by setting the "1" write state of the channel region 7 as the first data retention voltage (which is an example of the "first data retention voltage” in the scope of claims), and the logical storage data "1" is stored. ”.
  • Electron-hole pairs may be generated by the impact ionization phenomenon in the third boundary region between the channel semiconductor layer 7b and the channel region 7 may be charged with the generated hole groups 9 .
  • FIG. 4A shows a memory block circuit diagram for explaining the page erase operation. Although a total of 9 memory cells CL11 to CL33 of 3 rows ⁇ 3 columns are shown here, the actual memory is larger than this matrix. When memory cells are arranged in rows and columns, one direction of the arrangement is called “row direction” (or “row”), and the direction perpendicular thereto is called “column direction” (or “column”).
  • a source line wiring layer SL, bit line wiring layers BL 1 to BL 3 , plate line wiring layers PL 1 to PL 3 and word line wiring layers WL 1 to WL 3 are connected to each memory cell. For example, in this block, it is assumed that the memory cells CL21 to CL23 connected between the plate line wiring layer PL2 and the word line wiring layer WL2 are selected and the page erase operation is performed.
  • FIG. 4B(a) shows the timing operation waveform diagram of the main nodes of the erase operation.
  • T0 to T12 represent times from the start to the end of the erasing operation.
  • FIG. 4B(b) shows a state in which the hole groups 9 generated by impact ionization in the previous cycle are stored in the channel region 7 at time T0 before the erasing operation.
  • the bit line wiring layers BL 1 to BL 3 and the source line wiring layer SL go from Vss to high voltage states of V BLH and V SLH , respectively.
  • Vss is 0V, for example.
  • the plate line wiring layer PL 2 and the word line wiring layer WL 2 selected in the page erase operation are lowered from the first voltage V PLL to the second voltage at times T 3 to T 4 in the next first period. and the third voltage Vss to the fourth voltage VWLH .
  • the inversion layer 12a and the inversion layer 12b on the inner periphery of the second gate conductor layer 5b connected to the word line wiring layer WL2 are not formed.
  • V BLH and V SLH correspond to the threshold voltages of the second N-channel MOS transistor on the word line wiring layer WL2 side and the first N-channel MOS transistor on the plate line wiring layer PL2 side , respectively.
  • V tWL and V tPL it is desirable that V BLH >V WLH +V tWL and V SLH >V PLH +V tPL .
  • V tWL and V tPLH are 0.5 V
  • V WLH and V PLH should be set to 3 V
  • V BLH and V SLH should be set to 3.5 V or more.
  • the voltages of the bit line wiring layers BL 1 to BL 3 and the source line wiring layer SL are high voltages of V BLH and V SLH , so that the PN junction between the source N + layer 3 a and the channel region 7 , the PN junction between the drain N + layer 3b and the channel region 7 is in a reverse-biased state, so that the voltage can be boosted.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages of the bit line wiring layers BL 1 to BL 3 and the source line wiring layer SL drop from the high voltages V BLH and V SLH to Vss.
  • the PN junction between the source N + layer 3a and the channel region 7 and the PN junction between the drain N + layer 3b and the channel region 7 are forward biased as shown in FIG.
  • the remaining hole groups in the hole groups 9 in the channel region 7 are discharged to the source N + layer 3a and the drain N + layer 3b.
  • the voltage V FB of the channel region 7 becomes the PN junction formed between the source N + layer 3 a and the P layer channel region 7 and the PN junction formed between the drain N + layer 3 b and the P layer channel region 7 . is the built-in voltage Vb.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages of the bit line wiring layers BL 1 to BL 3 and the source line wiring layer SL rise from Vss to high voltages V BLH and V SLH .
  • the plate line wiring layer PL 2 and the word line wiring layer WL 2 are set to the second voltage V PLH and the fourth voltage during the third period from time T9 to T10.
  • the inversion layer 12 a on the plate line wiring layer PL 2 side and the inversion layer 12 b on the word line wiring layer WL 2 side are formed in the channel region 7 .
  • the voltage VFB of the channel region 7 is efficiently generated by the first capacitive coupling between the plate line wiring layer PL2 and the channel region 7 and the second capacitive coupling between the word line wiring layer WL2 and the channel region 7.
  • Vb becomes V FB "0" due to the capacitive coupling of . Therefore, the voltage difference ⁇ V FB between the "1" written state and the "0" erased state of the channel region 7 is expressed by the following equation.
  • VFB "1” Vb - ⁇ WL x VtWL “1” - ⁇ BL x VBLH (7)
  • V FB "0” Vb - ⁇ WL ⁇ V WLH - ⁇ PL ⁇ (V PLH - V PLL )
  • the sum of ⁇ WL and ⁇ PL is 0.8 or more, ⁇ V FB becomes large, and a sufficient margin can be obtained.
  • the threshold voltage on the plate line wiring layer PL2 side is high due to the substrate bias effect. Therefore, if the voltage applied to the plate line wiring layer PL2 is reduced to, for example, its threshold voltage or less, the first N-channel MOS transistor on the plate line wiring layer PL2 side becomes non-conductive and does not pass the memory cell current. . It shows how it is.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages of the bit line wiring layers BL 1 to BL 3 and the source line wiring layer SL drop from V BLH to Vss and from V SLH to Vss, respectively, thereby erasing data. Operation ends.
  • the bit line wiring layers BL 1 to BL 3 and the source line wiring layer SL slightly lower the voltage of the channel region 7 by capacitive coupling.
  • the line wiring layer SL is equivalent to the voltage of the channel region 7 raised by capacitive coupling, the increase and decrease of the voltages of the bit line wiring layers BL 1 to BL 3 and the source line wiring layer SL are offset, resulting in It does not affect the voltage of the channel region 7 practically.
  • the page erase operation is performed by using the voltage V FB "0" in the "0" erased state of the channel region 7 as the second data retention voltage (which is an example of the "second data retention voltage” in the scope of claims). and assigns it to logical storage data "0".
  • the difference between FIG. 4D and FIG. 4B is that the source line wiring layer SL is set to Vss or in a floating state and the plate line wiring layer PL2 is fixed to Vss during the page erase operation.
  • the bit line wiring layers BL 1 to BL 3 rise from Vss to V BLH at times T1 to T2
  • the first N-channel MOS transistors of the plate line wiring layer PL 2 are rendered non-conductive, and the memory cells no current flows. Therefore, the hole group 9 is not generated by the impact ionization phenomenon.
  • bit line wiring layers BL 1 to BL 3 oscillate between Vss and V BLH
  • word line wiring layer WL 2 oscillates between Vss and V WLH as in FIG. 4B.
  • the hole group 9 is discharged to the second impurity layer N + layer 3b of the bit line wiring layers BL 1 to BL 3 as shown in FIG. 4D(c).
  • 5A and 5B are diagrams for explaining a structure for enhancing the impact ionization phenomenon of the memory device having SGTs according to the first embodiment of the present invention.
  • FIG. 5A(a) is a plan view of part of the memory cell block
  • FIG. 5A(b) is a vertical cross-sectional view taken along the XX' axis
  • FIG. 5A(c) is the Y- FIG. 4 is a vertical cross-sectional view through the Y'-axis
  • a fourth impurity layer 53 (which is an example of a "fourth impurity layer” in the scope of claims), which is part of the P layer of the channel semiconductor layer 7, and a P
  • the third impurity layer 52 which is a + layer
  • the P layer of the channel semiconductor layer 7 are separated by the third impurity layer 52, which is a P + layer.
  • 5 impurity layer 59 (which is an example of a "fifth impurity layer” in the claims) and a second impurity layer 54 are formed.
  • the fourth impurity layer 53 and the fifth impurity layer 59 separated by the third impurity layer 52 in the channel semiconductor layer 7 may have different impurity concentrations.
  • a plate line wiring layer PL56 and a word line wiring layer WL57 are arranged in parallel in the row direction above the source line wiring layer SL51 so as to be shared by the Si pillars 2 belonging to the same row. Further, a bit line wiring layer BL58 is arranged in the column direction in the upper layer. Thus, the third impurity layer 52 is provided in the boundary region between the plate line wiring layer PL56 and the word line wiring layer WL57.
  • the semiconductor substrate 50 may be an SOI substrate, or may be a P-layer substrate provided with a well layer.
  • FIGS. 5B(a) to 5B(c) show an example in which the plate line wiring layer PL56 is common to at least two of the word line wiring layers WL57.
  • FIG. 5B(a) is a plan view of part of the memory cell block
  • FIG. 5B(b) is a vertical cross-sectional view along the XX' axis
  • FIG. 5B(c) is a Y- FIG. 4 is a vertical cross-sectional view through the Y'-axis;
  • the design rule of the plate line wiring layer can be relaxed. Processing of the wiring layer and processing of the upper word line wiring layer WL57 are facilitated.
  • FIG. 5C is a diagram for explaining the effect of the structure that enhances the impact ionization phenomenon during "1" writing in the memory device having the SGT according to the first embodiment.
  • FIG. 5C(a) is for explaining the electric field strength during the "1" write operation when the third impurity layer 52, which is a P + layer, is not provided in the boundary region between the plate line PL and the word line WL.
  • the electric field also increases in the vicinity of the N + layer 3b of the drain portion to which the bit line BL is connected, although it is very small.
  • FIG. 5C(b) is for explaining the electric field intensity during the "1" write operation when the third impurity layer 52, which is a P + layer, is provided in the boundary region between the plate line PL and the word line WL.
  • FIG. 6A to 6C are diagrams for explaining the read operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 6(a) when the channel region 7 is charged to the built-in voltage Vb (approximately 0.7V), a second gate conductor layer 5b having a second gate conductor layer 5b connected to the word line wiring layer WL is formed.
  • the threshold voltage of the N-channel MOS transistor is lowered by the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 6(b) the memory block selected before writing is in the erased state "0" in advance, and the voltage VFB of the channel region 7 is VFB "0".
  • a write operation randomly stores a write state of "1".
  • logic storage data of logic "0" and "1" are created for the word line wiring layer WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line wiring layer WL.
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the Si pillar 2 is circular, elliptical, or rectangular. Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • a first gate insulating layer 4a and a second gate insulating layer 4b are provided to surround the entire side surface of the Si pillar 2 standing vertically on the substrate.
  • the dynamic flash memory device has been described by taking as an example the SGT having the first gate conductor layer 5a and the second gate conductor layer 5b surrounding the entirety of the two gate insulating layers 4b.
  • this dynamic flash memory device may have any structure as long as it satisfies the condition that the hole groups 9 generated by the impact ionization phenomenon are retained in the channel region 7 .
  • the channel region 7 may have a floating body structure separated from the substrate.
  • the channel region may be a device structure using SOI (Silicon On Insulator) (for example, see Non-Patent Documents 7 to 12).
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by the present embodiment only needs to satisfy the condition that the channel region has a floating body structure.
  • equations (1) to (12) in this specification and drawings are equations used to qualitatively explain phenomena, and phenomena are not limited by those equations.
  • the reset voltage of the word line wiring layer WL, bit line wiring layer BL, and source line wiring layer SL is described as Vss, but each voltage may be different.
  • FIG. 4 shows an example of page erase operation conditions.
  • the hole group 9 in the channel region 7 can be removed from either or both of the N + layer 3a and the N + layer 3b, the source line wiring layer SL and the plate line wiring layer PL , the bit line wiring layer BL, and the word line wiring layer WL may be changed.
  • a voltage may be applied to the source line wiring layer SL of the selected page, and the bit line wiring layer BL may be in a floating state.
  • a voltage may be applied to the bit line wiring layer BL of the selected page, and the source line wiring layer SL may be brought into a floating state.
  • the vertical length of the first gate conductor layer 5a connected to the plate line wiring layer PL is greater than the vertical length of the second gate conductor layer 5b connected to the word line wiring layer WL. Even longer, C PL >C WL is desirable. However, just by adding the plate line wiring layer PL, the coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the capacitive coupling to the channel region 7 of the word line wiring layer WL is reduced. As a result, the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage V PLL of the plate line wiring layer PL may be applied with, for example, another fixed voltage in each operation mode other than selective erasing in the block erasing operation.
  • the first gate conductor layer 5a surrounds the entire first gate insulating layer 4a.
  • the first gate conductor layer 5a may have a structure surrounding part of the first gate insulating layer 4a in plan view.
  • the outside of the first gate insulating layer not covered with the first gate conductor layer 5a is covered with an insulating layer or a third gate conductor layer electrically isolated from the first gate conductor layer.
  • a third gate conductor layer is provided, a constant voltage or pulse voltage can be applied to the third gate conductor layer to perform dynamic flash memory operation.
  • the N + layer 3a serving as the source is connected to the source line wiring layer SL
  • the N + layer 3b serving as the drain is connected to the bit line wiring layer BL
  • the first gate conductor layer 5a is connected to the plate line wiring layer PL
  • the second gate conductor layer 5a is connected to the second wiring layer PL.
  • the gate conductor layers 5b are connected to the word line wiring layers WL, respectively.
  • a structure in which the gate capacitance of the first gate conductor layer 5a to which the plate line wiring layer PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line wiring layer WL is connected.
  • a Si pillar is formed, but a semiconductor pillar made of a semiconductor material other than Si may be used. This also applies to other embodiments according to the present invention.
  • a semiconductor pillar is used as a channel. formed in the direction
  • the semiconductor pillars at both ends of these memory cells have a source line impurity layer corresponding to the source and a bit line impurity layer corresponding to the drain.
  • the vertical NAND flash memory circuit is one of SGT circuits. Therefore, the present invention can also be applied to mixed circuits with NAND flash memory circuits.
  • a dynamic flash memory which is a memory device using high-density and high-performance SGTs, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having P-type or i-type (intrinsic) conductivity type: N + layer 7: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : Insulating layer BL for separating two gate conductor layers: Bit line wiring layer SL: Source line wiring layer PL: Plate line wiring layer WL: Word line wiring layer FB: Floating body CL11 to CL33 : memory cells SL: source line wiring layers BL1 to BL3 , BL: bit line wiring layers PL1 to PL3 , PL: plate line wiring layers WL1 to WL3 , WL: word line wiring layers 50: Semiconductor substrate 51: First impurity layer (source line wiring layer) which is an N + layer 52: Third impurity layer as P + layer 53: Fourth impurity layer as P layer 54: Second impurity layer as N + layer 56: Plate line wiring layer 57: Word line wiring layer 58: Bit Line wiring layer

Landscapes

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Abstract

本発明のメモリ装置の個々のメモリセルは、基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体に形成されたメモリセルの、第１のゲート導体層と、第２のゲート導体層と、第１の不純物領域と、第２の不純物領域と、に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持する書込み動作と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記正孔群を前記チャネル半導体層の内部から除去する消去動作を行う。前記第１のゲート絶縁層と、前記第２のゲート絶縁層との間の境界領域に前記チャネル半導体層と同じ導電性を有し、かつ前記チャネル半導体層よりも高濃度の第３の不純物層を設ける。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８（ａ）と（ｂ）に、動作上の問題点を、図９（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図７（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図８（ａ）と（ｂ）を用いて、説明する。図８（ａ）に示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１０）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（１１）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（１２）
で表される。
ここで、式（１１）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、βWL＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９（ａ）～（ｃ）に読出し動作を示しており、図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図９（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　行列状に配置された複数のメモリセルを有するメモリ装置であって、個々のメモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面を覆う、第１のゲート絶縁層と、
　前記半導体母体の側面の全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層の少なくとも一部を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記個々のメモリセルにおいて、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により生成した正孔群を保持し、
　書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
　消去動作時には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層との一方もしくは両方から、前記正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
　前記第１のゲート絶縁層と、前記第２のゲート絶縁層との間の境界領域に前記チャネル半導体層と同じ導電性を有し、かつ前記チャネル半導体層よりも高濃度の第３の不純物層を設けた、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記チャネル半導体層内の前記第３の不純物層で分断された、第４の不純物層と、第５の不純物層との、不純物濃度を異ならせることを特徴とする（第２発明）。
　上記の第１発明において、前記第３の不純物層は、前記第１のゲート絶縁層と、前記第２のゲート絶縁層とが、覆う前記チャネル半導体層の一方もしくは両方の領域の一部に形成することを特徴とする（第３発明）。
　上記の第１発明において、前記メモリセルの前記第１の不純物層は、ソース線配線層と接続し、前記第２の不純物層は、ビット線配線層と接続し、前記第１のゲート導体層は第１の駆動制御線配線層と接続し、前記第２のゲート導体層はワード線配線層と接続することを特徴とする（第４発明）。
　上記の第１発明において、前記第１の駆動制御配線層は、少なくとも２つの前記ワード線配線層に対して、共通になっていることを特徴とする（第５発明）。
　前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きいことを特徴とする（第６発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の“1”書込み時のインパクトイオン化現象を強化する構造を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の“1”書込み時のインパクトイオン化現象を強化する構造を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の“1”書込み時のインパクトイオン化現象を強化する構造において、その効果を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。
（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線配線層ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線配線層ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４を用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７の全周を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、このチャネル領域７を全て囲むように第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。そして、この第１のゲート絶縁層４ａと、第２のゲート絶縁層４ｂとの間の境界領域（特許請求の範囲の「境界領域」の一例である）に第３の不純物層５２（特許請求の範囲の「第３の不純物層」の一例である）を設ける。また、この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３の不純物層５２からなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線配線層ＳＬ（特許請求の範囲の「ソース線配線層」の一例である）に、ドレインとなるＮ+層３ｂはビット線配線層ＢＬ（特許請求の範囲の「ビット線配線層」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線配線層」の一例である）に、第２のゲート導体層５ｂはワード線配線層ＷＬ（特許請求の範囲の「ワード線配線層」の一例である）に、それぞれ接続している。プレート線配線層ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線配線層ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、第１のゲート絶縁層４ａは、Ｓｉ柱２の側面の一部を覆っているが、Ｓｉ柱２の側面の全面を覆っても良い。
　また、図１では、第１のゲート絶縁層４ａが覆うＳｉ柱２の円周方向の第１の周囲長（特許請求の範囲の「第１の周囲長」の一例である）と、第２のゲート絶縁層４ｂが覆うＳｉ柱２の円周方向の第２の周囲長（特許請求の範囲の「第２の周囲長」の一例である）とは、同一長にしているが、第１の周囲長は、第２の周囲長よりも長くしても良い。
　さらに、図１では、プレート線配線層ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線配線層ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線配線層ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線配線層ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２（ａ）と（ｂ）は、プレート線配線層ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線配線層ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線配線層ＷＬの接続されたゲート導体層５ｂとチャネル領域７の間の容量ＣWLと、プレート線配線層ＰＬの接続されたゲート導体層５ａとチャネル領域７の間の容量ＣPLと、ソース線配線層ＳＬの接続されたソースＮ+層３ａとチャネル領域７の間のＰＮ接合の接合容量CSLと、ビット線配線層ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７の間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　（１）
で表される。
したがって、ワード線配線層ＷＬとチャネル領域７の間のカップリング率βWL、プレート線配線層ＰＬとチャネル領域７の間のカップリング率βPL、ビット線配線層ＢＬとチャネル領域７の間のカップリング率βBL、ソース線配線層ＳＬとチャネル領域７の間のカップリング率βSLは、以下でそれぞれ表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｂ）は、ワード線配線層ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線配線層ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高出圧状態ＶFBHになるとき電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　（６）
ワード線配線層ＷＬとチャネル領域７間のカップリング率βWLが小さく、プレート線配線層ＰＬとチャネル領域７間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線配線層ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３Ａ（ａ）～（ｃ）と図３Ｂに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作（特許請求の範囲の「書込み動作」の一例である）を示す。図３Ａ（ａ）に書込み動作のメカニズム、図３Ａ（ｂ）にビット線配線層ＢＬ、ソース線配線層ＳＬ、プレート線配線層ＰＬ、ワード線配線層ＷＬと、フローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域７の電圧は、ＶFB“０”となっている。また、ビット線配線層ＢＬ、ソース線配線層ＳＬ、ワード線配線層ＷＬには、Ｖｓｓが、プレート線配線層ＰＬには、ＶPLLが印加している。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線配線層ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線配線層ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線配線層ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線配線層ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線配線層ＷＬの電圧上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線配線層ＷＬとチャネル領域７との第２の容量結合により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線配線層ＷＬの電圧がＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内周のチャネル領域７に環状の反転層１２ｂが形成され、ワード線配線層ＷＬとチャネル領域７との第２の容量結合を遮る。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線配線層ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線配線層ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図３Ａ（ａ）で示したように、プレート線配線層ＰＬの接続された第１のゲート導体層５ａの内周のチャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作する。一方、ワード線配線層ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、ワード線配線層ＷＬの接続された第２のゲート導体層５ｂの内周のチャネル領域７にピンチオフ点は存在せずにゲート導体層５ｂの内周全面に反転層１２ｂが形成される。このワード線配線層ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線配線層ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線配線層ＳＬの接続されたＮ+層３ａからビット線配線層ＢＬの接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線配線層ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３Ａ（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線配線層ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線配線層ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線配線層ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線配線層ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線配線層ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線配線層ＷＬとチャネル領域７との、実質的な容量結合は、ワード線配線層ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線配線層ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線配線層ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
ここで、ビット線配線層ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図３Ｂに示すように、ワード線配線層ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、ページ書込み動作を行い、論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとのあいだの第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとのあいだの第３の境界領域において、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　図４Ａ～図４Ｅを用いて、消去動作（特許請求の範囲の「消去動作」の一例である）メカニズムを説明する。
　図４Ａに、ページ消去動作を説明するためのメモリブロック回路図を示す。ここでは、３行×３列の計９個のメモリセルＣL11～ＣL33を示しているが、実際のメモリは、この行列よりも大きい。メモリセルが行列状に配列されているときに、その配列の一方の方向を「行方向」（もしくは「行状」）、これに垂直な方向を「列方向」（もしくは「列状」）という。各メモリセルには、ソース線配線層ＳＬ、ビット線配線層ＢＬ1～ＢＬ3、プレート線配線層ＰＬ1～ＰＬ3、ワード線配線層ＷＬ1～ＷＬ3が接続されている。例えば、このブロックにおいて、プレート線配線層ＰＬ2とワード線配線層ＷＬ2とが接続するメモリセルＣL21～ＣL23が選択され、ページ消去動作を行うことを想定する。
　図４Ｂ（ａ）～（ｄ）と図４Ｃを用いて、ページ消去動作のメカニズムを説明する。ここで、Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ｂ（ａ）は、消去動作の主要ノードのタイミング動作波形図を示している。図４Ｂ（ａ）において、Ｔ０～Ｔ１２は、消去動作開始から終了までの時刻を表している。図４Ｂ（ｂ）に消去動作前の時刻Ｔ０に、前のサイクルでインパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、時刻Ｔ１～Ｔ２において、ビット線配線層ＢＬ1～ＢＬ3とソース線配線層ＳＬとが、それぞれＶｓｓからＶBLHとＶSLHの高電圧状態になる。ここで、Ｖｓｓは、例えば、０Ｖである。この動作は、次の第１の期間の時刻Ｔ３～Ｔ４で、ページ消去動作で選択されたプレート線配線層ＰＬ2とワード線配線層ＷＬ2とが、それぞれ第１の電圧ＶPLLから第２の電圧ＶPLHと、第３の電圧Ｖｓｓから第４の電圧ＶWLHと高電圧状態になり、チャネル領域７にプレート線配線層ＰＬ2の接続された第１のゲート導体層５ａの内周の反転層１２ａと、ワード線配線層ＷＬ2の接続された第２のゲート導体層５ｂの内周の反転層１２ｂとを、形成させない。したがって、ＶBLHとＶSLHの電圧は、ワード線配線層ＷＬ2側の第２のＮチャネルＭＯＳトランジスタとプレート線配線層ＰＬ2側の第１のＮチャネルＭＯＳトランジスタのしきい値電圧を、それぞれＶtWLとＶtPLとした場合、ＶBLH＞ＶWLH＋ＶtWL、ＶSLH＞ＶPLH＋ＶtPLであることが望ましい。例えば、ＶtWLとＶtPLが０．５Ｖの場合、ＶWLHとＶPLHは、３Ｖに設定して、ＶBLHとＶSLHは、３．５Ｖ以上に設定すれば良い。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。第１の期間の時刻Ｔ３～Ｔ４で、プレート線配線層ＰＬ2とワード線配線層ＷＬ2とが、第２の電圧ＶPLHと第４の電圧ＶWLHの高電圧状態になるのに伴い、フローティング状態のチャネル領域７の電圧が、プレート線配線層ＰＬ2とチャネル領域７との第１の容量結合と、ワード線配線層ＷＬ2とチャネル領域７との第２の容量結合とによって、押し上げられる。チャネル領域７の電圧は、“１”書込み状態のＶFB“１”から高電圧になる。これは、ビット線配線層ＢＬ1～ＢＬ3とソース線配線層ＳＬの電圧が、ＶBLHとＶSLHと高電圧であるため、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合が逆バイアス状態であるため、昇圧することが可能である。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に第２の期間の時刻Ｔ５～Ｔ６で、ビット線配線層ＢＬ1～ＢＬ3とソース線配線層ＳＬの電圧が、高電圧のＶBLHとＶSLHからＶｓｓへと低下する。この結果、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合は、図４Ｂ（ｃ）に示すように、順バイアス状態となり、チャネル領域７の正孔群９のうちの残存正孔群は、ソースＮ+層３ａと、ドレインＮ+層３ｂとに、排出する。その結果、チャネル領域７の電圧ＶFBは、ソースＮ+層３ａとＰ層のチャネル領域７とが形成するＰＮ接合と、ドレインＮ+層３ｂとＰ層のチャネル領域７とが形成するＰＮ接合のビルトイン電圧Ｖｂとなる。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に時刻Ｔ７～Ｔ８で、ビット線配線層ＢＬ1～ＢＬ3とソース線配線層ＳＬの電圧が、Ｖｓｓから高電圧のＶBLHとＶSLHへと上昇する。この施策によって、図４Ｂ（ｄ）に示すように、第３の期間の時刻Ｔ９～Ｔ１０で、プレート線配線層ＰＬ2とワード線配線層ＷＬ2を第２の電圧ＶPLHと第４の電圧ＶWLHからそれぞれ第１の電圧ＶPLLと第３の電圧Ｖｓｓに下降する際に、チャネル領域７にプレート線配線層ＰＬ2側の反転層１２ａとワード線配線層ＷＬ2側の反転層１２ｂを形成させずに、効率良く、チャネル領域７の電圧ＶFBは、プレート線配線層ＰＬ2とチャネル領域７との第１の容量結合と、ワード線配線層ＷＬ2とチャネル領域７との第２の容量結合によって、ＶｂからＶFB“０”となる。したがって、“１”書込み状態と“０”消去状態のチャネル領域７の電圧差ΔＶFBは、以下の式で表される。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　（７）
ＶFB“０”＝Ｖｂ－βWL×ＶWLH－βPL×（ＶPLH－ＶPLL）　（８）
ΔＶFB＝ＶFB“１”－ＶFB“０”
　　　　＝βWL×ＶWLH＋βPL×（ＶPLH－ＶPLL）
　　　　　－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　　（９）
ここで、βWLとβPLとの和は、０．８以上あり、ΔＶFBは、大きくなり、十分にマージンが取れる。
　その結果、図４Ｃに示すように、“１”書込み状態と“０”消去状態とで、マージンを大きく取れる。ここで、“０”消去状態において、プレート線配線層ＰＬ2側のしきい値電圧は、基板バイアス効果により、高くなっている。したがって、プレート線配線層ＰＬ2の印加電圧を、例えば、そのしきい値電圧以下にすると、プレート線配線層ＰＬ2側の第１のＮチャネルＭＯＳトランジスタは、非導通となりメモリセル電流を流さない。その様子を示している。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に第４の期間の時刻Ｔ１１～Ｔ１２で、ビット線配線層ＢＬ1～ＢＬ3とソース線配線層ＳＬの電圧が、ＶBLHからVｓｓへ、ＶSLHからＶｓｓへとそれぞれ下降して、消去動作が終了する。その際、ビット線配線層ＢＬ1～ＢＬ3とソース線配線層ＳＬとが、チャネル領域７の電圧を容量結合で若干引き下げるが、時刻Ｔ７～Ｔ８にビット線配線層ＢＬ1～ＢＬ3とソース線配線層ＳＬとが、チャネル領域７の電圧を容量結合で引き上げていた分と同等であるため、ビット線配線層ＢＬ1～ＢＬ3とソース線配線層ＳＬの電圧の上げ下げは相殺され、結果的にチャネル領域７の電圧に影響を与えない。このチャネル領域７の“０”消去状態の電圧ＶFB“０”を第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）とする、ページ消去動作を行い、論理記憶データ“０”に割り当てる。
　次に図４Ｄ（ａ）～（ｄ）を用いて、ページ消去動作のメカニズムを説明する。図４Ｄの図４Ｂとの違いは、ページ消去動作中は、ソース線配線層ＳＬは、Ｖｓｓもしくは、フローティング状態とする点と、プレート線配線層ＰＬ2は、Ｖｓｓに固定する点である。これにより、時刻Ｔ１～Ｔ２で、ビット線配線層ＢＬ1～ＢＬ3がＶｓｓからＶBLHに上がっても、プレート線配線層ＰＬ2の第１のＮチャネルＭＯＳトランジスタは、非導通となり、メモリセル電流は流れない。従って、インパクトイオン化現象による正孔群９の生成は無い。その他は、図４Ｂと同様にビット線配線層ＢＬ1～ＢＬ3がＶｓｓとＶBLHとの間を振幅し、ワード線配線層ＷＬ2は、ＶｓｓとＶWLHとの間を振幅する。その結果、図４Ｄ（ｃ）に示すように正孔群９は、ビット線配線層ＢＬ1～ＢＬ3の第２の不純物層Ｎ+層３ｂへ排出される。
　図５Ａと図５Ｂは、本発明の第１実施形態に係るＳＧＴを有するメモリ装置のインパクトイオン化現象を強化する構造を説明するための図である。
　図５Ａ（ａ）は、メモリセルブロックの一部の平面図であり、図５Ａ（ｂ）は、そのＸ－Ｘ’軸を通る垂直断面図であり、図５Ａ（ｃ）は、そのＹ－Ｙ’軸を通る垂直断面図である。図５Ａにおいて、Ｐ層である半導体基板５０、ソース線配線層ＳＬとなるＮ+層である第１の不純物層５１がある。その半導体基板５０に対して、垂直方向にチャネル半導体層７のＰ層の一部である第４の不純物層５３（特許請求の範囲の「第４の不純物層」の一例である）と、Ｐ+層である第３の不純物層５２と、チャネル半導体層７のＰ層がＰ+層の第３の不純物層５２で分断された、第４の不純物層５３とは反対側に位置する、第５の不純物層５９（特許請求の範囲の「第５の不純物層」の一例である）と、第２の不純物層５４と、が形成されている。例えば、チャネル半導体層７内の第３の不純物層５２で分断された、第４の不純物層５３と、第５の不純物層５９との、不純物濃度を異ならせても良い。そして、ソース線配線層ＳＬ５１の上層に、プレート線配線層ＰＬ５６と、ワード線配線層ＷＬ５７を、同じ行に属するＳｉ柱２で共有するように行方向に平行に配設する。さらに上層にビット線配線層ＢＬ５８を、列方向に配設する。このように第３の不純物層５２は、プレート線配線層ＰＬ５６と、ワード線配線層ＷＬ５７との間の境界領域に設けられている。
　なお、半導体基板５０は、ＳＯＩ基板であっても良いし、Ｐ層基板にウェル層を設けた基板であっても良い。
　図５Ｂ（ａ）～（ｃ）は、プレート線配線層ＰＬ５６が、少なくとも２つの前記ワード線配線層ＷＬ５７に対して、共通になっている例を示している。図５Ｂ（ａ）は、メモリセルブロックの一部の平面図であり、図５Ｂ（ｂ）は、そのＸ－Ｘ’軸を通る垂直断面図であり、図５Ｂ（ｃ）は、そのＹ－Ｙ’軸を通る垂直断面図である。
　プレート線配線層ＰＬ５６を、行方向に加え、列方向に隣接するＳｉ柱２でも共有するように配設することにより、プレート線配線層のデザインルールを緩和することができ、プロセス上、プレート線配線層の加工およびその上層のワード線配線層ＷＬ５７の加工が容易になる。
　図５Ｃは、第１実施形態に係るＳＧＴを有するメモリ装置の“１”書込み時のインパクトイオン化現象を強化する構造において、その効果を説明するための図である。
　図５Ｃ（ａ）は、プレート線ＰＬとワード線ＷＬとの間の境界領域にP+層である第３の不純物層５２を設けない場合の“１”書込み動作時の電界強度を説明するための図を示す。ソース側インパクトイオン化現象で電界強度が、直列接続された２つのゲート導体層である、プレート線ＰＬの接続された第１のゲート導体層５ａと、ワード線ＷＬの接続された第２のゲート導体層５ｂとの間で、最大になる様子を示している。この時、ごく僅かであるが、ビット線ＢＬが接続されているドレイン部のＮ+層３ｂ近傍でも電界が大きくなる。
　図５Ｃ（ｂ）は、プレート線ＰＬとワード線ＷＬとの間の境界領域にP+層である第３の不純物層５２を設けた場合の“１”書込み動作時の電界強度を説明するための図を示す。第１の不純物濃度層であるP+層５２を設けると、実質的なドレイン領域となっている反転層１２ｂと、P+層である第３の不純物層５２との間の、空乏層が狭くなる。その結果、境界領域における電界強度を、図５Ｃ（ａ）に比べて著しく高めることが出来る。
　図６（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図６（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線配線層ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図６（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線配線層ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図６（ｃ）に示すように、このワード線配線層ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板と分離されたフローティング・ボディ構造であればよい。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１２を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。
　また、本明細書及び図面の式（１）～（１２）は、現象を定性的に説明するために用いた式であり、現象がそれらの式でよって限定されるものではない。
　なお、図３Ａと図３Ｂの説明において、ワード線配線層ＷＬ、ビット線配線層ＢＬ、ソース線配線層ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　また、図４でページ消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線配線層ＳＬ、プレート線配線層ＰＬ、ビット線配線層ＢＬ、ワード線配線層ＷＬに印加する電圧を変えてもよい。また、ページ消去動作において、選択されたページのソース線配線層ＳＬに電圧を印加し、ビット線配線層ＢＬはフローティング状態にしても良い。また、ページ消去動作において、選択されたページのビット線配線層ＢＬに電圧を印加し、ソース線配線層ＳＬはフローティング状態にしても良い。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　なお、図１において、プレート線配線層ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線配線層ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線配線層ＰＬを付加することだけで、ワード線配線層ＷＬのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線配線層ＰＬの電圧ＶPLLは、ブロック消去動作で選択消去される以外の各動作モードでは、例えば、他の固定電圧を印加しても良い。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この場合、第１のゲート導体層５ａで覆われていない第１のゲート絶縁層の外側は、絶縁層、または第１のゲート導体層と電気的に分離した第３のゲート導体層で覆われていてもよい。なお、第３のゲート導体層を設ける場合は、第３のゲート導体層に、定電圧、またはパルス電圧を印加して、ダイナミック フラッシュ メモリ動作を行うことができる。また、上記のように、平面視において、第１のゲート導体層５ａが第１のゲート絶縁層４ａの一部を囲む構造によって、第１のチャネル領域７ａに、多くの正孔群を蓄積することができる。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線配線層ＳＬに、ドレインとなるＮ+層３ｂはビット線配線層ＢＬに、第１のゲート導体層５ａはプレート線配線層ＰＬに、第２のゲート導体層５ｂはワード線配線層ＷＬに、それぞれ接続している。プレート線配線層ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線配線層ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線配線層ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線配線層ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本実施形態に係るダイナミック フラッシュ メモリセルにおいて、図５Ｃ（ｂ）に示すように、プレート線ＰＬとワード線ＷＬとの間の境界領域にP+層である第３の不純物層５２を設けると、“１”書込み動作時の電界強度を著しく高めることができる。この結果、より高速な書込み動作を行える。また、Ｐ+層である第３の不純物層５２を設けることにより、インパクトイオン化現象で発生した正孔群の存在する領域を確保できる。したがって、“１”書込みのデータ保持特性（Ｒｅｔｅｎｔｉｏｎ特性）を長時間に引き伸ばすことができる。したがって、リフレッシュ動作のデューティーレシオを大幅に改善できる。また、Ｐ+層である第３の不純物層５２に多量の正孔群を溜めることにより、僅かなリーク電流があっても、“１”書込みデータは消滅せず、高信頼性のメモリ装置を提供できる。
（特徴３）
　図５Ｂ（ａ）～（ｃ）で説明したように、プレート線配線層５６を、列方向に隣接するＳｉ柱２で共有するように配設することにより、プレート線配線層５６のデザインルールを緩和することができ、プロセス上、プレート線配線層５６の加工およびその上層のワード線配線層５７の加工が容易になる。
（特徴４）
　本実施形態のダイナミック フラッシュ メモリセルでは、図４Ａ～図４Ｄで説明したページ消去動作を行うが、フラッシュメモリに比べて、遥かに低電界で書き換えを行っている。このため、信頼性上、ページ消去動作の書き換え回数制限を定める必要がない。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　２層のゲート導体層を分離するための絶縁層
ＢＬ：　ビット線配線層
ＳＬ：　ソース線配線層
ＰＬ：　プレート線配線層
ＷＬ：　ワード線配線層
ＦＢ：　フローティングボディ

ＣＬ11～ＣＬ33：　メモリセル
ＳＬ：　ソース線配線層
ＢＬ1～ＢＬ3、ＢＬ：　ビット線配線層
ＰＬ1～ＰＬ3、ＰＬ：　プレート線配線層
ＷＬ1～ＷＬ3、ＷＬ：ワード線配線層

５０：　半導体基板
５１：　Ｎ+層である第１の不純物層（ソース線配線層）
５２：　Ｐ+層である第３の不純物層
５３：　Ｐ層である第４の不純物層
５４：　Ｎ+層である第２の不純物層
５６：　プレート線配線層
５７：　ワード線配線層
５８：　ビット線配線層
５９：　Ｐ層である第５の不純物層

１１０：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜

Claims (6)

  1. 　行列状に配置された複数のメモリセルを有するメモリ装置であって、個々のメモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面を覆う、第１のゲート絶縁層と、
    　前記半導体母体の側面の全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の少なくとも一部を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記個々のメモリセルにおいて、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により生成した正孔群を保持し、
    　書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
    　消去動作時には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層との一方もしくは両方から、前記正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
    　前記第１のゲート絶縁層と、前記第２のゲート絶縁層との間の境界領域に前記チャネル半導体層と同じ導電性を有し、かつ前記チャネル半導体層よりも高濃度の第３の不純物層を設けた、
    　ことを特徴とするメモリ装置。
  2. 　前記チャネル半導体層内の前記第３の不純物層で分断された、第４の不純物層と、第５の不純物層との、不純物濃度を異ならせる、
    　ことを特徴とする請求項１に記載のメモリ装置。
  3. 　前記第３の不純物層は、前記第１のゲート絶縁層と、前記第２のゲート絶縁層とが、覆う前記チャネル半導体層の一方もしくは両方の領域の一部に形成する、
    　ことを特徴とする請求項１に記載のメモリ装置。
  4. 　前記メモリセルの前記第１の不純物層は、ソース線配線層と接続し、前記第２の不純物層は、ビット線配線層と接続し、前記第１のゲート導体層は第１の駆動制御線配線層と接続し、前記第２のゲート導体層はワード線配線層と接続する、
    　ことを特徴とする請求項１に記載のメモリ装置。
  5. 　前記第１の駆動制御配線層は、少なくとも２つの前記ワード線配線層に対して、共通になっている、
    　ことを特徴とする請求項１に記載のメモリ装置。
  6. 　前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載のメモリ装置。
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