WO2023067748A1 - 半導体素子を用いたメモリ装置 - Google Patents

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WO2023067748A1
WO2023067748A1 PCT/JP2021/038886 JP2021038886W WO2023067748A1 WO 2023067748 A1 WO2023067748 A1 WO 2023067748A1 JP 2021038886 W JP2021038886 W JP 2021038886W WO 2023067748 A1 WO2023067748 A1 WO 2023067748A1
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康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIGS. 7(a) to 7(d) show the write operation of a DRAM memory cell composed of a single MOS transistor without the aforementioned capacitor
  • FIGS. 8(a) and 8(b) show the operation The problem is shown in FIGS. 9(a) to 9(c) for the read operation (see Non-Patent Documents 7 to 10).
  • FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110 is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line.
  • both the bit line BL connected to the drain N + layer and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the MOS transistor 110 is turned on by setting the gate voltage to about half the drain voltage.
  • the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104 .
  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 7(c) shows how the "1" write state is rewritten to the "0" write state.
  • the capacitance CFB of the floating body is composed of the capacitance CWL between the gate connected to the word line and the floating body, and the source N + layer 103 connected to the source line.
  • FIGS. 9(a) to (c) The read operation is shown in FIGS. 9(a) to (c), where FIG. 9(a) shows a "1" write state and FIG. 9(b) shows a "0" write state.
  • FIGS. 9(a) to (c) show a "1" write state
  • FIG. 9(b) shows a "0" write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. Therefore, it has been difficult to commercialize a DRAM memory cell that does not actually have a capacitor.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the memory device includes: A memory device in which pages are configured by a plurality of memory cells arranged in a row direction on a substrate and the plurality of pages are arranged in a column direction, each memory cell included in each page, a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; a first gate insulating layer surrounding part or all of a side surface of the semiconductor substrate between the first impurity layer and the second impurity layer and in contact with or in close proximity to the first impurity layer; and, a second gate insulating layer surrounding the side surface of the semiconductor base, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer covering opposite side surfaces of the first gate insulating layer and separated from each other; and a second gate conductor layer; a third gate conductor layer covering the second gate insul
  • a voltage is controlled to extract the group of holes from one or both of the first impurity layer and the second impurity layer, and the voltage of the channel semiconductor layer is set lower than the first data holding voltage.
  • a second data retention voltage that is lower than The first impurity layer of the memory cell is connected to a source line, the second impurity layer is connected to a bit line, the first gate conductor layer is connected to a first plate line, and the a second gate conductor layer connected to a second plate line, said third gate conductor layer connected to a word line;
  • the second plate line is lowered from the first voltage to the second voltage at the first time, and the first plate line is lowered from the third voltage to the fourth voltage at the second time.
  • one or both of the first plate line and the second plate line of the memory cells arranged in the row direction and the column direction are common to the adjacent memory cells.
  • one or both of the first voltage and the fifth voltage are ground voltages (third invention).
  • the second voltage is a negative voltage lower than the ground voltage (fourth invention).
  • a first gate capacitance between the first gate conductor layer and the channel semiconductor layer and a second gate between the second gate conductor layer and the channel semiconductor layer The total capacitance with the capacitance is larger than the third gate capacitance between the third gate conductor layer and the channel semiconductor layer (fifth invention).
  • the first gate conductor layer and the second gate conductor layer surround the first gate insulating layer and face each other. It is characterized by being separated (sixth invention).
  • the impact ionization phenomenon occurs inside the channel semiconductor layer between the first gate conductor layer and the third gate conductor layer, and the hole group is generated in the channel semiconductor layer. (seventh invention).
  • the source lines are separated for each of the memory cells arranged in the column direction, and are arranged in parallel with the word lines, the first plate lines, and the second plate lines. (8th invention).
  • an all-pages selection signal is input to the row decoder circuit, and all the pages are selected and erased (ninth invention).
  • FIG. 1 is a diagram showing the structure of a dynamic flash memory cell according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining an erase operation mechanism of the dynamic flash memory cell according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of the dynamic flash memory cell according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the dynamic flash memory cell according to the first embodiment
  • FIG. FIG. 2 is a diagram for explaining a read operation mechanism of the dynamic flash memory cell according to the first embodiment
  • FIG. FIG. 4 is a diagram for explaining a page erase operation mechanism in which positive and negative bias pulses are not input to the bit line BL and the source line SL of the dynamic flash memory cell according to the first embodiment
  • FIG. 4 is a diagram for explaining a page erase operation mechanism in which positive and negative bias pulses are not input to the bit line BL and the source line SL of the dynamic flash memory cell according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism in which positive and negative bias pulses are not input to bit lines BL and source lines SL in the memory cell array of dynamic flash memory cells according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism in which positive and negative bias pulses are not input to bit lines BL and source lines SL in the memory cell array of dynamic flash memory cells according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism in which positive and negative bias pulses are not input to bit lines BL and source lines SL in the memory cell array of dynamic flash memory cells according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism in which positive and negative bias pulses are not input to bit lines BL and source lines SL in the memory cell array of dynamic flash memory cells according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism in which positive and negative bias pulses are not input to bit lines BL and source lines SL in the memory cell array of dynamic flash memory cells according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism in which positive and negative bias pulses are not input to bit lines BL and source lines SL in the memory cell array of dynamic flash memory cells according to the first embodiment;
  • FIG. 10 is a diagram for explaining a write operation of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory a memory device using semiconductor elements (hereinafter referred to as dynamic flash memory) according to the present invention will be described with reference to the drawings.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 4.
  • FIG. 2 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data reading mechanism will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the present invention, (a) is a perspective view, and (b) is a portion of first and second gate conductor layers 5a and 5b.
  • FIG. 4 is a horizontally cut cross-sectional view;
  • a silicon semiconductor pillar 2 having a conductivity type of P-type or i-type (intrinsic type) formed on a substrate hereinafter, a silicon semiconductor pillar is referred to as a “Si pillar”) (of “semiconductor matrix” in claims) ), one of which serves as a source and the other serves as a drain . ”).
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b (the “first gate insulating layer” in the claims) surround the channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • first gate conductor layer 5a Surrounding the first gate insulating layer 4a are a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims) and a second gate conductor layer 5b (the which is an example of a "second gate conductor layer” in the range).
  • a third gate conductor layer 5c (which is an example of the "third gate conductor layer” in the scope of claims) is formed so as to surround the second gate insulating layer 4b.
  • the first gate conductor layer 5a and the second gate conductor layer 5b extend from the third gate conductor layer 5c to the insulating layer 6 (which is an example of the "first insulating layer” in the claims).
  • a channel region 7 between the N + layers 3a and 3b is a first channel Si layer 7a surrounded by the first gate insulating layer 4a and a second channel Si layer 7a surrounded by the second gate insulating layer 4b. and the Si layer 7b.
  • N + layers 3a and 3b serving as sources and drains, a channel region 7, a first gate insulating layer 4a, a second gate insulating layer 4b, a first gate conductor layer 5a, a second gate conductor layer 5b,
  • a dynamic flash memory cell 9 is formed consisting of the third gate conductor layer 5c.
  • the N + layer 3a serving as the source is connected to the source line SL (an example of the "source line” in the scope of claims), and the N + layer 3b serving as the drain is connected to the bit line BL ("bit line” in the scope of claims). ” is an example), the first gate conductor layer 5a is connected to the first plate line PL1 (which is an example of the “first plate line” in the claims), and the second gate conductor layer 5b is connected to The third gate conductor layer 5c is connected to the second plate line PL2 (an example of the "second plate line” in are connected to each other.
  • the sum of the gate capacitances of the first gate conductor layer 5a and the second gate conductor layer 5b to which the first plate line PL1 and the second plate line PL2 are connected is the third gate capacitance to which the word line WL is connected. It is desirable to have a structure that is larger than the gate capacitance of the gate conductor layer 5c.
  • the sum of the gate capacitances of the first gate conductor layer 5a and the second gate conductor layer 5b to which the first plate line PL1 and the second plate line PL2 are connected is The gate lengths of the first gate conductor layer 5a and the second gate conductor layer 5b are set so as to be larger than the gate capacitance of the connected third gate conductor layer 5c. Longer than long. However, in addition to this, the gate lengths of the first gate conductor layer 5a and the second gate conductor layer 5b are not made longer than the gate length of the third gate conductor layer 5c.
  • the thickness of the gate insulating film of the first gate insulating layer 4a may be made thinner than the thickness of the gate insulating film of the second gate insulating layer 4b. Further, by changing the dielectric constant of the material of each gate insulating layer, the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b. may Further, the first plate line PL1 and the second plate line PL2 are connected by combining any of the lengths of the gate conductor layers 5a, 5b, 5c, the film thicknesses of the gate insulating layers 4a, 4b, and the dielectric constants. , the sum of the gate capacitances of the first gate conductor layer 5a and the second gate conductor layer 5b may be larger than the gate capacitance of the third gate conductor layer 5c to which the word line WL is connected.
  • the dynamic flash memory cell may be horizontal with respect to the substrate 1.
  • the KK' line connecting the cuts at both ends of the first gate conductor layer 5a and the second gate conductor layer 5b shown in FIG. 1(b) is parallel to the substrate 1. , or perpendicular.
  • the substrate 1 may be made of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor materials. Further, the substrate 1 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • the first gate conductor layer 5a and the second gate conductor layer 5b surround the first gate insulating layer 4a with the same circumferential length (peripheral length). may have different perimeter lengths.
  • FIG. 2(a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation.
  • the voltage of the second plate line PL2 lower than the voltage of the first plate line PL1
  • the hole groups 11 are connected to the second plate line PL2 in the channel on the side of the second gate conductor layer 5b.
  • the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the N + layer 3a serving as the source connected to the source line SL and the channel region 7 is forward biased.
  • the threshold voltage of the N channel MOS transistor of dynamic flash memory cell 9 increases due to the substrate bias effect.
  • the threshold voltage of upper gate conductor layer 5c connected to word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, the first plate line PL1, and the second plate line PL2 are examples for performing the erase operation, and the erase operation can be performed. Other voltage conditions may be used.
  • FIG. 3 shows a page write operation (an example of the "page write operation" in the claims) of the dynamic flash memory cell according to the first embodiment of the present invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL.
  • 1.5 V is input to the first gate conductor layer 5a connected to the line PL1
  • 2.0 V is input to the upper gate conductor layer 5c connected to the word line WL.
  • an inversion layer 12a is formed inside the first gate conductor layer 5a connected to the first plate line PL1.
  • a ground voltage of 0 V is applied to the second gate conductor layer 5b connected to the second plate line PL2.
  • the first N-channel MOS transistor region having the first gate conductor layer 5a operates in the saturation region. Therefore, a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a connected to the first plate line PL1. No inversion layer is formed inside the second gate conductor layer 5b connected to the second plate line PL2.
  • the third N channel MOS transistor region having gate conductor layer 5c connected to word line WL is operated in the linear region.
  • the inversion layer 12b is formed on the entire surface inside the gate conductor layer 5c connected to the word line WL without any pinch-off point.
  • Inversion layer 12b formed entirely inside gate conductor layer 5c connected to word line WL functions as a substantial drain of the first N channel MOS transistor region having first gate conductor layer 5a.
  • the electric field is maximum at (the first boundary region) and the impact ionization phenomenon occurs in this region. Since this region is a source-side region viewed from the second N-channel MOS transistor region having gate conductor layer 5c connected to word line WL, this phenomenon is called a source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line. Accelerated electrons collide with lattice Si atoms and their kinetic energy produces electron-hole pairs. Most of the generated electrons flow to N + layer 3b connected to bit line BL.
  • the generated hole group 11 is generated at the second gate in which the inversion layer is not formed as shown in FIG. They gather and accumulate in the channel region 7 on the side of the second N-channel MOS transistor region having the conductor layer 5b.
  • the generated hole group 11 is majority carriers in the channel region 7 and charges the channel region 7 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V).
  • Vb approximately 0 V
  • the threshold voltages of the first N-channel MOS transistor and the third N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • the write state of the channel region 7 is defined as a first data retention voltage (which is an example of the "first data retention voltage" in the scope of claims), and is assigned to logical storage data "1".
  • a second boundary region between the first impurity layer and the channel region 7 or a second boundary region between the second impurity layer and the channel region 7 is used. Electron-hole pairs may be generated in the boundary region 3 by impact ionization or GIDL current, and the channel region 7 may be charged with the generated hole groups 11 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate lines PL1 and PL2 are only examples for performing the write operation. good.
  • a gate induced drain leakage (GIDL) current is used to generate electron-hole pairs (see Non-Patent Document 14), and the generated hole group is a floating body.
  • FB may be filled.
  • FIGS. 4A and 4B The read operation of the dynamic flash memory cell according to the first embodiment of the present invention and the related memory cell structure will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7V), the threshold voltage of the N channel MOS transistor region is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) when the memory block selected before writing is in the erased state "0" in advance, the floating voltage VFB of the channel region 7 is VERA +Vb.
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1" are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • the gate capacitance of the third gate conductor layer 5c connected to the word line WL is equal to the capacitance of the first gate conductor layer 5a connected to the first plate line PL1 and the second gate capacitance connected to the second plate line PL2. It is desirable to design the capacitance to be smaller than the gate capacitance combined with the capacitance of the conductor layer 5b. As shown in FIG.
  • the vertical lengths of the first gate conductor layer 5a and the second gate conductor layer 5b to which the first plate line PL1 and the second plate line PL2 are connected are defined by the word
  • the vertical length of the third gate conductor layer 5c connected to the line WL is made longer than the vertical length of the third gate conductor layer 5c connected to the word line WL so that the gate capacitance of the third gate conductor layer 5c connected to the word line WL is reduced to the gate capacitance of the third gate conductor layer 5c connected to the first plate line PL1.
  • the gate capacitance of one gate conductor layer 5a and the capacitance of the second gate conductor layer 5b connected to the second plate line PL2 is made smaller than the total gate capacitance.
  • FIG. 4B(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4B(a).
  • FIG. 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the third gate conductor layer 5c
  • CPL is the total capacitance of the capacitance CPL1 of the first gate conductor layer 5a and the capacitance CPL2 of the second gate conductor layer 5b.
  • C BL is the capacitance of the PN junction between the N + layer 3b serving as the drain and the second channel region 7b
  • C SL is the capacitance between the N + layer 3a serving as the source and the first channel region 7a. is the capacitance of the PN junction of As shown in FIG.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • C BL +C SL is the capacitance of the PN junction and can be increased by, for example, increasing the diameter of the Si pillar 2 .
  • the axial lengths of the first gate conductor layer 5a connected to the first plate line PL1 and the second gate conductor layer 5b connected to the second plate line PL2 are the lengths of the word line WL.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, the first plate line PL1, and the second plate line PL2, and the potential of the floating body are an example for performing the read operation. There may be other operating conditions under which the read operation is possible.
  • a page erase operation without positive or negative bias pulse input to one or both of the bit line BL and the source line SL of the dynamic flash memory cell according to the first embodiment of the present invention (which is an example of the "page erase operation" in the claims) will be explained.
  • the voltage of the second plate line PL2 at a first time T1 (an example of the "first time” in the claims) is changed to the first voltage V1 ( ) to a second voltage V2 (which is an example of a "second voltage” in the claims).
  • the first voltage V1 is, for example, 0 V, which is the ground voltage Vss
  • the second voltage V2 is, for example, ⁇ 2.0 V, which is a negative bias.
  • the first gate conductor layer 5a, the second gate conductor layer 5b, and the third gate conductor layer 5c, which are respectively connected to the first plate line PL1, the second plate line PL2, and the word line WL, are N-channel.
  • the threshold voltage of the MOS transistor region rises. Therefore, in the "1"-programmed memory cell in which the hole group 11 is accumulated in the channel region 7, the inversion layer 12a formed immediately below the first gate conductor layer 5a disappears.
  • the voltage of the first plate line PL1 reaches the third voltage V3 (the "third time” in the claims).
  • voltage to a fourth voltage V4 (an example of a “fourth voltage” in the claims)
  • the voltage of the word line WL changes to a fifth voltage V5 (an example of a “fourth voltage” in the claims).
  • V5 an example of a “fourth voltage” in the claims.
  • V6 which is an example of a "sixth voltage” in the claims.
  • the third voltage V3, the fourth voltage V4, the fifth voltage V5, and the sixth voltage V6 are, for example, 0.8 V and 2.0 V, and ground voltages of 0 V and 2.0 V, respectively. . Therefore, as the voltages of the plate line PL1 and the word line WL capacitively coupled to the floating channel region 7 increase, the floating voltage of the channel region 7 is pushed up.
  • the second time T2 is a time with a width, and either the first plate line PL1 or the word line WL may rise first.
  • the floating state voltage of the channel region 7 is further boosted as the voltage of the plate line PL2 capacitively coupled to the floating state channel region 7 rises.
  • the PN junction between the channel region 7 and the first impurity layer 3a and the second impurity layer 3b is forward-biased, and the hole groups 11 in the channel region 7 pass through the first impurity layer 3a and the second impurity layer 3b.
  • the impurity layer 3b is extracted as shown in FIG. 5B.
  • FIG. 5B shows how the hole groups 11 in the channel region 7 are discharged to the first impurity layer 3a and the second impurity layer 3b by the bit line BL and the source line SL set to the ground voltage during the page erase operation. ing.
  • the voltage of the first plate line PL1 is changed from the fourth voltage V4 to the third voltage V3, and the word line The voltage on WL is returned from the sixth voltage V6 to the fifth voltage V5.
  • the voltage of the floating channel region 7, in which the first plate line PL1 and the word line WL are capacitively coupled is lowered to the second data holding voltage ("second data holding voltage" in the scope of claims). (which is an example of "holding voltage”).
  • second data holding voltage in the scope of claims.
  • a fixed voltage (an example of a "fixed voltage” in the claims) is applied to the bit line BL and the source line SL during the page erase operation.
  • Vss which is the ground voltage, may be 0V.
  • FIG. 6A 3 rows ⁇ 3 columns of memory cells C00 to C22 form part of a memory cell block.
  • Each of memory cells C00-C22 corresponds to the memory cell shown in FIG.
  • memory cells C00 to C22 of 3 rows ⁇ 3 columns are shown, but in an actual memory cell block, the memory cells form a matrix larger than 3 rows ⁇ 3 columns.
  • Word lines WL0 to WL2, first plate lines PL10 to PL12, second plate lines PL20 to PL22, source lines SL, and bit lines BL0 to BL2 are connected to each memory cell.
  • the drains of the transistors T0D to T2D, whose gates are connected to the bit line precharge signal FS, are connected to the bit line power supply VB, and the sources are connected to the bit lines BL0 to BL2.
  • Bit lines BL0 to BL2 are connected to sense amplifier circuits SA0 to SA2 via switch circuits.
  • the sense amplifier circuit may be a forced inversion type sense amplifier circuit.
  • the word lines WL0-WL2, the first plate lines PL10-PL12, and the second plate lines PL20-PL22 are connected to a row decoder circuit RDEC (an example of the "row decoder circuit” in the claims).
  • Sense amplifier circuits SA0-SA2 are connected to a pair of complementary input/output lines IO and /IO via corresponding transistors T0A-T2B whose gates are connected to column select lines CSL0-CSL2. Note that FIG. 6A shows a state in which the erase operation of FIG. 2 has been performed on the entire memory cell block, and the hole groups 11 are not accumulated in the channel region 7 thereof.
  • a page erase operation for a page (an example of the "page” in the claims) composed of memory cells C01, C11, and C21 will be described with reference to FIGS. 6C and 6D.
  • the voltage of the second plate line PL21 drops from the first voltage V1 to the second voltage V2 at the first time T1.
  • the first voltage V1 is, for example, 0 V, which is the ground voltage Vss
  • the second voltage V2 is, for example, ⁇ 2.0 V, which is a negative bias.
  • the threshold voltage of the MOS transistor region rises. Therefore, in the memory cells C01 and C21 in the "1" written state in which the hole groups 11 are accumulated in the channel region 7, the inversion layer 12a formed immediately below the first gate conductor layer 5a disappears.
  • the voltage of the first plate line PL11 rises from the third voltage V3 to the fourth voltage V4, and the voltage of the word line WL1 rises from the fifth voltage V5 to the sixth voltage V6.
  • the third voltage V3, the fourth voltage V4, the fifth voltage V5, and the sixth voltage V6 are, for example, 0.8 V and 2.0 V, and ground voltages of 0 V and 2.0 V, respectively. . Therefore, as the voltages of the plate line PL11 and the word line WL1 capacitively coupled to the floating channel region 7 increase, the floating voltage of the channel region 7 is pushed up.
  • the second time T2 is a time with a width, and either the first plate line PL11 or the word line WL1 may rise first.
  • the voltage of the plate line PL21 capacitively coupled to the floating channel region 7 is reduced.
  • the voltage in the floating state of the channel region 7 is further pushed up.
  • the PN junction between the channel region 7 and the first impurity layer 3a and the second impurity layer 3b is forward-biased in the memory cells C01 and C21 in the "1" written state, and holes in the channel region 7 Group 11 is extracted from first impurity layer 3a and second impurity layer 3b as shown in FIG. 6C.
  • the voltage of the first plate line PL11 is returned from the fourth voltage V4 to the third voltage V3, and the voltage of the word line WL1 is returned from the sixth voltage V6 to the fifth voltage V5.
  • the voltage of the channel region 7 in the floating state where the first plate line PL11 and the word line WL1 are capacitively coupled is lowered, and the voltage of the channel region 7 of the memory cells C01, C11, C21 of the selected page is lowered. voltage to the second data retention voltage.
  • the page erase operation can be performed without applying a positive or negative bias pulse to one or both of the bit line BL and the source line SL.
  • FIG. 6E An all-page erase operation for all pages (an example of the "all-page erase operation" in the claims) will be described with reference to FIG. 6E. It shows a case where an all-page selection signal ALL (which is an example of an "all-page selection signal” in the scope of claims) is input to the row decoder circuit.
  • ALL which is an example of an "all-page selection signal” in the scope of claims
  • all word lines WL0-WL2 first plate lines PL10-PL12, and second plate lines PL20-PL22 in the memory cell block are selected, and an erase operation is performed on all memory cells C00-C22. .
  • first plate line PL1 and the second plate line PL2 may be shared by adjacent memory cells. Also in this configuration, the page erase operation of the dynamic flash memory cell according to the first embodiment of the present invention can be performed.
  • the source line SL parallel to the first plate line PL1, the second plate line PL2, and the word line WL0 may be arranged separately. Also in this configuration, the page erase operation of the dynamic flash memory cell according to the first embodiment of the present invention can be performed.
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the Si pillar 2 is circular, elliptical, or rectangular. Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • a first gate insulating layer 4a and a second gate insulating layer 4b are provided to surround the entire side surface of the Si pillar 2 standing vertically on the substrate.
  • a dynamic flash memory device has been described by taking as an example an SGT having a first gate conductor layer 5a, a second gate conductor layer 5b, and a third gate conductor layer 5c surrounding the entire two gate insulating layers 4b.
  • the dynamic flash memory device may have any structure as long as it satisfies the condition that the hole groups 11 generated by the impact ionization phenomenon are retained in the channel region 7 .
  • the channel region 7 may be a floating body structure separated from the substrate 1 .
  • Non-Patent Document 10 GAA (Gate All Around: see, for example, Non-Patent Document 10 10) technology and Nanosheet technology (see, for example, Non-Patent Document 11), which is one of the SGTs, the semiconductor matrix in the channel region is formed into the substrate 1
  • the dynamic flash memory operation described above is possible even if it is formed horizontally with respect to the
  • it may be a device structure using SOI (Silicon On Insulator) (for example, see Non-Patent Documents 7 to 10).
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by the present embodiment only needs to satisfy the condition that the channel region has a floating body structure. Also, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, the dynamic flash operation can be performed if the channel region has a floating body structure.
  • FIG. 5A an example of page erase operation conditions is shown.
  • the source line SL, the first plate line PL1, Voltages applied to the second plate line PL2, bit line BL, and word line WL may be changed.
  • a voltage may be applied to the source line SL of the selected page, and the bit line BL may be in a floating state.
  • a voltage may be applied to the bit line BL of the selected page, and the source line SL may be in a floating state.
  • the vertical length of the first gate conductor layer 5a and the second gate conductor layer 5b to which the first plate line PL1 and the second plate line PL2 are connected is defined as the connection of the word line WL. It is desirable that the vertical length of the second gate conductor layer 5b is longer than the vertical length of the second gate conductor layer 5b, and C PL1 +C PL2 >C WL . However, by only adding the first plate line PL1 and the second plate line PL2, the capacitive coupling ratio (C WL /(C PL1 +C PL2 +C WL +C BL +C SL )) becomes smaller. As a result, the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • a gate insulating layer, a gate conductor layer, or the like covers a channel or the like means “to cover”. It also includes the case of surrounding a part of the transistor like a transistor, and the case of overlapping a planar object like a planar transistor.
  • FIGS. 6A-6E the page erase operation of a 1-bit dynamic flash memory cell made up of one semiconductor body has been described.
  • the present invention is also effective for page erase operations of 1-bit high-speed dynamic flash memory cells.
  • the 1-bit dynamic flash memory cell made of a single semiconductor body describes the page erase operation in a single-layer memory array, but the 1-bit dynamic flash memory made of a single semiconductor body
  • the present invention is also effective for multi-layered memory arrays in which cells are stacked in multiple stages.
  • the third gate conductor layer 5c connected to the word line WL may be divided into at least two gate conductor layers. Separate gate conductor layers can be operated synchronously or asynchronously to satisfy the function of a dynamic flash memory cell.
  • the voltage of the word line WL fluctuates up and down during write and read operations.
  • the first gate conductor layer 5a and the second gate conductor layer 5b connected to the first plate line PL1 and the second plate line PL2 act as a capacitance between the word line WL and the channel region 7. It plays the role of reducing the coupling ratio.
  • the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed.
  • the threshold voltage difference between the SGT transistors of the word lines WL indicating logic "0" and "1” can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the first gate conductor layer 5a connected to the first plate line PL1 and the second gate conductor layer 5b connected to the second plate line PL2 serve as the first gate. It surrounds the insulating layer 4a and is formed separately.
  • the group of holes is shifted toward the second gate conductor layer 5b connected to the second plate line PL2. is accumulated in the channel region 7a.
  • a larger number of hole groups can be accumulated than in a structure in which the entire channel region 7a is surrounded by one gate electrode.
  • the floating body voltage of the channel region 7a can be controlled by the voltage applied to the second gate conductor layer 5b. This makes it possible to maintain a more stable back bias effect in the read operation. These enable dynamic flash memory cells with wider operating margins.
  • a page erase operation can be performed in a ground voltage state without inputting a positive/negative bias pulse to the bit line BL and the source line SL of the dynamic flash memory cell according to the first embodiment of the present invention.
  • interference with unselected memory cells can be remarkably suppressed, and a highly reliable semiconductor memory device can be provided.
  • there is no need to select the bit line BL and the source line SL for the page erase operation and a high-speed and compact circuit can be provided.
  • a semiconductor memory semiconductor device with low power consumption and low cost can be realized.
  • a Si pillar is formed, but a semiconductor pillar made of a semiconductor material other than Si may be used. This also applies to other embodiments according to the present invention.
  • a dynamic flash memory which is a memory device using high-density and high-performance SGTs, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having P-type or i-type (intrinsic) conductivity type: N + layer 7: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : Insulating layer for separating two gate conductor layers

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Abstract

メモリ装置は、基板上に列状に配列された複数のメモリセルからなるページを備え、前記ページに含まれる各メモリセルの、第１のゲート導体層と、第２のゲート導体層と、第３のゲート導体層と、第１の不純物領域と、第２の不純物領域に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持するページ書込み動作と、正孔群を前記チャネル半導体層の内部から除去するページ消去動作を行う。第１の不純物層はソース線と接続し、第２の不純物層はビット線と接続し、第１のゲート導体層は第１のプレート線と接続し、第２のゲート導体層は第２のプレート線と接続し、第３のゲート導体層はワード線と接続する。ビット線と、ソース線に正負バイアスのパルス入力せずにページ消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８（ａ）と（ｂ）に、動作上の問題点を、図９（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図７（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図８（ａ）と（ｂ）を用いて、説明する。図８（ａ）に示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（２）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（３）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（４）
で表される。
ここで、式（３）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、βWL＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９（ａ）～（ｃ）に読出し動作を示しており、図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図９（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
　前記各ページに含まれる各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層の対向する両側面を覆い、且つ互いに分離した第１のゲート導体層と、第２のゲート導体層と、
　前記第２のゲート絶縁層を覆う第３のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持し、
　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
　ページ消去動作時には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層は第１のプレート線と接続し、前記第２のゲート導体層は第２のプレート線と接続し、前記第３のゲート導体層はワード線と接続し、
　前記ページ消去動作時に前記第２のプレート線を第１の時刻に第１の電圧から第２の電圧に下降させ、第２の時刻に前記第１のプレート線を第３の電圧から第４の電圧に、前記ワード線の電圧を第５の電圧から第６の電圧に上昇させ、第３の時刻に前記第２のプレート線を前記第２の電圧から前記第１の電圧に戻すことにより、前記チャネル半導体層の前記正孔群を前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から抜き取り、
　第４の時刻に前記第１のプレート線を前記第４の電圧から前記第３の電圧に、前記ワード線の電圧を前記第６の電圧から前記第５の電圧に戻すことにより、前記第１のプレート線と前記ワード線とが容量結合している、前記チャネル半導体層の電圧を下降させ、前記第２のデータ保持電圧にする、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記行方向と前記列方向とに配列された前記メモリセルの前記第１のプレート線と、前記第２のプレート線の一方もしくは両方は、隣接する前記メモリセルに共通に配設されていることを特徴とする（第２発明）。
　上記の第１発明において、前記第１の電圧と、前記第５の電圧の一方もしくは両方は、接地電圧であることを特徴とする（第３発明）。
　上記の第３発明において、前記第２の電圧は、前記接地電圧よりも低い負電圧であることを特徴とする（第４発明）。
　上記の第１発明において、前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量と、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量との総和の容量が、前記第３のゲート導体層と前記チャネル半導体層との間の第３のゲート容量よりも大きいことを特徴とする（第５発明）。
　前上記の第１発明において、記半導体母体の軸方向から見たときに、前記第１のゲート導体層及び第２のゲート導体層が、前記第１のゲート絶縁層を囲んで互いに対向して分離していることを特徴とする（第６発明）。
　上記の第１発明において、前記インパクトイオン化現象は、前記第１のゲート導体層と、前記第３のゲート導体層との間の前記チャネル半導体層の内部に生じ、正孔群を前記チャネル半導体層の内部に生成することを特徴とする（第７発明）。
　上記の第１発明において、前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記ワード線と、前記第１のプレート線と、前記第２のプレート線に平行に配設されていることを特徴とする（第８発明）。
　上記の第１発明において、全ページ消去動作時には、ロウデコーダー回路に全ページ選択信号が入力し、全ての前記ページが選択され、消去されることを特徴とする（第９発明）。
　上記の第１発明において、前記ページ消去動作時に前記ソース線および前記ビット線の
第１実施形態に係るダイナミック フラッシュメモリセルの構造を示す図である。 第１実施形態に係るダイナミック フラッシュメモリセルの消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルの書込み動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルの読出し動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルのビット線ＢＬと、ソース線ＳＬに正負バイアスのパルス入力をしないページ消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルのビット線ＢＬと、ソース線ＳＬに正負バイアスのパルス入力をしないページ消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルのメモリセルアレイにおいて、ビット線ＢＬと、ソース線ＳＬに正負バイアスのパルス入力をしないページ消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルのメモリセルアレイにおいて、ビット線ＢＬと、ソース線ＳＬに正負バイアスのパルス入力をしないページ消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルのメモリセルアレイにおいて、ビット線ＢＬと、ソース線ＳＬに正負バイアスのパルス入力をしないページ消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルのメモリセルアレイにおいて、ビット線ＢＬと、ソース線ＳＬに正負バイアスのパルス入力をしないページ消去動作メカニズムを説明するための図である。 第１実施形態に係るダイナミック フラッシュメモリセルのメモリセルアレイにおいて、ビット線ＢＬと、ソース線ＳＬに正負バイアスのパルス入力をしないページ消去動作メカニズムを説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。
（第１実施形態）
　図１～図４を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ読出しメカニズムを説明する。
　図１は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示しており、（ａ）は斜視図、（ｂ）は第１及び第２のゲート導体層５ａ、５ｂの部分で水平に切った断面図である。基板上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）と、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）とがある。また、第２のゲート絶縁層４ｂを囲むように第３のゲート導体層５ｃ（特許請求の範囲の「第３のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａと第２のゲート導体層５ｂとは、第３のゲート導体層５ｃから絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）を介して分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃからなるダイナミック フラッシュ メモリセル９が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１のプレート線ＰＬ１（特許請求の範囲の「第１のプレート線」の一例である）に、第２のゲート導体層５ｂは第２のプレート線ＰＬ２（特許請求の範囲の「第２のプレート線」の一例である）に、第３のゲート導体層５ｃはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。第１のプレート線ＰＬ１および第２のプレート線ＰＬ２が接続された、第１のゲート導体層５ａおよび第２のゲート導体層５ｂのゲート容量の総和は、ワード線ＷＬが接続された、第３のゲート導体層５ｃのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、第１のプレート線ＰＬ１および第２のプレート線ＰＬ２が接続された、第１のゲート導体層５ａおよび第２のゲート導体層５ｂのゲート容量の総和は、ワード線ＷＬが接続された、第３のゲート導体層５ｃのゲート容量よりも、大きくなるように第１のゲート導体層５ａおよび第２のゲート導体層５ｂのゲート長を、第３のゲート導体層５ｃのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａおよび第２のゲート導体層５ｂのゲート長を、第３のゲート導体層５ｃのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂ、５ｃの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のプレート線ＰＬ１および第２のプレート線ＰＬ２が接続された、第１のゲート導体層５ａおよび第２のゲート導体層５ｂのゲート容量の総和が、ワード線ＷＬが接続された、第３のゲート導体層５ｃのゲート容量よりも、大きくしてもよい。
　なお、ダイナミック フラッシュ メモリセルは、基板１に対して、水平にあってもよい。この場合、図１（ｂ）に示す、第１のゲート導体層５ａと、第２のゲート導体層５ｂの、それぞれの両端の切れ目を繋げたK－K’線は、基板１に対して平行であってもよいし、垂直であってもよい。また、基板１はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板１はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。また、図１（ｂ）では第１のゲート導体層５ａと第２のゲート導体層５ｂが第１のゲート絶縁層４ａを囲む円周方向の長さ（外周長）は同じであるか、それぞれの外周長が異なってもよい。
　図２を用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。ここでは、第２のプレート線ＰＬ２の電圧を、第１のプレート線ＰＬ１の電圧より低くすることにより、正孔群１１を第２のプレート線ＰＬ２に繋がる第２のゲート導体層５ｂ側のチャネル領域７に蓄える。そして。図２（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるN+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された上部ゲート導体層５ｃのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２に印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ書込み動作（特許請求の範囲の「ページ書込み動作」の一例である）を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａに、例えば、１．５Ｖを入力し、ワード線ＷＬの接続された上部ゲート導体層５ｃに、例えば、２．０Ｖを入力する。その結果、図３（ａ）に示したように、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａの内側には、反転層１２ａが形成される。この時、第２のプレート線ＰＬ２の接続された第２のゲート導体層５ｂには、例えば、接地電圧である０Ｖが印加される。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作する。このため、第１のプレート線ＰＬ１の接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。また、第２のプレート線ＰＬ２の接続された第２のゲート導体層５ｂの内側には、反転層は形成されない。
　一方、ワード線ＷＬの接続されたゲート導体層５ｃを有する第３のＮチャネルＭＯＳトランジスタ領域は線形領域で動作させる。この結果、ワード線ＷＬの接続されたゲート導体層５ｃの内側には、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続されたゲート導体層５ｃの内側に全面に形成された反転層１２ｂは、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、ゲート導体層５ｃを有する第３のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７の境界領域（第１の境界領域）で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続されたゲート導体層５ｃを有する第２のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたN+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、生成された正孔群１１は、第２のプレート線ＰＬ２に接地電圧、例えば０Ｖが印加されているため、図３（ｂ）に示すように反転層は形成されていない第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域側のチャネル領域７に集合し、蓄積する。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第３のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）に示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とし、論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層とチャネル領域７との間の第２の境界領域、または、第２の不純物層とチャネル領域７との間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ１、ＰＬ２に印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ（非特許文献１４を参照）、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作と、これに関係するメモリセル構造を説明する。図４Ａ（ａ）～図４A（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４A（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタ領域のしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７がフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、３つの第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第３のゲート導体層５ｃのゲート容量は、第１のプレート線ＰＬ１の接続する第１のゲート導体層５ａの容量と第２のプレート線ＰＬ２の接続する第２のゲート導体層５ｂの容量とを合わせたゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２の接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂの垂直方向の長さを、ワード線ＷＬの接続する第３のゲート導体層５ｃの垂直方向の長さより長くして、ワード線ＷＬの接続する第３のゲート導体層５ｃのゲート容量を、第１のプレート線ＰＬ１の接続する第１のゲート導体層５ａと第２のプレート線ＰＬ２の接続する第２のゲート導体層５ｂの容量とを合わせたゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第３のゲート導体層５ｃの容量であり、CPLは第１のゲート導体層５ａの容量ＣPL1と第２のゲート導体層５ｂの容量ＣPL2とを合わせた容量であり、ＣBLはドレインとなるＮ+層３ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ+層３ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬの電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（１）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくすることができる。しかしメモリセルの微細化に対しては望ましくない。これに対して、第１のプレート線ＰＬ１の接続する第１のゲート導体層５ａ及び第２のプレート線ＰＬ２に接続する第２のゲート導体層５ｂの軸方向の長さを、ワード線ＷＬの接続する第３のゲート導体層５ｃの軸方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくできる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２に印加する電圧条件と、フローティングボディの電位は、読出し動作を行うための一例であり、読出し動作ができる他の動作条件であってもよい。
　図５Ａと図５Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのビット線ＢＬと、ソース線ＳＬの一方もしくは両方に正バイアスまたは負バイアスのパルス入力をしないページ消去動作（特許請求の範囲の「ページ消去動作」の一例である）を説明する。ページ消去動作が始まると、第１の時刻Ｔ１（特許請求の範囲の「第１の時刻」の一例である）に第２のプレート線ＰＬ２の電圧は、第１の電圧Ｖ１（特許請求の範囲の「第１の電圧」の一例である）から第２の電圧Ｖ２（特許請求の範囲の「第２の電圧」の一例である）に下降する。ここで、第１の電圧Ｖ１は、例えば、接地電圧Ｖｓｓである０Ｖであり、第２の電圧Ｖ２は、例えば、負バイアスである－２．０Ｖである。この結果、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２、ワード線ＷＬそれぞれ接続する、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃのＮチャネルＭＯＳトランジスタ領域のしきい値電圧が上昇する。したがって、チャネル領域７に正孔群１１を溜めている“1”書込み状態のメモリセルにおいて、第１のゲート導体層５ａ直下に形成されていた反転層１２ａが消える。
　図５Ａの第２の時刻Ｔ２（特許請求の範囲の「第２の時刻」の一例である）に第１のプレート線ＰＬ１の電圧は第３の電圧Ｖ３（特許請求の範囲の「第３の電圧」の一例である）から第４の電圧Ｖ４（特許請求の範囲の「第４の電圧」の一例である）に、ワード線ＷＬの電圧は第５の電圧Ｖ５（特許請求の範囲の「第５の電圧」の一例である）から第６の電圧Ｖ６（特許請求の範囲の「第６の電圧」の一例である）に上昇する。ここで、第３の電圧Ｖ３、第４の電圧Ｖ４、第５の電圧Ｖ５、第６の電圧Ｖ６は、例えば、それぞれ０．８Ｖ、２．０Ｖ、接地電圧である０Ｖ、２．０Ｖである。したがって、フローティング状態のチャネル領域７に容量結合している、プレート線ＰＬ１とワード線ＷＬの電圧の上昇に伴い、チャネル領域７のフローティング状態の電圧は押し上げられる。なお、第２の時刻Ｔ２は、幅をもった時刻であって、第１のプレート線ＰＬ１とワード線ＷＬのどちらかが先に上昇してもよい。
　図５Ａの第３の時刻Ｔ３（特許請求の範囲の「第３の時刻」の一例である）に第２のプレート線ＰＬ２の電圧を第２の電圧Ｖ２から第１の電圧Ｖ１に戻すことにより、フローティング状態のチャネル領域７に容量結合している、プレート線ＰＬ２の電圧の上昇に伴い、チャネル領域７のフローティング状態の電圧はさらに押し上げられる。この結果、チャネル領域７と、第１の不純物層３ａおよび第２の不純物層３ｂの間のＰＮ接合は順バイアスされ、チャネル領域７の正孔群１１が第１の不純物層３ａおよび第２の不純物層３ｂから、図５Ｂに示したように抜き取られる。図５Ｂでは、ページ消去動作時に接地電圧にしたビット線ＢＬとソース線ＳＬにより、チャネル領域７の正孔群１１が第１の不純物層３ａおよび第２の不純物層３ｂへ排出される様子を示している。
　図５Ａの第４の時刻Ｔ４（特許請求の範囲の「第４の時刻」の一例である）に第１のプレート線ＰＬ１の電圧を第４の電圧Ｖ４から第３の電圧Ｖ３に、ワード線ＷＬの電圧を第６の電圧Ｖ６から第５の電圧Ｖ５に戻す。この結果、第１のプレート線ＰＬ１とワード線ＷＬとが容量結合している、フローティング状態のチャネル領域７の電圧を下降させ、第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）にする。このようにビット線ＢＬと、ソース線ＳＬの一方もしくは両方に正バイアスまたは負バイアスのパルス入力をせずにページ消去動作を行うことができる。。
　なお、図５Ａにおいて、ページ消去動作時にビット線ＢＬとソース線ＳＬの電圧は、固定電圧（特許請求の範囲の「固定電圧」の一例である）を印加する。例えば、接地電圧であるＶｓｓ＝０Ｖであっても良い。
　図６Ａ～図６Ｅを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのメモリセルアレイにおいて、ビット線ＢＬと、ソース線ＳＬの一方もしくは両方に正バイアスまたは負バイアスのパルス入力をしないページ消去動作について説明する。図６Ａは、３行×３列のメモリセルＣ００～Ｃ２２がメモリセルブロックの一部を構成している。メモリセルＣ００～Ｃ２２のそれぞれは、図１に示したメモリセルに対応する。ここでは、３行×３列のメモリセルＣ００～Ｃ２２を示すが、実際のメモリセルブロックにおいては、３行×３列よりも大きな行列をメモリセルが構成している。そして、各メモリセルには、ワード線ＷＬ０～ＷＬ２、第１のプレート線ＰＬ１０～ＰＬ１２、第２のプレート線ＰＬ２０～ＰＬ２２、ソース線ＳＬ、ビット線ＢＬ０～ＢＬ２が接続されている。そのゲートにトランスファー信号ＦＴが入力するトランジスタＴ０Ｃ～Ｔ２Ｃは、スイッチ回路を構成している。また、そのゲートをビット線プリチャージ信号ＦＳに接続するトランジスタＴ０Ｄ～Ｔ２Ｄのドレインは、ビット線電源ＶＢに、ソースは、各ビット線ＢＬ０～ＢＬ２に接続する。そして、各ビット線ＢＬ０～ＢＬ２は、スイッチ回路を介して、センスアンプ回路ＳＡ０～ＳＡ２に接続する。ここで、センスアンプ回路は、強制反転型センスアンプ回路であっても良い。ワード線ＷＬ０～ＷＬ２、第１のプレート線ＰＬ１０～ＰＬ１２、第２のプレート線ＰＬ２０～ＰＬ２２は、ロウデコーダー回路ＲＤＥＣ（特許請求の範囲の「ロウデコーダー回路」の一例である）に接続する。センスアンプ回路ＳＡ０～ＳＡ２は、そのゲートをカラム選択線ＣＳＬ０～ＣＳＬ２に接続する対応するトランジスタＴ０Ａ～Ｔ２Ｂを介して、１対の相補の入出力線ＩＯと／ＩＯに接続する。なお、図６Ａは、メモリセルブロック全体に対して、図２の消去動作が行われた状態を示しており、そのチャネル領域７に正孔群１１が蓄積されていない。
　図６Ｂは、任意のタイミングにおいて、メモリセルＣ００～Ｃ２２の内、メモリセルＣ１０、Ｃ０１、Ｃ２１、Ｃ０２、Ｃ１２にランダムに“１”書込みが行われ、そのチャネル領域７に正孔群１１が蓄積された様子を示している。
　図６Cと図６Ｄを用いて、メモリセルC０１、C１１、C２１で構成されるページ（特許請求の範囲の「ページ」の一例である）に関するページ消去動作について説明する。ページ消去動作が始まると、第１の時刻Ｔ１に第２のプレート線ＰＬ２１の電圧は、第１の電圧Ｖ１から第２の電圧Ｖ２に下降する。ここで、第１の電圧Ｖ１は、例えば、接地電圧Ｖｓｓである０Ｖであり、第２の電圧Ｖ２は、例えば、負バイアスである－２．０Ｖである。この結果、第１のプレート線ＰＬ１１、第２のプレート線ＰＬ２１、ワード線ＷＬ１の接続する、第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃのＮチャネルＭＯＳトランジスタ領域のしきい値電圧が上昇する。したがって、チャネル領域７に正孔群１１を溜めている“1”書込み状態のメモリセルC０１、C２１において、第１のゲート導体層５ａ直下に形成されていた反転層１２ａが消える。
　第２の時刻Ｔ２に第１のプレート線ＰＬ１１の電圧は第３の電圧Ｖ３から第４の電圧Ｖ４に、ワード線ＷＬ１の電圧は第５の電圧Ｖ５から第６の電圧Ｖ６に上昇する。ここで、第３の電圧Ｖ３、第４の電圧Ｖ４、第５の電圧Ｖ５、第６の電圧Ｖ６は、例えば、それぞれ０．８Ｖ、２．０Ｖ、接地電圧である０Ｖ、２．０Ｖである。したがって、フローティング状態のチャネル領域７に容量結合している、プレート線ＰＬ１１とワード線ＷＬ１の電圧の上昇に伴い、チャネル領域７のフローティング状態の電圧は押し上げられる。なお、第２の時刻Ｔ２は、幅をもった時刻であって、第１のプレート線ＰＬ１１とワード線ＷＬ１のどちらかが先に上昇してもよい。
　第３の時刻Ｔ３に第２のプレート線ＰＬ２１の電圧を第２の電圧Ｖ２から第１の電圧Ｖ１に戻すことにより、フローティング状態のチャネル領域７に容量結合している、プレート線ＰＬ２１の電圧の上昇に伴い、チャネル領域７のフローティング状態の電圧はさらに押し上げられる。この結果、“1”書込み状態のメモリセルC０１、C２１において、チャネル領域７と、第１の不純物層３ａおよび第２の不純物層３ｂの間のＰＮ接合は順バイアスされ、チャネル領域７の正孔群１１が第１の不純物層３ａおよび第２の不純物層３ｂから、図６Ｃに示したように抜き取られる。
　第４の時刻Ｔ４に第１のプレート線ＰＬ１１の電圧を第４の電圧Ｖ４から第３の電圧Ｖ３に、ワード線ＷＬ１の電圧を第６の電圧Ｖ６から第５の電圧Ｖ５に戻す。この結果、第１のプレート線ＰＬ１１とワード線ＷＬ１とが容量結合している、フローティング状態のチャネル領域７の電圧を下降させ、選択されたページのメモリセルC０１、Ｃ１１、C２１のチャネル領域７の電圧を第２のデータ保持電圧にする。このようにメモリセルアレイにおいて、ビット線ＢＬと、ソース線ＳＬの一方もしくは両方に正バイアスまたは負バイアスのパルス入力をせずにページ消去動作を行うことができる。
　図６Ｅを用いて、全てのページに関する全ページ消去動作（特許請求の範囲の「全ページ消去動作」の一例である）を説明する。ロウデコーダー回路に全ページ選択信号ＡＬＬ（特許請求の範囲の「全ページ選択信号」の一例である）が、入力する場合を示している。ここでは、メモリセルブロック内の全てのワード線ＷＬ０～ＷＬ２、第１のプレート線ＰＬ１０～ＰＬ１２、第２のプレート線ＰＬ２０～ＰＬ２２が選択され、全てのメモリセルＣ００～Ｃ２２に関する消去動作が行われる。
　また、第１のプレート線ＰＬ１と第２プレート線ＰＬ２とが、それぞれが隣接するメモリセルで第１のプレート線ＰＬ１同士と、第２プレート線ＰＬ２同士とが、共有していても良い。この構成においても、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ消去動作を実行することができる。
　なお、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２、ワード線ＷＬ０と平行なソース線ＳＬを分離して配置しても良い。この構成においても、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのページ消去動作を実行することができる。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂ、第３のゲート導体層５ｃを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群１１がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　また、本明細書及び図面の式（１）～（４）は、現象を定性的に説明するために用いた式であり、現象がそれらの式によって限定されるものではない。
　また、図５Ａ及びその説明において、ページ消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群１１を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、第１のプレート線ＰＬ１、第２のプレート線ＰＬ２、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。また、ページ消去動作において、選択されたページのソース線ＳＬに電圧を印加し、ビット線ＢＬはフローティング状態にしても良い。また、ページ消去動作において、選択されたページのビット線ＢＬに電圧を印加し、ソース線ＳＬはフローティング状態にしても良い。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　なお、図１において、第１のプレート線ＰＬ１と第２のプレート線ＰＬ２の接続する第１のゲート導体層５ａと第２のゲート導体層５ｂの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL1＋CPL2＞CWLとすることが、望ましい。しかし、第１のプレート線ＰＬ１と第２のプレート線ＰＬ２を付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL1＋CPL2＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　図６Ａ～図６Ｅにおいては、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルのページ消去動作を説明したが、“１”と“０”相補のデータを記憶する２個の半導体母体から成る１ビットの高速ダイナミック フラッシュ メモリセルのページ消去動作に関しても本発明は有効である。
　図６Ａ～図６Ｅにおいては、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルが単層のメモリアレイでページ消去動作を説明したが、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルを多段に積んだ多層のメモリアレイに関しても本発明は有効である。
　なお、図５Ａと図５Ｂ、図６Ａ～図６Ｅにおいて、ワード線ＷＬに接続する第３のゲート導体層５ｃを少なくとも２個のゲート導体層に分割されていても良い。分離されたゲート導体層を同期、または非同期で動作させて、ダイナミック フラッシュ メモリセルの機能を満足することが出来る。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルは、書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、第１のプレート線ＰＬ１と、第２のプレート線ＰＬ２に接続する第１のゲート導体層５ａ、第２のゲート導体層５ｂは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　本発明の第１実施形態では、第１のプレート線ＰＬ１に接続する第１のゲート導体層５ａと、第２のプレート線ＰＬ２に接続する第２のゲート導体層５ｂと、が第１のゲート絶縁層４ａを囲んで、分離して形成される。第２のプレート線ＰＬ２に印加する電圧を、第１のプレート線ＰＬ１に印加する電圧より低くすることにより、正孔群は、第２のプレート線ＰＬ２に接続する第２のゲート導体層５ｂ寄りのチャネル領域７ａに蓄積される。これにより、チャネル領域７ａの全体を１つのゲート電極で囲った構造と比べて、多くの正孔群を蓄積することができる。また、読み出し動作において、第２のゲート導体層５ｂに印加する電圧によりチャネル領域７ａのフローティングボディ電圧を制御できる。これによって、読み出し動作において、より安定したバックバイアス効果を維持できる。これらにより、より広い動作マージンを持つダイナミック フラッシュ メモリセルが実現する。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのビット線ＢＬと、ソース線ＳＬに正負バイアスのパルス入力をせずに接地電圧状態で、ページ消去動作を行うことができる。この結果、非選択メモリセルへの干渉（Ｄｉｓｔｕｒｂａｎｃｅ）が著しく抑制でき、信頼性の高い半導体メモリ装置を提供できる。また、ページ消去動作のための、ビット線ＢＬとソース線ＳＬの選択の必要がなく、高速でかつコンパクトな回路が提供できる。この結果、低消費電力で低コストの半導体メモリ半導体装置が実現できる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　２層のゲート導体層を分離するための絶縁層
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＷＬ：　ワード線
ＦＢ：　フローティングボディ

ＣＬ11～ＣＬ33：　メモリセル
ＳＬ：　ソース線
ＢＬ1～ＢＬ3、ＢＬ：　ビット線
ＰＬ1～ＰＬ3、ＰＬ：　プレート線
ＷＬ1～ＷＬ3、ＷＬ：　ワード線

Ｃ００～Ｃ２２：　メモリセル
ＳＬ：　ソース線
ＢＬ０～ＢＬ２：　ビット線
ＰＬ１０～ＰＬ１２：　第１のプレート線
ＰＬ２０～ＰＬ２２：　第２のプレート線
ＷＬ０～ＷＬ２：　ワード線
ＳＡ０～ＳＡ２：　センスアンプ回路
Ｔ０Ａ～Ｔ２Ｄ：ＭＯＳトランジスタ
ＩＯ、／ＩＯ：入出力線
ＣＳＬ０～ＣＳＬ２：カラム選択線
ＲＤＥＣ：ロウデコーダー回路
ＡＬＬ：全ページ選択信号

１１０：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜

Claims (10)

  1. 　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されたメモリ装置であって、
    　前記各ページに含まれる各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の対向する両側面を覆い、且つ互いに分離した第１のゲート導体層と、第２のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第３のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持し、
    　ページ書込み動作時には、前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とし、
    　ページ消去動作時には、前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、前記第３のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とし、
    　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層は第１のプレート線と接続し、前記第２のゲート導体層は第２のプレート線と接続し、前記第３のゲート導体層はワード線と接続し、
    　前記ページ消去動作時に前記第２のプレート線を第１の時刻に第１の電圧から第２の電圧に下降させ、第２の時刻に前記第１のプレート線を第３の電圧から第４の電圧に、前記ワード線の電圧を第５の電圧から第６の電圧に上昇させ、第３の時刻に前記第２のプレート線を前記第２の電圧から前記第１の電圧に戻すことにより、前記チャネル半導体層の前記正孔群を前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から抜き取り、
    　第４の時刻に前記第１のプレート線を前記第４の電圧から前記第３の電圧に、前記ワード線の電圧を前記第６の電圧から前記第５の電圧に戻すことにより、前記第１のプレート線と前記ワード線とが容量結合している、前記チャネル半導体層の電圧を下降させ、前記第２のデータ保持電圧にする、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記行方向と前記列方向とに配列された前記メモリセルの前記第１のプレート線と、前記第２のプレート線の一方もしくは両方は、隣接する前記メモリセルに共通に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記第１の電圧と、前記第５の電圧の一方もしくは両方は、接地電圧である、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記第２の電圧は、前記接地電圧よりも低い負電圧である、
    　ことを特徴とする請求項３に記載の半導体素子を用いたメモリ装置。
  5. 　前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量と、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量との総和の容量が、前記第３のゲート導体層と前記チャネル半導体層との間の第３のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  6. 　前記半導体母体の軸方向から見たときに、前記第１のゲート導体層及び第２のゲート導体層が、前記第１のゲート絶縁層を囲んで互いに対向して分離している、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  7. 　前記インパクトイオン化現象は、前記第１のゲート導体層と、前記第３のゲート導体層との間の前記チャネル半導体層の内部に生じ、正孔群を前記チャネル半導体層の内部に生成する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記ソース線は、前記列方向に配列された前記メモリセル毎に分離され、前記ワード線と、前記第１のプレート線と、前記第２のプレート線に平行に配設されている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  9. 　全ページ消去動作時には、ロウデコーダー回路に全ページ選択信号が入力し、全ての前記ページが選択され、消去される、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  10. 　前記ページ消去動作時に前記ソース線および前記ビット線の電圧は、固定電圧を印加する、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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