WO2023112146A1 - メモリ装置 - Google Patents

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WO2023112146A1
WO2023112146A1 PCT/JP2021/046045 JP2021046045W WO2023112146A1 WO 2023112146 A1 WO2023112146 A1 WO 2023112146A1 JP 2021046045 W JP2021046045 W JP 2021046045W WO 2023112146 A1 WO2023112146 A1 WO 2023112146A1
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康司 作井
理一郎 白田
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
理一郎 白田
望 原田
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    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Definitions

  • the present invention relates to a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIGS. 7(a) to 7(d) show the write operation of a DRAM memory cell composed of a single MOS transistor without the aforementioned capacitor
  • FIGS. 8(a) and 8(b) show the operation The problem is shown in FIGS. 9(a) to 9(c) for the read operation (see Non-Patent Documents 7 to 10).
  • FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the MOS transistor 110 has no capacitor. A memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110 is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line.
  • both the bit line BL connected to the drain N + layer and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the MOS transistor 110 is turned on by setting the gate voltage to about half the drain voltage.
  • the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104 .
  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 7(c) shows how the "1" write state is rewritten to the "0" write state.
  • the capacitance CFB of the floating body consists of the capacitance CWL between the gate connected to the word line and the floating body, and the source N + layer 103 connected to the source line.
  • FIGS. 9(a) to (c) The read operation is shown in FIGS. 9(a) to (c), where FIG. 9(a) shows a "1" write state and FIG. 9(b) shows a "0" write state.
  • FIGS. 9(a) to (c) show a "1" write state
  • FIG. 9(b) shows a "0" write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. Therefore, it has been difficult to commercialize a DRAM memory cell that does not actually have a capacitor.
  • Non-Patent Document 8 and Non-Patent Document 15 describe a method of applying a negative voltage of -1.5 V to unselected word lines WL to extend the "1" write retention characteristic. However, since a voltage of 1.8 V is applied to the bit line BL during writing, a voltage of 3.3 V is applied between the gate and the drain, and a gate-induced drain leakage current (GIDL current) is generated in the memory cell connected to the unselected WL. It is also described that destruction of "0" storage data occurs.
  • FIG. 10 shows part of a memory cell block of 2 rows ⁇ 2 columns of DRAM memory cells Cell_00 to Cell_11, which is composed of one MOS transistor.
  • the purpose of applying a negative voltage to the unselected word lines is to protect "1" data. was a big problem.
  • JP-A-2-188966 JP-A-3-171768 Japanese Patent No. 3957774 US2008/0137394 A1 US2003/0111681 A1
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the memory device includes: A memory device in which a page is composed of a plurality of memory cells arranged in a row direction on a substrate and a memory block is composed of a plurality of pages arranged in a column direction, each memory cell included in each page, a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; a first gate insulating layer surrounding part or all of a side surface of the semiconductor base body between the first impurity layer and the second impurity layer and in contact with or close to the first impurity layer; and, a second gate insulating layer surrounding the side surface of the semiconductor base, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer covering part or all of the first gate insulating layer; a second gate conductor layer covering the second gate insulating layer; the semiconductor matrix
  • the word line By disconnecting from the drive circuit, the word line is brought into a zero volt floating state, and at a third reset time after the second reset time, the word line is brought to 0 volts to capacitively couple between the word line and the drive control line. (first aspect of the invention).
  • the formation of the hole group in the channel semiconductor layer of the selected page due to the impact ionization phenomenon causes the voltage of the channel semiconductor layer of the selected page to rise. to the first data holding voltage (third invention).
  • the first gate capacitance between the first gate conductor layer and the channel semiconductor layer is equal to the second gate capacitance between the second gate conductor layer and the channel semiconductor layer. It is characterized by being larger than the capacity (fourth invention).
  • the first gate conductor layer surrounds the first gate insulating layer and is separated into at least two conductor layers when viewed from the axial direction of the semiconductor base. It is characterized (fifth invention).
  • the impact ionization phenomenon occurs inside the channel semiconductor layer in the vicinity between the first gate conductor layer and the second gate conductor layer, and converts the hole groups into the It is characterized by being generated inside the channel semiconductor layer (sixth invention).
  • a ground voltage or a voltage higher than a ground voltage is applied to the selected drive control lines, and the unselected drive lines
  • the control line is characterized by being in a negative voltage floating state (seventh invention).
  • the first gate conductor layer comprises a third gate conductor layer and a fourth gate conductor layer separated from each other,
  • the third gate conductor layer is connected to the first select gate line
  • the fourth gate conductor layer is connected to the drive control line
  • the third gate conductor layer is connected to the second select gate. connect with the line
  • the first select gate line and the second select gate line are set to 0 volts, and capacitive coupling between the first select gate line and the drive control line and the second select gate line are performed.
  • the negative voltage floating state by disconnecting the drive control line from the drive circuit by capacitive coupling between the select gate line of and the drive control line; (8th invention).
  • the formation of the hole group in the channel semiconductor layer of the selected page due to the impact ionization phenomenon causes the voltage of the channel semiconductor layer of the selected page to rise. to the first data retention voltage (a tenth invention).
  • the total capacitance of the gate capacitances between the first gate conductor layer and the third gate conductor layer and the semiconductor matrix is equal to the total capacitance of the gate capacitances between the second gate conductor layer and the semiconductor matrix. is smaller than the second gate capacitance between (11th invention).
  • the impact ionization phenomenon occurs inside the channel semiconductor layer in the vicinity between the second gate conductor layer and the third gate conductor layer, and converts the hole groups into the It is characterized by being generated inside the channel semiconductor layer (a twelfth invention).
  • the selected drive control line is applied with a ground voltage or higher voltage
  • the unselected drive control line is applied with a ground voltage or higher.
  • the control line is characterized by being in a negative voltage floating state (the thirteenth invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment;
  • FIG. The gate capacitance of the first gate conductor layer 5a connected to the plate line PL of the memory device having the SGT according to the first embodiment is greater than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 10 is a diagram for explaining the effect of increasing the .
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a page erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment
  • FIG. 10 is an operation waveform diagram for explaining the operation of setting the plate line PL of the unselected page of the memory device having the SGT according to the first embodiment to a negative voltage
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment
  • FIG. 10 is an operation waveform diagram for explaining the operation of setting the plate line PL of the unselected page of the memory device having the SGT according to the first embodiment to a negative voltage
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page
  • FIG. 10 is an operation waveform diagram for explaining the operation of setting the plate line PL of the unselected page of the memory device having the SGT according to the first embodiment to a negative voltage
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment;
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment;
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment;
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment;
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment;
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment;
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment;
  • FIG. 3 is a circuit block diagram for explaining an operation of setting a plate line PL of an unselected page to a negative voltage in the memory device having SGTs according to the first embodiment;
  • FIG. 10 is a diagram for explaining a write operation of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor;
  • dynamic flash memory memory devices using semiconductor elements (hereinafter referred to as dynamic flash memory) according to embodiments of the present invention will be described with reference to the drawings.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 2 The structure of a dynamic flash memory cell will be described with reference to FIG.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL becomes larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • a data write operation mechanism will be described with reference to FIG. 3
  • a data erase operation mechanism will be described with reference to FIG. 4
  • a data read operation mechanism will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a silicon semiconductor pillar having a conductivity type of P-type or i-type (intrinsic type) formed on a substrate hereinafter, a silicon semiconductor pillar is referred to as a “Si pillar”) 2 (of the “semiconductor matrix” in the claims) ), one of which serves as a source and the other serves as a drain . ”) is formed.
  • Si pillar 2 A portion of the Si pillar 2 between the N + layers 3a and 3b serving as the source and drain becomes a channel region 7 (an example of the "channel semiconductor layer" in the scope of claims).
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b (the “first gate insulating layer” in the claims) surround the channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the scope of claims) and a second gate conductor layer 5a surround the first gate insulation layer 4a and the second gate insulation layer 4b.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6 (which is an example of the "first insulating layer” in the claims).
  • a channel region 7 between the N + layers 3a and 3b is a first channel Si layer 7a surrounded by the first gate insulating layer 4a and a second channel Si layer 7a surrounded by the second gate insulating layer 4b. and the Si layer 7b.
  • the N + layer 3a serving as the source corresponds to the source line SL (an example of the “source line” in the claims), and the N + layer 3b serving as the drain corresponds to the bit line BL (the “bit line” in the claims).
  • the first gate conductor layer 5a is a plate line PL (an example of a “first drive control line” in the scope of claims)
  • the second gate conductor layer 5b is a word line WL (which is an example of "word line” in the claims) are connected respectively.
  • the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. desirable.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is It may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • FIG. 2(a) shows a structural diagram of the dynamic flash memory cell according to the first embodiment of the present invention with only the main parts simplified.
  • a bit line BL, a word line WL, a plate line PL, and a source line SL are connected to the dynamic flash memory cell, and the potential state of the channel region 7 is determined by the voltage state thereof.
  • FIG.2(b) is a figure for demonstrating each capacity
  • the capacitance CFB of the channel region 7 is composed of the capacitance CWL between the gate conductor layer 5b connected to the word line WL and the channel region 7, and the capacitance CWL between the gate conductor layer 5a connected to the plate line PL and the channel region 7.
  • C PL >C WL ⁇ PL > ⁇ WL .
  • FIG. 2(c) is a diagram for explaining changes in the voltage VFB of the channel region 7 when the voltage VWL of the word line WL rises and then falls during read and write operations.
  • FB is as follows.
  • FIG. 3A(a)-(c) and FIG. 3B illustrate a memory write operation (which is an example of a "memory write operation" in the claims) of a dynamic flash memory cell according to a first embodiment of the present invention.
  • FIG. 3A(a) shows the mechanism of the write operation
  • FIG. 3A(b) shows the operation waveforms of the bit line BL, the source line SL, the plate line PL, the word line WL, and the channel region 7 which is the floating body FB.
  • V FB the voltage of channel region 7
  • V FB the voltage of channel region 7
  • Vss is applied to the bit line BL, source line SL and word line WL
  • V PLL is applied to the plate line PL.
  • Vss is 0V and V PLL is 2V.
  • V PLL is 2V.
  • word line WL rises from Vss to V WLH .
  • the second gate conductor layer 5b connected to the word line WL surrounds the channel region 7 and the second N-channel MOS transistor region 7 has a "0" erase threshold voltage of Vt WL "0”
  • the second capacitive coupling between the word line WL and the channel region 7 increases the voltage of the channel region 7 to V FB "0"+ ⁇ BL ⁇ V BLH + ⁇ WL ⁇ Vt WL becomes "0".
  • an annular inversion layer 12b is formed in the channel region 7 on the inner circumference of the second gate conductor layer 5b, and the word line WL and the channel region 7 are separated from each other. block the capacitive coupling of 2.
  • V PLL 2 V
  • an annular inversion layer 12a is formed in the inner channel region 7 of the first gate conductor layer 5a connected to the plate line PL.
  • a pinch-off point 13 exists.
  • the first N-channel MOS transistor region having the first gate conductor layer 5a operates in the saturation region.
  • the second N channel MOS transistor region having second gate conductor layer 5b connected to word line WL operates in the linear region.
  • inversion layer 12b is formed on the entire inner periphery of gate conductor layer 5b.
  • the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line WL is substantially the second N-channel MOS transistor region having the second gate conductor layer 5b. act as a drain.
  • the channel region 7 between the first N-channel MOS transistor region having the first gate conductor layer 5a connected in series and the second N-channel MOS transistor region having the second gate conductor layer 5b The electric field is maximum at the first boundary region of , and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor region having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the generated hole group 9 (an example of the "hole group” in the claims) is the majority carrier of the channel region 7, and the channel region 7 is Charge to positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V). When channel region 7 is positively biased, the threshold voltages of the first N-channel MOS transistor region and the second N-channel MOS transistor region are lowered due to the substrate bias effect.
  • Vb approximately 0 V
  • bit line BL drops from V BLH to Vss. Since the bit line BL and the channel region 7 are capacitively coupled, the final "1" write voltage V FB "1" of the channel region 7 is as follows.
  • VFB "1" Vb - ⁇ WL x VtWL "1" - ⁇ BL x VBLH (7)
  • the coupling ratio ⁇ BL between the bit line BL and the channel region 7 is also small.
  • the threshold voltage of the second N-channel MOS transistor region of the second channel region 7b connected to the word line WL is lowered.
  • a memory write operation is performed by setting the "1" write state of the channel region 7 as a first data retention voltage (which is an example of a "first data retention voltage” in the scope of claims), and logical storage data "1" is stored. ”.
  • Electron-hole pairs may be generated by the impact ionization phenomenon in the third boundary region between the channel semiconductor layer 7b and the channel region 7 may be charged with the generated hole groups 9 .
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL and the potential of the floating body described above are examples for performing the write operation, and other operating conditions under which the write operation can be performed. may be
  • FIG. 4A shows a memory block circuit diagram for explaining the page erase operation. Although a total of 9 memory cells CL11 to CL33 of 3 rows ⁇ 3 columns are shown here, the actual memory block is larger than this matrix. When memory cells are arranged in rows and columns, one direction of the arrangement is called “row direction” (or “row”), and the direction perpendicular thereto is called “column direction” (or “column”).
  • a source line SL, bit lines BL 1 to BL 3 , plate lines PL 1 to PL 3 and word lines WL 1 to WL 3 are connected to each memory cell.
  • memory cells CL21 to CL23 connected to plate line PL2 and word line WL2 of an arbitrary page (which is an example of "page” in the scope of claims) are selected, and page erase is performed. Suppose you do an action.
  • FIG. 4B(a) shows the timing operation waveform diagram of the main nodes of the erase operation.
  • T0 to T12 represent times from the start to the end of the erasing operation.
  • FIG. 4B(b) shows a state in which the hole groups 9 generated by impact ionization in the previous cycle are stored in the channel region 7 at time T0 before the erasing operation.
  • the bit lines BL 1 to BL 3 and the source line SL go from Vss to high voltage states of V BLH and V SLH , respectively.
  • Vss is 0V, for example.
  • the plate line PL 2 and word line WL 2 selected in the page erase operation are changed from the first voltage V PLL to the second voltage V PLH and the third voltage V PLH , respectively, during the next period of time T3 to T4. From Vss to a high voltage state of the fourth voltage VWLH , the inversion layer 12a on the inner circumference of the first gate conductor layer 5a connected to the plate line PL2 to the channel region 7 and the word line WL2 are connected.
  • V BLH and V SLH set the threshold voltages of the second N-channel MOS transistor region on the word line WL2 side and the first N-channel MOS transistor region on the plate line PL2 side to V tWL , respectively. and V tPL , it is desirable that V BLH >V WLH +V tWL and V SLH >V PLH +V tPL .
  • V tWL and V tPL are 0.5 V
  • V WLH and V PLH should be set to 3 V
  • V BLH and V SLH should be set to 3.5 V or more.
  • the floating channel is accompanied by the plate line PL 2 and the word line WL 2 going to the high voltage state of the second voltage V PLH and the fourth voltage V WLH .
  • the voltage in region 7 is boosted by a first capacitive coupling between plate line PL 2 and channel region 7 and a second capacitive coupling between word line WL 2 and channel region 7 .
  • the voltage of the channel region 7 becomes a high voltage from V FB "1" in the "1" write state.
  • the voltages of the bit lines BL 1 to BL 3 and the source line SL are high voltages V BLH and V SLH , the PN junction between the source N + layer 3a and the channel region 7 and the drain N + A boost is possible because the PN junction between layer 3b and channel region 7 is in a reverse biased state.
  • the voltage V FB of the channel region 7 becomes the PN junction formed between the source N + layer 3 a and the P layer channel region 7 and the PN junction formed between the drain N + layer 3 b and the P layer channel region 7 . is the built-in voltage Vb.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages of the bit lines BL 1 -BL 3 and the source line SL rise from Vss to high voltages V BLH and V SLH , respectively.
  • the plate line PL 2 and the word line WL 2 are changed from the second voltage V PLH and the fourth voltage V WLH to the first voltage V at times T9 to T10, respectively.
  • the voltage in the channel region 7 can be efficiently reduced without forming the inversion layer 12a on the plate line PL2 side and the inversion layer 12b on the word line WL2 side in the channel region 7.
  • V FB changes from Vb to V FB "0" due to the first capacitive coupling between plate line PL 2 and channel region 7 and the second capacitive coupling between word line WL 2 and channel region 7 . Therefore, the voltage difference ⁇ V FB between the "1" written state and the "0" erased state of the channel region 7 is expressed by the following equation.
  • VFB “1” Vb - ⁇ WL x VtWL “1” - ⁇ BL x VBLH (7)
  • VFB “0” Vb - ⁇ WL x VWLH - ⁇ PL x ( VPLH - VPL )
  • the sum of ⁇ WL and ⁇ PL is 0.8 or more, ⁇ V FB becomes large, and a sufficient margin can be obtained.
  • the page erase operation mechanism of FIG. 4B(a) will be described.
  • the voltages of the bit lines BL 1 to BL 3 and the source line SL drop from V BLH to Vss and from V SLH to Vss, respectively, and the erase operation ends.
  • the bit lines BL 1 to BL 3 and the source line SL slightly lower the voltage of the channel region 7 by capacitive coupling. Since the voltage of the region 7 is equivalent to the amount raised by the capacitive coupling, the increase and decrease of the voltages of the bit lines BL 1 to BL 3 and the source line SL are canceled out, and as a result, the voltage of the channel region 7 is not affected. .
  • the page erase operation is performed by using the voltage V FB "0" in the "0" erased state of the channel region 7 as the second data retention voltage (which is an example of the "second data retention voltage” in the scope of claims). and assigns it to logical storage data "0".
  • the difference between FIG. 4D and FIG. 4B is that the bit lines BL 1 to BL 3 are set to Vss or floating, and the word line WL 2 is fixed to Vss during the page erase operation.
  • the second N-channel MOS transistor region of word line WL2 is rendered non-conductive and no memory cell current flows. Therefore, the hole group 9 is not generated by the impact ionization phenomenon.
  • the source line SL swings between Vss and V SLH
  • the plate line PL2 swings between V PLL and V PLH , as in FIG. 4B.
  • the hole group 9 is discharged to the first impurity layer N + layer 3a of the source line SL as shown in FIG. 4D(c).
  • the difference between FIG. 4E and FIG. 4B is that the source line SL is kept at Vss or in a floating state, and the plate line PL2 is fixed at Vss during the page erase operation.
  • the bit lines BL 1 to BL 3 rise from Vss to V BLH at times T1 to T2
  • the first N-channel MOS transistor region of the plate line PL 2 becomes non-conductive, and the memory cell current flows. do not have. Therefore, the hole group 9 is not generated by the impact ionization phenomenon.
  • bit lines BL 1 to BL 3 swing between Vss and V BLH
  • word line WL 2 swings between Vss and V WLH , as in FIG. 4B.
  • the hole group 9 is discharged to the second impurity layer N + layer 3b of the bit lines BL 1 to BL 3 as shown in FIG. 4E(c).
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL, and the potential of the floating body described above are examples for performing the page erase operation. It may be an operating condition.
  • FIG. 5A to 5C are diagrams for explaining the read operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 5(a) when the channel region 7 is charged to the built-in voltage Vb (approximately 0.7V), a second N-channel having a second gate conductor layer 5b connected to the word line WL is formed.
  • the threshold voltage of the MOS transistor region is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 5(b) the memory block selected before writing is in the erased state "0" in advance, and the voltage VFB of the channel region 7 is VFB "0".
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1” are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL and the potential of the floating body described above are examples for performing the read operation, and other operating conditions that allow the read operation. may be
  • 3 rows ⁇ 3 columns of memory cells C00 to C22 form part of a memory cell block.
  • memory cells C00 to C22 of 3 rows ⁇ 3 columns are shown, but in an actual memory cell block, memory cells form a matrix larger than 3 rows ⁇ 3 columns.
  • Word lines WL0 to WL2, plate lines PL0 to PL2, source lines SL, and bit lines BL0 to BL2 are connected to each memory cell.
  • Inter-wiring capacitances CWP0, CWP1, and CWP2 are respectively the inter-wiring capacitance between word line WL0 and plate line PL0, the inter-wiring capacitance between word line WL1 and plate line PL1, and the word line WL2 and plate line capacitance.
  • Transistors T0C to T2C whose gates receive the transfer signal FT, form a switch circuit.
  • the drains of the transistors T0D to T2D whose gates are connected to the bit line precharge signal FS, are connected to the bit line power supply VB, and the sources are connected to the bit lines BL0 to BL2.
  • the bit lines BL0 to BL2 are connected to sense amplifier circuits SA0 to SA2 (which are examples of the "sense amplifier circuit" in the scope of claims) through switch circuits.
  • the word lines WL0 to WL2 and the plate lines PL0 to PL2 are connected to a row decoder circuit RDEC, which is a driving circuit for them (an example of the "driving circuit” in the claims).
  • Sense amplifier circuits SA0-SA2 are connected to a pair of complementary input/output lines IO and /IO via transistors T0A-T2B having their gates connected to column select lines CSL0-CSL2. Note that FIG. 6A shows a state in which, for example, the erase operation shown in FIG.
  • FIG. 6B shows an operation waveform diagram in which "1" is randomly written to the memory cells C01 and C21 among the memory cells C00 to C22 in FIG. 6A, and hole groups 9 are accumulated in the channel semiconductor layer 7 thereof. ing.
  • a first voltage V1 is applied to the word lines WL0 to WL2 at a first time T1 before the page write operation is started.
  • the first voltage V1 is, for example, 0 V of the ground voltage (an example of the "ground voltage” in the claims) Vss.
  • the plate lines PL0 to PL2 are separated from the row decoder circuit, which is a driving circuit, and are in a negative voltage floating state (an example of a "negative voltage floating state" in the scope of claims).
  • the hole groups 9 stored in the channel regions 7 of the memory cells of the unselected pages mainly exist on the side of the plate lines PL0 to PL2.
  • the inversion layer 12a of the channel region 7 disappears. Therefore, reduction of hole group 9, which is a signal, is prevented.
  • a first voltage V1 is applied to the bit lines BL0 to BL2 and the source line SL.
  • the word line WL1 of the selected page rises from the first voltage V1 to the second voltage V2.
  • the second voltage V2 is, for example, 2.0V.
  • the plate line PL1 of the selected page rises from the negative voltage floating state of the third voltage V3 to the fourth voltage V4.
  • the fourth voltage V4 is, for example, 1.3V.
  • the bit lines BL0 and BL2 to which "1" is written rise from the first voltage V1 to the fifth voltage V5.
  • the fifth voltage V5 is, for example, 0.8V.
  • the threshold voltages of the first N-channel MOS transistor region and the second N-channel MOS transistor region are as high as 1.2V, for example. Therefore, the first N-channel MOS transistor region operates in the saturation region and the second N-channel MOS transistor region operates in the linear region. As a result, source side impact ionization occurs between the first N-channel MOS transistor region and the second N-channel MOS transistor region, and the channel semiconductors of memory cells C01 and C21 as shown in the circuit block diagram of FIG. 6C. Hole groups 9 are accumulated in layer 7 .
  • the first reset time (which is an example of the "first reset time” in the scope of claims).
  • the plate line PL1 of the selected page is lowered from the fourth voltage V4 to the sixth voltage V6.
  • the sixth voltage V6 is 0V, for example.
  • the MOS transistor driving the plate line PL1 in the row decoder circuit RDEC becomes non-conductive (the row decoder not shown in the circuit RDEC).
  • the plate line PL1 of the selected page is disconnected from the row decoder circuit, which is the drive circuit, and is placed in a floating state of the sixth voltage V6, for example, a zero volt floating state ("zero volt floating state" in the scope of claims). is an example).
  • the word line WL1 of the selected page drops from the second voltage V2 to the first voltage V1.
  • the inter-wiring capacitance CWP1 between the word line WL1 and the plate line PL1 lowers the plate line PL1 to the negative voltage floating state of the third voltage V3.
  • the bit lines BL0 and BL2 to which "1" has been written drop from the fifth voltage V5 to the first voltage V1, and the page write operation ends. Therefore, after the third reset time R3, all the plate lines PL0 to PL2 are disconnected from the row decoder circuit, which is the drive circuit, and enter the negative voltage floating state of the third voltage V3. As a result, the hole groups 9 stored in the channel regions 7 of the memory cells of the unselected pages mainly exist on the side of the plate lines PL0 to PL2. As a result, recombination of holes and electrons at the PN junction between the bit line BL and the channel region 7 is suppressed.
  • the bit lines BL0 and BL2 to which "1" is written may drop from the fifth voltage V5 to the first voltage V1 before or after the third reset time.
  • FIG. 6D "1" is randomly written to the memory cells C10, C01, C21, C02, and C12 among the memory cells C00 to C22 at arbitrary timing, and the hole group 9 is generated in the channel semiconductor layer 7 thereof.
  • Fig. 3 shows an accumulated circuit block diagram;
  • FIG. 6E shows an operational waveform diagram for reading the memory cell of FIG. 6D.
  • a first voltage V1 is applied to the word lines WL0 to WL2 at the third time T3 before the page read operation (which is an example of the "page read operation" in the scope of claims) is started.
  • the first voltage V1 is, for example, 0 V of the ground voltage Vss.
  • the plate lines PL0 to PL2 are disconnected from the row decoder circuit, which is a drive circuit, and are in a negative voltage floating state of a third voltage V3 of -0.4V, for example.
  • the hole groups 9 stored in the channel regions 7 of the memory cells of the unselected pages mainly exist on the side of the plate lines PL0 to PL2.
  • the inversion layer 12a of the channel region 7 disappears by setting the plate lines PL0 to PL2 to a negative voltage floating state. Therefore, reduction of hole group 9, which is a signal, is prevented.
  • a first voltage V1 is applied to the bit lines BL0 to BL2 and the source line SL.
  • the ninth voltage V9 is, for example, 0.8V.
  • the word line WL1 of the selected page is raised from the first voltage V1 to the seventh voltage V7.
  • the seventh voltage V7 is, for example, 1.0V.
  • the plate line PL1 of the selected page rises from the negative voltage floating state of the third voltage V3 to the eighth voltage V8.
  • the eighth voltage V8 is, for example, 0.8V.
  • the plate line PL1 of the selected page drops from the eighth voltage V8 to the sixth voltage V6.
  • the sixth voltage V6 is 0V, for example.
  • the MOS transistor driving the plate line PL1 in the row decoder circuit RDEC becomes non-conductive (the inside of the row decoder circuit RDEC is not shown).
  • the plate line PL1 of the selected page is disconnected from the row decoder circuit, which is the driving circuit, and enters the floating state of the sixth voltage V6, for example, the zero volt floating state.
  • the word line WL1 of the selected page is lowered from the seventh voltage V7 to the first voltage V1.
  • the inter-wiring capacitance CWP1 between the word line WL1 and the plate line PL1 lowers the plate line PL1 to the negative voltage floating state of the third voltage V3.
  • the bit line BL1 that has read "0" drops from the ninth voltage V9 to the first voltage V1, and the page read operation ends. Therefore, after the third reset time R3, all plate lines PL0 to PL2 are in the negative voltage floating state of the third voltage V3.
  • the hole groups 9 stored in the channel regions 7 of the memory cells of the unselected pages mainly exist on the side of the plate lines PL0 to PL2.
  • the inversion layer 12a of the channel region 7 disappears by disconnecting the plate lines PL0 to PL2 from the row decoder circuit, which is a driving circuit, and putting them in a negative voltage floating state. Therefore, reduction of hole group 9, which is a signal, is prevented. It should be noted that the time at which the bit line BL1 that has read "0" is lowered from the ninth voltage V9 to the first voltage V1 may be before or after the third reset time.
  • the transistors T0D to T2D are used as the bit line load transistors, and the memory cells C01 to C21 are precharged to the ninth voltage V9.
  • the memory cells C01 to C21 may be statically read to the bit lines BL0 to BL2 by making the cell current and the conduction current of the load transistor compete with each other.
  • a page product-sum read operation in which at least two of the word lines are multiple-selected (an example of the "page product-sum read operation" in the scope of claims) is also possible.
  • the page sum-of-products read operation for example, three word lines WL0 to WL2 are multiple-selected in FIG. 6D.
  • Each memory cell current Icell is added in each bit line BL0-BL2. In this case, a static readout that balances the memory cell current and the load transistor conduction current is desirable.
  • FIG. 6G shows the structure of a dynamic flash memory cell according to a second embodiment of the invention.
  • a silicon semiconductor pillar 2 (hereinbelow, the silicon semiconductor pillar is referred to as a "Si pillar") is placed on a substrate 1 .
  • the Si pillar 2 has, from the bottom, an N + layer 3a, a P layer 7 (hereinafter, a semiconductor region containing acceptor impurities is referred to as a “P layer”), and an N + layer 3b.
  • the P layer 7 between the N + layers 3a and 3b becomes a channel region 7a.
  • a third gate conductor layer 5a (which is an example of a "third gate conductor layer” in the claims) surrounds the first gate insulation layer 4a, and surrounds the second gate insulation layer 4b.
  • a fourth gate conductor layer 5b (which is an example of the "fourth gate conductor layer” in the scope of claims), and the second gate conductor layer 5c surrounds the third gate insulating layer 4c.
  • the third gate conductor layer 5a and the fourth gate conductor layer 5b are separated by an insulating layer 6a, and the fourth gate conductor layer 5b and the second gate conductor layer 5c are separated by an insulating layer 6b.
  • the N + layers 3a, 3b, the P layer 7, the first gate insulating layer 4a, the second gate insulating layer 4b, the third gate insulating layer 4c, the third gate conductor layer 5a, and the fourth gate conductor are formed.
  • a dynamic flash memory cell is formed consisting of layer 5b and second gate conductor layer 5c.
  • the N + layer 3a is connected to the source line SL
  • the N + layer 3b is connected to the bit line BL
  • the third gate conductor layer 5a is connected to the first selection gate line SG1.
  • the fourth gate conductor layer 5b serves as the plate line PL
  • the second gate conductor layer 5c serves as the second selection gate line SG2 (an example of the "second selection gate line” in the claims). (which is an example of the "select gate line" of the ).
  • the gate capacitance of the third gate conductor layer 5a connected to the first selection gate line SG1 and the fourth gate conductor layer 5b connected to the plate line PL is the second selection gate capacitance. It is desirable to have a structure that is larger than the gate capacitance of the second gate conductor layer 5c connected to the gate line SG2.
  • any one or all of the third gate conductor layer 5a, the fourth gate conductor layer 5b, and the second gate conductor layer 5c are divided into two or more in a plan view, and each of them is a first selected layer. They may be operated synchronously or asynchronously as conductor electrodes of gate lines, plate lines, and second selection gate lines. This also provides dynamic flash memory operation.
  • a gate conductor layer connected to at least one or more plate lines PL may be provided. Each may be operated synchronously or asynchronously as a conductor electrode of the plate line. This also provides dynamic flash memory operation.
  • FIG. 6H(a) shows the voltages V SG1 and V SG2 applied to the first select gate line SG1, the second select gate line SG2 , and the plate line PL after "1" is written, for example, as follows: Although the same voltage of 0 V is shown, the hole groups 10 stored in the channel region 7a spread over the entire channel region 7a. On the other hand, in FIG.
  • 0 V is applied to the first select gate line SG1, the second select gate line SG2, and the plate line PL, which are V SG1 and V SG2 , respectively, after "1" is written, and , V PL are in a floating state of ⁇ 0.4 V, for example, the hole group 10 stored in the channel region 7a is surrounded by the fourth gate conductor layer 5b connected to the plate line PL. gather in the channel region 7a. This is because the positively charged hole groups 10 are higher than the third gate conductor layer 5a and the second gate conductor layer 5b of the first select gate line SG1 and the second select gate line SG2 to which 0 V is applied.
  • the hole group 10 is shielded from the PN junction between the N + layer 3a serving as the source and the channel region 7a and the PN junction between the N + layer 3b serving as the drain and the channel region 7a. be. This suppresses the recombination of holes and electrons at the PN junction between the N + layer 3a serving as the source and the channel region 7a and the PN junction between the N + layer 3b serving as the drain and the channel region 7a. be done.
  • V BL 0V is applied to the bit line BL of the memory cell Cell_10 that maintains "0" erase data.
  • V BL 0.8 V is applied to the bit line BL of the memory cell Cell_11 to which "1" data is to be written.
  • 3 rows ⁇ 3 columns of memory cells C00 to C22 shown in FIG. 6G form part of a memory cell block.
  • memory cells C00 to C22 of 3 rows ⁇ 3 columns are shown, but in an actual memory cell block, memory cells form a matrix larger than 3 rows ⁇ 3 columns.
  • Each memory cell is connected to first select gate lines SG10 to SG12, plate lines PL0 to PL2, second select gate lines SG20 to SG22, source line SL, and bit lines BL0 to BL2.
  • Inter-wiring capacitances CS1P0, CS2P0, CS1P1, CS2P1, CS1P2, and CS2P2 are the inter-wiring capacitances between the first select gate line SG10, the second select gate line SG20, and the plate line PL0, respectively.
  • Inter-wiring capacitance between the gate line SG11, the second select gate line SG21 and the plate line PL1, Inter-wiring capacitance between the first select gate line SG12, the second select gate line SG22 and the plate line PL2 be.
  • bit lines BL0 to BL2 are connected to sense amplifier circuits SA0 to SA2 via transistors T0C to T2C, which are switch circuits.
  • the first selection gate lines SG10-SG12, the plate lines PL0-PL2, and the second selection gate lines SG20-SG22 are connected to the row decoder circuit RDEC.
  • Sense amplifier circuits SA0-SA2 are connected to a pair of complementary input/output lines IO and /IO via transistors T0A-T2B having their gates connected to column select lines CSL0-CSL2. Note that FIG. 6J shows a state in which, for example, the erase operation shown in FIG. 4B has been performed in advance over the entire memory cell block, and the hole groups 10 are not accumulated in the channel region 7a.
  • FIG. 6K shows an operation waveform diagram in which "1" is randomly written to the memory cells C01 and C21 among the memory cells C00 to C22 in FIG. 6J and the hole groups 10 are accumulated in the channel region 7a.
  • the first voltage V1 is applied to all the first and second select gate lines SG10 to SG22.
  • the first voltage V1 is, for example, 0 V of the ground voltage Vss.
  • the plate lines PL0 to PL2 are separated from the row decoder circuit, which is a driving circuit, and are set to a third voltage V3, which is a negative voltage floating state of -0.4V, for example.
  • the hole groups 10 stored in the channel regions 7a of the memory cells of the non-selected pages mainly exist on the side of the plate lines PL0 to PL2.
  • recombination of holes and electrons at PN junctions between the bit line BL and the channel region 7a and between the source line SL and the channel region 7a is suppressed.
  • a first voltage V1 is applied to the bit lines BL0 to BL2 and the source line SL.
  • the first select gate line SG11 and the second select gate line SG21 of the selected page go from the first voltage V1 to the second voltage V2. go up to
  • the second voltage V2 is, for example, 2.0V.
  • the plate line PL1 of the selected page rises from the negative voltage floating state of the third voltage V3 to the fourth voltage V4.
  • the fourth voltage V4 is, for example, 1.5V.
  • the bit lines BL0 and BL2 to which "1" is written rise from the first voltage V1 to the fifth voltage V5.
  • the fifth voltage V5 is, for example, 0.8V.
  • the threshold voltages of the first N-channel MOS transistor region and the second N-channel MOS transistor region are as high as 1.2V, for example. Therefore, the first N-channel MOS transistor region and the third N-channel MOS transistor region operate in the linear region, and the second N-channel MOS transistor region operates in the saturation region. As a result, source side impact ionization occurs between the second N-channel MOS transistor region and the third N-channel MOS transistor region, and the channel regions of the memory cells C01 and C21 as shown in the circuit block diagram of FIG. 6L. A hole group 10 is accumulated in 7a.
  • the plate line PL1 of the selected page is changed from the fourth voltage V4 to the first voltage at the first reset time R1.
  • 6 voltage V6 is 0V, for example.
  • the MOS transistor driving the plate line PL1 in the row decoder circuit RDEC becomes non-conductive (the inside of the row decoder circuit RDEC is not shown).
  • the plate line PL1 of the selected page is disconnected from the row decoder circuit, which is the driving circuit, and enters the floating state of the sixth voltage V6, for example, the zero volt floating state.
  • the first select gate line SG11 and the first select gate line SG21 of the selected page are lowered from the second voltage V2 to the first voltage V1.
  • the inter-wiring capacitances CS1P1 and CS2P1 between the first select gate line SG11, the second select gate line SG21 and the plate line PL1 bring the plate line PL1 into the negative voltage floating state of the third voltage V3. be pulled down.
  • the bit lines BL0 and BL2 to which "1" has been written drop from the fifth voltage V5 to the first voltage V1, and the page write operation ends.
  • the hole groups 9 stored in the channel regions 7a of the memory cells of the non-selected pages mainly exist on the side of the plate lines PL0 to PL2.
  • the inversion layer 12a of the channel region 7a disappears in the plate lines PL0 to PL2 due to the negative voltage floating state. Therefore, reduction of the hole group 10, which is a signal, is prevented.
  • the bit lines BL0 and BL2 to which "1" is written may drop from the fifth voltage V5 to the first voltage V1 before or after the third reset time.
  • FIG. 6M "1" is randomly written to memory cells C10, C01, C21, C02, and C12 among memory cells C00 to C22 at arbitrary timing, and hole groups 10 are accumulated in the channel region 7a.
  • 1 shows a circuit block diagram of the circuit.
  • FIG. 6N shows an operational waveform diagram for reading the memory cell of FIG. 6M.
  • the first voltage V1 is applied to the first select gate line SG11 and the second select gate line SG21.
  • the first voltage V1 is, for example, 0 V of the ground voltage Vss.
  • the plate lines PL0 to PL2 are disconnected from the row decoder circuit, which is the drive circuit, and are in a negative voltage floating state, for example, in a negative voltage floating state of a third voltage V3 of -0.4V.
  • the hole groups 10 stored in the channel regions 7a of the memory cells of the non-selected pages mainly exist on the side of the plate lines PL0 to PL2.
  • recombination of holes and electrons at the PN junction between bit line BL and channel region 7a is suppressed.
  • the plate lines PL0 to PL2 are disconnected from the row decoder circuit, which is the drive circuit, and are brought into a negative voltage floating state, so that no inversion layer of the inversion layer of the channel region 7a is formed. Therefore, reduction of the hole group 10, which is a signal, is prevented.
  • a first voltage V1 is applied to the bit lines BL0 to BL2 and the source line SL.
  • the ninth voltage V9 is, for example, 0.8V.
  • the first select gate line SG11 and the second select gate line SG21 of the selected page are raised from the first voltage V1 to the seventh voltage V7.
  • the seventh voltage V7 is, for example, 1.0V.
  • the plate line PL1 of the selected page rises from the third voltage V3 floating state to the eighth voltage V8.
  • the eighth voltage V8 is, for example, 0.8V.
  • the page data stored in the first memory cell groups C01, C11, C21 belonging to the first page are read out to the bit lines BL0 to BL2. Since "1" has been written to the memory cells C01 and C21, a memory cell current flows as shown in FIG. 6O, and the bit lines BL0 and BL2 are discharged. On the other hand, the memory cell C11 remains erased with "0", so no memory cell current flows.
  • the plate line PL1 of the selected page drops from the eighth voltage V8 to the sixth voltage V6.
  • the sixth voltage V6 is 0V, for example.
  • the MOS transistor driving the plate line PL1 in the row decoder circuit RDEC becomes non-conductive (the inside of the row decoder circuit RDEC is not shown).
  • the plate line PL1 of the selected page is disconnected from the row decoder circuit, which is the driving circuit, and enters the floating state of the sixth voltage V6, for example, the zero volt floating state.
  • the first select gate line SG11 and the second select gate line SG21 of the selected page drop from the seventh voltage V7 to the first voltage V1.
  • the inter-wiring capacitances CS1P1 and CS2P1 between the first select gate line SG11, the second select gate line SG21 and the plate line PL1 bring the plate line PL1 into the negative voltage floating state of the third voltage V3. be pulled down.
  • the bit line BL1 that has read "0" drops from the ninth voltage V9 to the first voltage V1, and the page read operation ends.
  • the third reset time R3 all the plate lines PL0 to PL2 are disconnected from the row decoder circuit, which is the drive circuit, and enter the negative voltage floating state of the third voltage V3.
  • the hole groups 9 stored in the channel regions 7a of the memory cells of the non-selected pages mainly exist on the side of the plate lines PL0 to PL2.
  • the inversion layer 12a in the channel region 7a disappears. Therefore, reduction of the hole group 10, which is a signal, is prevented.
  • the time at which the bit line BL1 that has read "0" is lowered from the ninth voltage V9 to the first voltage V1 may be before or after the third reset time.
  • the transistors T0D to T2D are used as the bit line load transistors, and the memory cells C01 to C21 are precharged to the ninth voltage V9.
  • the memory cells C01 to C21 may be statically read to the bit lines BL0 to BL2 by making the cell current and the conduction current of the load transistor compete with each other.
  • the dynamic flash memory operation described in this embodiment can be performed even if the horizontal cross-sectional shape of the Si pillar 2 is circular, elliptical, or rectangular. Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • an LDD (Lightly Doped Drain) structure in which an N - layer is inserted between the N + layers 3a and 3b serving as the source and drain and between the channel region 7 (7a) may be employed.
  • a first gate insulating layer 4a and a second gate insulating layer 4b are provided to surround the entire side surface of the Si pillar 2 standing vertically on the substrate.
  • the dynamic flash memory device has been described by taking as an example the SGT having the first gate conductor layer 5a and the second gate conductor layer 5b surrounding the entirety of the two gate insulating layers 4b.
  • the dynamic flash memory device may have any structure as long as it satisfies the condition that the hole groups 9 generated by the impact ionization phenomenon are retained in the channel region 7 .
  • the channel region 7 may be a floating body structure separated from the substrate 1 .
  • Non-Patent Document 10 GAA (Gate All Around: see, for example, Non-Patent Document 10 10) technology and Nanosheet technology (see, for example, Non-Patent Document 11), which is one of the SGTs, the semiconductor matrix in the channel region is formed into the substrate 1
  • the dynamic flash memory operation described above is possible even if it is formed horizontally with respect to the
  • it may be a device structure using SOI (Silicon On Insulator) (for example, see Non-Patent Documents 7 to 10).
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by the present embodiment only needs to satisfy the condition that the channel region has a floating body structure. Also, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, the dynamic flash operation can be performed if the channel region has a floating body structure.
  • the reset voltage of the word line WL, bit line BL, and source line SL is described as Vss, but they may be set to different voltages.
  • FIG. 4A an example of page erase operation conditions is shown.
  • the voltage applied to the word line WL may be changed.
  • a voltage may be applied to the source line SL of the selected page, and the bit line BL may be in a floating state.
  • a voltage may be applied to the bit line BL of the selected page, and the source line SL may be in a floating state.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the second gate conductor layer 5b connected to the word line WL, It is desirable that C PL >C WL .
  • simply adding the plate line PL reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the operating waveform diagrams of FIGS. 6B and 6E specifically specify the voltages of the bit line BL, word line WL, and plate line PL. Any voltage condition that forms the hole group 9 may be used.
  • a gate insulating layer, a gate conductor layer, or the like covers a channel or the like means “to cover”. It also includes the case of surrounding a part of the transistor like a transistor, and the case of overlapping a planar object like a planar transistor.
  • the first gate conductor layer 5a surrounds the entire first gate insulating layer 4a.
  • the first gate conductor layer 5a may have a structure surrounding part of the first gate insulating layer 4a in plan view.
  • the first gate conductor layer 5a may be divided into at least two gate conductor layers to operate as plate line PL electrodes.
  • the second gate conductor layer 5b may be divided into two or more and each may be operated synchronously or asynchronously as a conductor electrode of a word line. This allows for dynamic flash memory operation.
  • FIGS. 6A to 6O the refresh operation of a 1-bit dynamic flash memory cell made up of one semiconductor body has been described, but two semiconductor bodies that store complementary data of "1" and "0" are shown.
  • the present invention is also effective for refreshing 1-bit high-speed dynamic flash memory cells.
  • the 1-bit dynamic flash memory cell made up of one semiconductor body explained the refresh operation in a single layer memory array, but the 1-bit dynamic flash memory cell made up of one semiconductor body
  • the present invention is also effective for a multi-layered memory array in which .
  • the first gate conductor layer 5a may be divided into two or more, and each may be operated synchronously or asynchronously with the same driving voltage or different driving voltages as conductor electrodes of plate lines. .
  • the second gate conductor layer 5b may be divided into two or more pieces, each of which may be operated synchronously or asynchronously with the same drive voltage or different drive voltages as the conductor electrode of the word line. This also provides dynamic flash memory operation.
  • the first gate conductor layer 5a is divided into two or more, at least one of the divided first gate conductor layers functions as the first gate conductor layer 5a.
  • the divided second gate conductor layer 5b at least one of the divided second gate conductor layers functions as the above-described second gate conductor layer 5b.
  • voltage conditions applied to the bit line BL, source line SL, word line WL, plate line PL, first select gate line SG1, and second select gate line SG2, and the voltage of the floating body are determined by the erase operation. , write operation, and read operation, and other voltage conditions may be used as long as the basic operation of the present invention can be performed.
  • the plate line PL of the non-selected page of the dynamic flash memory cell according to the first and second embodiments of the present invention is capacitively coupled with the word line, or is connected between the first select gate line SG1 and the second select gate line SG2.
  • a negative voltage floating state is established by capacitive coupling. All the plate lines PL are set to the negative voltage floating state of the third voltage V3 of -0.4 V, which is a negative voltage, for example.
  • V3 of -0.4 V
  • the hole groups stored in the channel regions 7 of the memory cells of the unselected pages are mainly present on the plate line PL side. As a result, recombination of holes and electrons at the PN junction between the bit line BL and the channel region 7 is suppressed.
  • Non-Patent Document 8 and Non-Patent Document 15 describe a method of applying -1.5 V to unselected word lines WL to extend the retention characteristics of "1" write. However, since a voltage of 1.8 V is applied to the bit line BL during writing, a voltage of 3.3 V is applied between the gate and the drain, and a gate-induced drain leakage current (GIDL current) is generated in the memory cell connected to the unselected WL.
  • GIDL current gate-induced drain leakage current
  • the unselected plate lines PL of the dynamic flash memory cells according to the first and second embodiments of the present invention are capacitively coupled with the word lines WL, or are connected between the first select gate line SG1 and the second select gate line SG2.
  • a negative voltage floating state is established by capacitive coupling. This eliminates the need for well separation in the negative bias generation circuit and decoder circuit. As a result, a large layout area and power consumption can be reduced, and at the same time, a highly reliable memory device can be provided.
  • a Si pillar is formed, but a semiconductor pillar made of a semiconductor material other than Si may be used. This also applies to other embodiments according to the present invention.
  • the dynamic flash memory operation is performed even in the structure in which the conductivity types of the N + layers 3a and 3b and the P layer Si pillar 2 are reversed in polarity.
  • the N-type Si pillar 2 majority carriers are electrons. Therefore, the electron group generated by impact ionization is stored in the channel region 7, and the "1" state is set.
  • a dynamic flash memory which is a memory device using high-density and high-performance SGTs, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having P-type or i-type (intrinsic) conductivity type: N + layers 7, 7a: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductors Layer 6: insulating layer for separating two gate conductor layers BL: bit line SL: source line PL: plate line WL: word line FB: floating body CL11 to CL33 : memory cells SL: source lines BL1 to BL3 , BL: bit lines PL1 to PL3 , PL: plate lines WL1 to WL3 , WL: word lines C00 to C22: memory cells SL: source lines BL0 to BL2: bit lines PL0 to PL2: plate lines WL0 to WL2: word lines SA0 to SA2: sense amplifier circuits T0A to T2D: MOS transistors IO, /IO: input/output line CSL0 ⁇ CSL2: Column selection line 110: D

Landscapes

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Abstract

メモリ装置は、基板上に列状に配列された複数のメモリセルからなるページを備え、前記ページに含まれる各メモリセルの、第１のゲート導体層と、第２のゲート導体層と、第１の不純物領域と、第２の不純物領域に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持するページ書込み動作を行う。前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層はワード線と接続し、前記第２のゲート導体層は駆動制御線と接続する。前記ページ書込み動作と読出し動作において、両動作終了後の第１のリセット時刻に前記駆動制御線を零ボルトに下降させ、第１のリセット時刻以降の第２のリセット時刻に前記駆動制御線を駆動回路から切り離すことにより、零ボルトフローティング状態にして、第２のリセット時刻以降の第３のリセット時刻に前記ワード線を零ボルトにして、前記ワード線と前記駆動制御線との間の容量結合により、前記駆動制御線を負電圧フローティング状態にする。

Description

メモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作を、図８（ａ）と（ｂ）に、動作上の問題点を、図９（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図７（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図８（ａ）と（ｂ）を用いて、説明する。図８（ａ）に示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１０）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（１１）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（１２）
で表される。
ここで、式（１１）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、βWL＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９（ａ）～（ｃ）に読出し動作を示しており、図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図９（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
　また、非特許文献８および非特許文献１５には、非選択ワード線ＷＬに負電圧－１．５Ｖを印加して、“1”書込みの保持特性を延ばす方法が記されている。しかし、書込み時にビット線ＢＬに１．８Ｖが印加されるため、ゲートとドレイン間に３．３Ｖの電圧が印加され、非選択ＷＬに接続するメモリセルでは、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）により、“0”記憶データの破壊が生じることも記されている。図１０は、１個のＭＯＳトランジスタで構成された、２行×２列のＤＲＡＭメモリセルＣｅｌｌ＿００～Ｃｅｌｌ＿１１のメモリセルブロックの一部を示している。このメモリセルブロックにおいて、書込み動作が始まると、負電圧のＷＬ＝－１．５Ｖが印加されている非選択ワード線の内、１本のワード線が選択され、正電圧のＷＬ＝１．５Ｖが印加される。そして、メモリセルＣｅｌｌ＿１１に“1”書込みを行なう際にビット線に正電圧のＢＬ＝１．８Ｖを印加する。この時、非選択メモリセルＣｅｌｌ＿０１では、そのゲート電圧にＷＬ＝－１．５Ｖ、そのドレイン電圧にＢＬ＝１．８Ｖが印加される。したがって、非選択メモリセルＣｅｌｌ＿０１のゲートには、ドレインとの電位差である－３．３Ｖが印加されることになる。この結果、非選択メモリセルＣｅｌｌ＿０１において、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）が発生する。そして、メモリセルＣｅｌｌ＿０１の記憶データが“0”の場合、その記憶データは破壊される。
　なお、図１０において、メモリセルＣｅｌｌ＿１０に“0”データを書込む際にビット線に負電圧のＢＬ＝－０．７Ｖを印加する。非選択ワード線にＷＬ＝－１．５Ｖを印加しているため、メモリセルＣｅｌｌ＿００のフローティングボディが非選択ワード線との容量結合により、負電圧状態に引き下げられている。このため、メモリセルＣｅｌｌ＿００に“1”データが記憶されていても、メモリセルＣｅｌｌ＿００のドレインとフローティングボディとの間のＰＮ接合は順バイアスにはならず、“1”データの破壊は起こらない。このように非選択ワード線に負電圧を印加することは、“1”データの保護の目的であるが、この結果、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）が発生し、“0”データの破壊が生じるという大きな問題があった。
　また、ＳＯＩ（Silicon on Insulator）層に、２つのＭＯＳトランジスタを用いて１つのメモリセルを形成したメモリ素子がある（例えば、特許文献４、５を参照, which are incorporated herein by these references）。これらの素子では、２つのＭＯＳトランジスタのフローティングボディチャネルを分ける、ソース、またはドレインとなるＮ+層が絶縁層に接して形成されている。このＮ+層が絶縁層に接してあることにより、２つのＭＯＳトランジスタのフローティングボディ チャネルは、電気的に分離される。このため、信号電荷である正孔群が蓄積されている分離されたフローティングボディ チャネルの電圧は、前述のように、それぞれのＭＯＳトランジスタのゲート電極へのパルス電圧印加により、（１２）式で示されたと同様に、大きく変化する。これにより、書込みの際の“１”と“０”との電位差マージンを十分に大きく出来ないという問題があった（例えば、特許文献１６、Fig.8を参照）。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報 ＵＳ２００８／０１３７３９４　Ａ１ ＵＳ２００３／０１１１６８１　Ａ１
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006. 大澤 隆：「単一FETセルを用いたSOI DRAM」応用物理 第75巻 第９号、頁1131-1135　2006年。 F. Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: " Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,"IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
　キャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティングボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、フローティングボディへのノイズとして、伝達されてしまうという問題点があった。また、非選択ワード線ＷＬに負電圧－１．５Ｖを印加して、“1”書込みの保持特性を延ばす手法により、非選択ＷＬに接続するメモリセルでは、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）により、“0”記憶データの破壊が生じるという問題があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されてメモリブロックが構成されたメモリ装置であって、
　前記各ページに含まれる各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方は駆動制御線と接続し、前記ビット線は、センスアンプ回路に接続し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持する動作と、
　前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とする、ページ書込み動作と、
　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、その後、前記第１のゲート導体層と前記第２のゲート導体層と、前記チャネル半導体層との容量結合により、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、ページ消去動作と、
　前記ページで選択するメモリセル群のページデータを前記ビット線に読み出す、ページ読出し動作と、
　を実行し、
　前記ページ書込み動作と前記読出し動作において、両動作終了後の第１のリセット時刻に前記駆動制御線を零ボルトに下降させ、第１のリセット時刻以降の第２のリセット時刻に前記駆動制御線を駆動回路から切り離すことにより、零ボルトフローティング状態にして、第２のリセット時刻以降の第３のリセット時刻に前記ワード線を零ボルトにして、前記ワード線と前記駆動制御線との間の容量結合により、前記駆動制御線を負電圧フローティング状態にすることを特徴とする（第１発明）。
　上記の第１発明において、前記ページ書込み動作と前記読出し動作において、選択の前記ページに接続する前記メモリセルの前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加されていることを特徴とする（第２発明）。
　上記の第１発明において、前記ページ読出し動作時には、選択されたページの前記チャネル半導体層の内部に、インパクトイオン化現象により前記正孔群の形成により、選択された前記ページの前記チャネル半導体層の電圧を前記第１のデータ保持電圧に戻すリフレッシュ動作を行うことを特徴とする（第３発明）。
　上記の第１発明において、前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きいことを特徴とする（第４発明）。
　上記の第１発明において、前記半導体母体の軸方向から見たときに、前記第１のゲート導体層が、前記第１のゲート絶縁層を囲んで少なくとも２つの導体層に分離していることを特徴とする（第５発明）。
　上記の第１発明において、前記インパクトイオン化現象は、前記第１のゲート導体層と、前記第２のゲート導体層との間の近傍の前記チャネル半導体層の内部に生じ、前記正孔群を前記チャネル半導体層の内部に生成することを特徴とする（第６発明）。
　上記の第１発明において、少なくとも２本のページが多重選択されるページ積和読出し動作時には、選択された前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加され、非選択の前記駆動制御線は、負電圧フローティング状態になっていることを特徴とする（第７発明）。
　上記の第１発明において、前記第１のゲート導体層は互いに分離した、第３のゲート導体層と第４のゲート導体層からなり、
　前記第３のゲート導体層は、第１の選択ゲート線と接続し、前記第４のゲート導体層は、前記駆動制御線と接続し、前記第３のゲート導体層は、第２の選択ゲート線と接続し、
　前記第３のリセット時刻に前記第１の選択ゲート線と前記第２の選択ゲート線を零ボルトにして、前記第１の選択ゲート線と前記駆動制御線との間の容量結合および前記第２の選択ゲート線と前記駆動制御線との間の容量結合により、前記駆動制御線を前記駆動回路から切り離すことにより、前記負電圧フローティング状態にする、
　ことを特徴とする（第８発明）。
　上記の第８発明において、前記ページ書込み動作と前記読出し動作において、選択の前記ページに接続する前記メモリセルの前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加されていることを特徴とする（第９発明）。
　上記の第８発明において、前記ページ読出し動作時には、選択されたページの前記チャネル半導体層の内部に、インパクトイオン化現象により前記正孔群の形成により、選択された前記ページの前記チャネル半導体層の電圧を前記第１のデータ保持電圧に戻すリフレッシュ動作を行うことを特徴とする（第１０発明）。
　上記の第８発明において、前記第１のゲート導体層及び前記第３のゲート導体層と前記半導体母体との間のゲート容量の総和容量は、前記第２のゲート導体層と前記半導体母体との間の第２のゲート容量よりも小さいことを特徴とする（第１１発明）。
　上記の第８発明において、前記インパクトイオン化現象は、前記第２のゲート導体層と、前記第３のゲート導体層との間の近傍の前記チャネル半導体層の内部に生じ、前記正孔群を前記チャネル半導体層の内部に生成することを特徴とする（第１２発明）。
　上記の第８発明において、少なくとも２本のページが多重選択されるページ積和読出し動作時には、選択された前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加され、非選択の前記駆動制御線は、負電圧フローティング状態になっていることを特徴とする（第１３発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のページ消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための動作波形図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための動作波形図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 第１実施形態に係るＳＧＴを有するメモリ装置の非選択ページのプレート線ＰＬを負電圧にする動作を説明するための回路ブロック図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明の実施形態に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の実施形態について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４を用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）２（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂと、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。
　図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線ＷＬの接続されたゲート導体層５ｂとチャネル領域７の間の容量ＣWLと、プレート線ＰＬの接続されたゲート導体層５ａとチャネル領域７の間の容量ＣPLと、ソース線ＳＬの接続されたソースＮ+層３ａとチャネル領域７の間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７の間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　（１）
で表される。
したがって、ワード線ＷＬとチャネル領域７の間のカップリング率βWL、プレート線ＰＬとチャネル領域７の間のカップリング率βPL、ビット線ＢＬとチャネル領域７の間のカップリング率βBL、ソース線ＳＬとチャネル領域７の間のカップリング率βSLは、それぞれ以下のように表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　（５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｃ）は、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高電圧状態ＶFBHになるときの電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　（６）
ワード線ＷＬとチャネル領域７の間のカップリング率βWLが小さく、プレート線ＰＬとチャネル領域７の間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３Ａ（ａ）～（ｃ）と図３Ｂに、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのメモリ書込み動作（特許請求の範囲の「メモリ書込み動作」の一例である）を示す。図３Ａ（ａ）に書込み動作のメカニズム、図３Ａ（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、フローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域７の電圧は、ＶFB“０”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、ＶPLLが印加している。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタ領域の“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬの電圧上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬとチャネル領域７との第２の容量結合により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線ＷＬの電圧がＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内周のチャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との第２の容量結合を遮る。
　引き続き、図３Ａ（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図３Ａ（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内周のチャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域は飽和領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域は線形領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周のチャネル領域７にピンチオフ点は存在せずにゲート導体層５ｂの内周全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域の実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタ領域と、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域との間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域から見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３Ａ（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　引き続き、図３Ａ（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
ここで、ビット線ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図３Ｂに示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作を行い、論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとのあいだの第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとのあいだの第３の境界領域において、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、書込み動作を行うための一例であり、書込み動作ができる他の動作条件であってもよい。
　図４Ａ～図４Ｅを用いて、メモリ消去動作（特許請求の範囲の「メモリ消去動作」の一例である）メカニズムを説明する。
　図４Ａに、ページ消去動作を説明するためのメモリブロック回路図を示す。ここでは、３行×３列の計９個のメモリセルＣL11～ＣL33を示しているが、実際のメモリブロックは、この行列よりも大きい。メモリセルが行列状に配列されているときに、その配列の一方の方向を「行方向」（もしくは「行状」）、これに垂直な方向を「列方向」（もしくは「列状」）という。各メモリセルには、ソース線ＳＬ、ビット線ＢＬ1～ＢＬ3、プレート線ＰＬ1～ＰＬ3、ワード線ＷＬ1～ＷＬ3が接続されている。例えば、このブロックにおいて、任意のページ（特許請求の範囲の「ページ」の一例である）のプレート線ＰＬ2とワード線ＷＬ2とが接続するメモリセルＣL21～ＣL23が選択され、ページ消去動作を行うことを想定する。
　図４Ｂ（ａ）～（ｄ）と図４Ｃを用いて、ページ消去動作のメカニズムを説明する。ここで、Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ｂ（ａ）は、消去動作の主要ノードのタイミング動作波形図を示している。図４Ｂ（ａ）において、Ｔ０～Ｔ１２は、消去動作開始から終了までの時刻を表している。図４Ｂ（ｂ）に消去動作前の時刻Ｔ０に、前のサイクルでインパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、時刻Ｔ１～Ｔ２において、ビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、それぞれＶｓｓからＶBLHとＶSLHの高電圧状態になる。ここで、Ｖｓｓは、例えば、０Ｖである。この動作は、次の期間時刻Ｔ３～Ｔ４で、ページ消去動作で選択されたプレート線ＰＬ2とワード線ＷＬ2が、それぞれ第１の電圧ＶPLLから第２の電圧ＶPLH、第３の電圧Ｖｓｓから第４の電圧ＶWLHという高電圧状態になり、チャネル領域７にプレート線ＰＬ2の接続された第１のゲート導体層５ａの内周の反転層１２ａと、ワード線ＷＬ2の接続された第２のゲート導体層５ｂの内周の反転層１２ｂとを、形成させない。したがって、ＶBLHとＶSLHの電圧は、ワード線ＷＬ2側の第２のＮチャネルＭＯＳトランジスタ領域とプレート線ＰＬ2側の第１のＮチャネルＭＯＳトランジスタ領域のしきい値電圧を、それぞれＶtWLとＶtPLとした場合、ＶBLH＞ＶWLH＋ＶtWL、ＶSLH＞ＶPLH＋ＶtPLであることが望ましい。例えば、ＶtWLとＶtPLが０．５Ｖの場合、ＶWLHとＶPLHは、３Ｖに設定して、ＶBLHとＶSLHは、３．５Ｖ以上に設定すれば良い。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。第１の期間の時刻Ｔ３～Ｔ４で、プレート線ＰＬ2とワード線ＷＬ2とが、第２の電圧ＶPLHと第４の電圧ＶWLHの高電圧状態になるのに伴い、フローティング状態のチャネル領域７の電圧が、プレート線ＰＬ2とチャネル領域７との第１の容量結合と、ワード線ＷＬ2とチャネル領域７との第２の容量結合とによって、押し上げられる。チャネル領域７の電圧は、“１”書込み状態のＶFB“１”から高電圧になる。これは、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、ＶBLHとＶSLHと高電圧であるため、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合が逆バイアス状態であるため、昇圧することが可能である。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次の期間の時刻Ｔ５～Ｔ６で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、高電圧のＶBLHとＶSLHからＶｓｓへと低下する。この結果、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合は、図４Ｂ（ｃ）に示すように、順バイアス状態となり、チャネル領域７の正孔群９のうちの残存正孔群は、ソースＮ+層３ａと、ドレインＮ+層３ｂとに、排出する。その結果、チャネル領域７の電圧ＶFBは、ソースＮ+層３ａとＰ層のチャネル領域７とが形成するＰＮ接合と、ドレインＮ+層３ｂとＰ層のチャネル領域７とが形成するＰＮ接合のビルトイン電圧Ｖｂとなる。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に時刻Ｔ７～Ｔ８で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、Ｖｓｓから高電圧のＶBLHとＶSLHへとそれぞれ上昇する。この施策によって、図４Ｂ（ｄ）に示すように、時刻Ｔ９～Ｔ１０で、プレート線ＰＬ2とワード線ＷＬ2を第２の電圧ＶPLHと第４の電圧ＶWLHからそれぞれ第１の電圧ＶPLLと第３の電圧Ｖｓｓに下降する際に、チャネル領域７にプレート線ＰＬ2側の反転層１２ａとワード線ＷＬ2側の反転層１２ｂを形成させずに、効率良く、チャネル領域７の電圧ＶFBは、プレート線ＰＬ2とチャネル領域７との第１の容量結合と、ワード線ＷＬ2とチャネル領域７との第２の容量結合によって、ＶｂからＶFB“０”となる。したがって、“１”書込み状態と“０”消去状態のチャネル領域７の電圧差ΔＶFBは、以下の式で表される。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　（７）
ＶFB“０”＝Ｖｂ－βWL×ＶWLH－βPL×（ＶPLH－ＶPLL）　（８）
ΔＶFB＝ＶFB“１”－ＶFB“０”
　　　　＝βWL×ＶWLH＋βPL×（ＶPLH－ＶPLL）
　　　　　－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　　（９）
ここで、βWLとβPLとの和は、０．８以上あり、ΔＶFBは、大きくなり、十分にマージンが取れる。
　その結果、図４Ｃに示すように、“１”書込み状態と“０”消去状態とで、マージンを大きく取れる。ここで、“０”消去状態において、プレート線ＰＬ2側のしきい値電圧は、基板バイアス効果により、高くなっている。したがって、プレート線ＰＬ2の印加電圧を、例えば、そのしきい値電圧以下にすると、プレート線ＰＬ2側の第１のＮチャネルＭＯＳトランジスタ領域は、非導通となりメモリセル電流を流さない。図４Ｃの右側の「ＰＬ：非導通」は、その様子を示している。
　引き続き、図４Ｂ（ａ）のページ消去動作メカニズムを説明する。次に第４の期間の時刻Ｔ１１～Ｔ１２で、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧が、ＶBLHからVｓｓへ、ＶSLHからＶｓｓへとそれぞれ下降して、消去動作が終了する。その際、ビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、チャネル領域７の電圧を容量結合で若干引き下げるが、時刻Ｔ７～Ｔ８にビット線ＢＬ1～ＢＬ3とソース線ＳＬとが、チャネル領域７の電圧を容量結合で引き上げていた分と同等であるため、ビット線ＢＬ1～ＢＬ3とソース線ＳＬの電圧の上げ下げは相殺され、結果的にチャネル領域７の電圧に影響を与えない。このチャネル領域７の“０”消去状態の電圧ＶFB“０”を第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）とする、ページ消去動作を行い、論理記憶データ“０”に割り当てる。
　次に図４Ｄ（ａ）～（ｄ）を用いて、ページ消去動作のメカニズムを説明する。図４Ｄの図４Ｂとの違いは、ページ消去動作中は、ビット線ＢＬ1～ＢＬ3は、Ｖｓｓもしくは、フローティング状態とする点と、ワード線ＷＬ2は、Ｖｓｓに固定する点である。これにより、時刻Ｔ１～Ｔ２で、ソース線ＳＬがＶｓｓからＶSLHに上がっても、ワード線ＷＬ2の第２のＮチャネルＭＯＳトランジスタ領域は、非導通となり、メモリセル電流は流れない。従って、インパクトイオン化現象による正孔群９の生成は無い。その他は、図４Ｂと同様にソース線ＳＬがＶｓｓとＶSLHとの間を振幅し、プレート線ＰＬ2は、ＶPLLとＶPLHとの間を振幅する。その結果、図４Ｄ（ｃ）に示すように正孔群９は、ソース線ＳＬの第１の不純物層Ｎ+層３ａへ排出される。
　次に図４Ｅ（ａ）～（ｄ）を用いて、ページ消去動作のメカニズムを説明する。図４Ｅの図４Ｂとの違いは、ページ消去動作中は、ソース線ＳＬは、Ｖｓｓもしくは、フローティング状態とする点と、プレート線ＰＬ2は、Ｖｓｓに固定する点である。これにより、時刻Ｔ１～Ｔ２で、ビット線ＢＬ1～ＢＬ3がＶｓｓからＶBLHに上がっても、プレート線ＰＬ2の第１のＮチャネルＭＯＳトランジスタ領域は、非導通となり、メモリセル電流は流れない。従って、インパクトイオン化現象による正孔群９の生成は無い。その他は、図４Ｂと同様にビット線ＢＬ1～ＢＬ3がＶｓｓとＶBLHとの間を振幅し、ワード線ＷＬ2は、ＶｓｓとＶWLHとの間を振幅する。その結果、図４Ｅ（ｃ）に示すように正孔群９は、ビット線ＢＬ1～ＢＬ3の第２の不純物層Ｎ+層３ｂへ排出される。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、ページ消去動作を行うための一例であり、ページ消去動作ができる他の動作条件であってもよい。
　図５（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図５（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件と、フローティングボディの電位は、読出し動作を行うための一例であり、読出し動作ができる他の動作条件であってもよい。
　図６Ａ～図６Ｏを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの非選択ページのプレート線ＰＬを負電圧にすることを説明する。
　図６Ａは、３行×３列のメモリセルＣ００～Ｃ２２がメモリセルブロックの一部を構成している。ここでは、３行×３列のメモリセルＣ００～Ｃ２２を示すが、実際のメモリセルブロックにおいては、３行×３列よりも大きな行列をメモリセルが構成している。そして、各メモリセルには、ワード線ＷＬ０～ＷＬ２、プレート線ＰＬ０～ＰＬ２、ソース線ＳＬ、ビット線ＢＬ０～ＢＬ２が接続されている。また、配線間容量ＣＷＰ０、ＣＷＰ１、とＣＷＰ２は、それぞれワード線ＷＬ０とプレート線ＰＬ０との間の配線間容量、ワード線ＷＬ１とプレート線ＰＬ１との間の配線間容量、とワード線ＷＬ２とプレート線ＰＬ２との間の配線間容量である。そのゲートにトランスファー信号ＦＴが入力するトランジスタＴ０Ｃ～Ｔ２Ｃは、スイッチ回路を構成している。また、そのゲートをビット線プリチャージ信号ＦＳに接続するトランジスタＴ０Ｄ～Ｔ２Ｄのドレインは、ビット線電源ＶＢに、ソースは、各ビット線ＢＬ０～ＢＬ２に接続する。そして、各ビット線ＢＬ０～ＢＬ２は、スイッチ回路を介して、センスアンプ回路（特許請求の範囲の「センスアンプ回路」の一例である）ＳＡ０～ＳＡ２に接続する。ワード線ＷＬ０～ＷＬ２、プレート線ＰＬ０～ＰＬ２は、それらの駆動回路（特許請求の範囲の「駆動回路」の一例である）である、ロウデコーダー回路ＲDＥＣに接続する。センスアンプ回路ＳＡ０～ＳＡ２は、そのゲートをカラム選択線ＣＳＬ０～ＣＳＬ２に接続するトランジスタＴ０Ａ～Ｔ２Ｂを介して、１対の相補の入出力線ＩＯと／ＩＯに接続する。なお、図６Ａは、例えば、予めに図４Ｂ（ａ）で示した消去動作がメモリセルブロック全体で行われ、チャネル半導体層７に正孔群９が蓄積されていない状態を示している。
　図６Ｂは、図６ＡのメモリセルＣ００～Ｃ２２の内、メモリセルＣ０１、Ｃ２１にランダムに“１”書込みが行われ、そのチャネル半導体層７に正孔群９が蓄積される動作波形図を示している。ページ書込み動作が開始される前の第１の時刻Ｔ１において、ワード線ＷＬ０～ＷＬ２には、第１の電圧Ｖ１が印加されている。ここで、第１の電圧Ｖ１は、例えば、接地電圧（特許請求の範囲の「接地電圧」の一例である）Ｖｓｓの０Ｖである。また、プレート線ＰＬ０～ＰＬ２は、駆動回路であるロウデコーダー回路から切り離され、負電圧フローティング状態（特許請求の範囲の「負電圧フローティング状態」の一例である）であり、例えば－０．４Ｖの第３の電圧Ｖ３の負電圧フローティング状態になっている。これによって、非選択ページのメモリセルのチャネル領域７に蓄えられている正孔群９は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７とのＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２には、負電圧を印加することにより、チャネル領域７の反転層１２ａが消滅する。したがって、信号である正孔群９の減少が防止される。また、ビット線ＢＬ０～ＢＬ２およびソース線ＳＬには、第１の電圧Ｖ１が印加されている。
　図６Ｂの第２の時刻Ｔ２において、ページ書込み動作が開始されると、選択ページのワード線ＷＬ１は、第１の電圧Ｖ１から第２の電圧Ｖ２に上がる。ここで、第２の電圧Ｖ２は、例えば、２．０Ｖである。また、選択ページのプレート線ＰＬ１は、第３の電圧Ｖ３の負電圧フローティング状態から第４の電圧Ｖ４に上がる。ここで、第４の電圧Ｖ４は、例えば、１．３Ｖである。また、“1”書込みを行うビット線ＢＬ０とＢＬ２は、第１の電圧Ｖ１から第５の電圧Ｖ５に上がる。ここで、第５の電圧Ｖ５は、例えば、０．８Ｖである。メモリセルＣ０１、Ｃ２１は、予め消去されているため、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、例えば、１．２Ｖと高くなっている。したがって、第１のＮチャネルＭＯＳトランジスタ領域は、飽和領域で動作し、第２のＮチャネルＭＯＳトランジスタ領域は、線形領域で動作する。その結果、第１のＮチャネルＭＯＳトランジスタ領域と、第２のＮチャネルＭＯＳトランジスタ領域の間で、ソースサイドインパクトイオン化を起こし、図６Ｃの回路ブロック図で示すようにメモリセルＣ０１、Ｃ２１のチャネル半導体層７に正孔群９が蓄積される。
　メモリセルＣ０１、Ｃ２１のチャネル半導体層７の電圧が、所望の第１のデータ保持電圧に達した後、第１のリセット時刻（特許請求の範囲の「第１のリセット時刻」の一例である）Ｒ１において、選択ページのプレート線ＰＬ１は、第４の電圧Ｖ４から第６の電圧Ｖ６に下がる。ここで、第６の電圧Ｖ６は、例えば、０Ｖである。第２のリセット時刻（特許請求の範囲の「第２のリセット時刻」の一例である）Ｒ２において、ロウデコーダー回路ＲDＥＣ内のプレート線ＰＬ１を駆動するＭＯＳトランジスタは、非導通状態になる（ロウデコーダー回路ＲDＥＣ内は図示せず）。この結果、選択ページのプレート線ＰＬ１は、駆動回路であるロウデコーダー回路から切り離され、第６の電圧Ｖ６のフローティング状態、例えば、零ボルトフローティング状態（特許請求の範囲の「零ボルトフローティング状態」の一例である）になる。第３のリセット時刻（特許請求の範囲の「第３のリセット時刻」の一例である）Ｒ３において、選択ページのワード線ＷＬ１は、第２の電圧Ｖ２から第１の電圧Ｖ１に下がる。この結果、ワード線ＷＬ１とプレート線ＰＬ１との間の配線間容量ＣＷＰ１により、プレート線ＰＬ１は、第３の電圧Ｖ３の負電圧フローティング状態に引き下げられる。また、“1”書込みを行なったビット線ＢＬ０とＢＬ２は、第５の電圧Ｖ５から第１の電圧Ｖ１に下がり、ページ書込み動作を終了する。したがって、第３のリセット時刻Ｒ３以降は、全てのプレート線ＰＬ０～ＰＬ２は、駆動回路であるロウデコーダー回路から切り離され、第３の電圧Ｖ３の負電圧フローティング状態になる。これによって、非選択ページのメモリセルのチャネル領域７に蓄えられている正孔群９は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７とのＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２には、負電圧を印加することにより、チャネル領域７の反転層１２ａが消滅する。したがって、信号である正孔群９の減少が防止される。なお、“1”書込みを行なったビット線ＢＬ０とＢＬ２は、第５の電圧Ｖ５から第１の電圧Ｖ１に下がる時刻は、第３のリセット時刻の前後でも良い。
　図６Ｄは、任意のタイミングにおいて、メモリセルＣ００～Ｃ２２の内、メモリセルＣ１０、Ｃ０１、Ｃ２１、Ｃ０２、Ｃ１２にランダムに“１”書込みが行われ、そのチャネル半導体層７に正孔群９が蓄積された回路ブロック図を示している。図６Ｅは、図６Ｄのメモリセルを読み出す動作波形図を示している。ページ読出し動作（特許請求の範囲の「ページ読出し動作」の一例である）が開始される前の第３の時刻Ｔ３において、ワード線ＷＬ０～ＷＬ２には、第１の電圧Ｖ１が印加されている。ここで、第１の電圧Ｖ１は、例えば、接地電圧Ｖｓｓの０Ｖである。また、プレート線ＰＬ０～ＰＬ２は、駆動回路であるロウデコーダー回路から切り離され、例えば－０．４Ｖの第３の電圧Ｖ３の負電圧フローティング状態になっている。これによって、非選択ページのメモリセルのチャネル領域７に蓄えられている正孔群９は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７とのＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２を負電圧フローティング状態にすることにより、チャネル領域７の反転層１２ａが消滅する。したがって、信号である正孔群９の減少が防止される。また、ビット線ＢＬ０～ＢＬ２およびソース線ＳＬには、第１の電圧Ｖ１が印加されている。
　図６Ｅの第４の時刻Ｔ４において、ページ読出し動作が開始されると、全てのビット線ＢＬ０～ＢＬ２は、第１の電圧Ｖ１から第９の電圧Ｖ９に予備充電される。ここで、第９の電圧Ｖ９は、例えば０．８Vである。そして、第５の時刻Ｔ５において、選択ページのワード線ＷＬ１は、第１の電圧Ｖ１から第７の電圧Ｖ７に上がる。ここで、第７の電圧Ｖ７は、例えば、１．０Ｖである。また、選択ページのプレート線ＰＬ１は、第３の電圧Ｖ３の負電圧フローティング状態から第８の電圧Ｖ８に上がる。ここで、第８の電圧Ｖ８は、例えば、０．８Ｖである。この結果、第１のページに属する第１のメモリセル群Ｃ０１、Ｃ１１、Ｃ２１（特許請求の範囲の「メモリセル群」の一例である）に記憶されているページデータ（特許請求の範囲の「ページデータ」の一例である）がビット線ＢＬ０～ＢＬ２に読み出される。メモリセルＣ０１とＣ２１には、“1”書込みが為されているため、図６Ｆに示すようにメモリセル電流が流れ、ビット線ＢＬ０とＢＬ２は放電する。一方、メモリセルＣ１１は、“0”消去のままであるため、メモリセル電流は流れない。
　図６Ｆに示すようにメモリセルＣ０１とＣ２１にメモリセル電流が流れることにより、チャネル半導体層７の内部に、インパクトイオン化現象により正孔群９を再生成する。その結果、選択されたページの“1”書込みされたチャネル半導体層７の電圧を第１のデータ保持電圧に戻すリフレッシュ動作（特許請求の範囲の「リフレッシュ動作」の一例である）が自動的に行える。そして、ビット線ＢＬ０～ＢＬ２に読み出されたページデータは、センスアンプ回路ＳＡ０～ＳＡ２に読み出される。
　そして、図６Ｅの第１のリセット時刻Ｒ１において、選択ページのプレート線ＰＬ１は、第８の電圧Ｖ８から第６の電圧Ｖ６に下がる。ここで、第６の電圧Ｖ６は、例えば、０Ｖである。第２のリセット時刻Ｒ２において、ロウデコーダー回路ＲDＥＣ内のプレート線ＰＬ１を駆動するＭＯＳトランジスタは、非導通状態になる（ロウデコーダー回路ＲDＥＣ内は図示せず）。この結果、選択ページのプレート線ＰＬ１は、駆動回路であるロウデコーダー回路から切り離され、第６の電圧Ｖ６のフローティング状態、例えば、零ボルトフローティング状態になる。第３のリセット時刻Ｒ３において、選択ページのワード線ＷＬ１は、第７の電圧Ｖ７から第１の電圧Ｖ１に下がる。この結果、ワード線ＷＬ１とプレート線ＰＬ１との間の配線間容量ＣＷＰ１により、プレート線ＰＬ１は、第３の電圧Ｖ３の負電圧フローティング状態に引き下げられる。また、“０”読出しを行なったビット線ＢＬ１は、第９の電圧Ｖ９から第１の電圧Ｖ１に下がり、ページ読出し動作を終了する。したがって、第３のリセット時刻Ｒ３以降は、全てのプレート線ＰＬ０～ＰＬ２は、第３の電圧Ｖ３の負電圧フローティング状態になる。これによって、非選択ページのメモリセルのチャネル領域７に蓄えられている正孔群９は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７とのＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２を駆動回路であるロウデコーダー回路から切り離し、負電圧フローティング状態にすることにより、チャネル領域７の反転層１２ａが消滅する。したがって、信号である正孔群９の減少が防止される。なお、“０”読出しを行なったビット線ＢＬ１は、第９の電圧Ｖ９から第１の電圧Ｖ１に下がる時刻は、第３のリセット時刻の前後でも良い。
　なお、メモリセルＣ０１～Ｃ２１をビット線ＢＬ０～ＢＬ２に読み出す際にビット線を第９の電圧Ｖ９に予備充電する場合について説明したが、トランジスタＴ０Ｄ～Ｔ２Ｄをビット線の負荷トランジスタとして用いて、メモリセル電流と負荷トランジスタの導通電流と拮抗させて、スタティックにメモリセルＣ０１～Ｃ２１をビット線ＢＬ０～ＢＬ２に読み出しても良い。
　また、図６Ｄにおいて、少なくとも２本の前記ワード線が多重選択されるページ積和読出し動作（特許請求の範囲の「ページ積和読出し動作」の一例である）も可能である。ページ積和読出し動作時には、図６Ｄにおいて、例えば３本のワード線ＷＬ０～ＷＬ２が多重選択される。そして、それぞれのメモリセル電流Ｉｃｅｌｌが各ビット線ＢＬ０～ＢＬ２において、加算される。この場合は、メモリセル電流と負荷トランジスタの導通電流と拮抗させたスタティック読出しが望ましい。
　図６Ｇに、本発明の第２実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１上にシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）がある。そして、Ｓｉ柱２は、下よりＮ+層３ａ、Ｐ層７（以下、アクセプタ不純物を含む半導体領域を「Ｐ層」と称する）、Ｎ+層３ｂがある。Ｎ+層３ａ、３ｂ間のＰ層７がチャネル領域７ａとなる。Ｓｉ柱２の下部を囲んで、下から第１のゲート絶縁層４ａと、第２のゲート絶縁層４ｂと、第３のゲート絶縁層４ｃと、がある。そして、第１のゲート絶縁層４ａを囲んで第３のゲート導体層５ａ（特許請求の範囲の「第３のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第４のゲート導体層５ｂ（特許請求の範囲の「第４のゲート導体層」の一例である）があり、第３のゲート絶縁層４ｃを囲んで、第２のゲート導体層５ｃがある。そして、第３のゲート導体層５ａ、第４のゲート導体層５ｂは絶縁層６ａにより分離され、第４のゲート導体層５ｂ、第２のゲート導体層５ｃは絶縁層６ｂにより分離されている。これによりＮ+層３ａ、３ｂ、Ｐ層７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第３のゲート絶縁層４ｃ、第３のゲート導体層５ａ、第４のゲート導体層５ｂ、第２のゲート導体層５ｃからなるダイナミック フラッシュ メモリセルが形成される。
　図６Ｇに示すように、Ｎ+層３ａはソース線ＳＬに、Ｎ+層３ｂはビット線ＢＬに、第３のゲート導体層５ａは第１の選択ゲート線ＳＧ１（特許請求の範囲の「第１の選択ゲート線」の一例である）に、第４のゲート導体層５ｂはプレート線ＰＬに、第２のゲート導体層５ｃは第２の選択ゲート線ＳＧ２（特許請求の範囲の「第２の選択ゲート線」の一例である）に、それぞれ接続している。
　なお、第１の選択ゲート線ＳＧ１に接続している第３のゲート導体層５ａと、プレート線ＰＬに接続している第４のゲート導体層５ｂとを合わせたゲート容量は、第２の選択ゲート線ＳＧ２に接続している第２のゲート導体層５ｃのゲート容量よりも、大きくなるような構造を有することが望ましい。
　また、第３のゲート導体層５ａ、第４のゲート導体層５ｂ、第２のゲート導体層５ｃの何れか、または全てを平面視で、２つ以上に分割して、それぞれを第１の選択ゲート線、プレート線、第２の選択ゲート線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　また、第４のゲート導体層５ｂに加えて、少なくとも１つ以上のプレート線ＰＬに繋がるゲート導体層を設けてもよい。それぞれをプレート線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　図６Ｈ、図６Ｉを用いて、図６Ｇに示すダイナミック フラッシュ メモリセルの非選択ページのプレート線ＰＬを零ボルト以下の電圧にする動作を説明する。図６Ｈ（ａ）は、“1”書込み後に第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２、プレート線ＰＬのそれぞれの印加電圧であるＶSG1、ＶSG2と、ＶPLを例えば、０Ｖの同電圧にした場合を示しているが、チャネル領域７ａに蓄えられた正孔群１０は、チャネル領域７ａ全体に広がっている。一方、図６Ｈ（ｂ）は、“1”書込み後に第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２、プレート線ＰＬのそれぞれの印加電圧であるＶSG1とＶSG2に０Ｖを、そして、ＶPLを例えば、－０．４Ｖフローティング状態にした場合を示しているが、チャネル領域７ａに蓄えられた正孔群１０は、プレート線ＰＬの接続された第４のゲート導体層５ｂに囲まれたチャネル領域７ａに集まる。これは、正電荷を有する正孔群１０が０Vを印加した第１の選択ゲート線ＳＧ１および第２の選択ゲート線ＳＧ２の第３のゲート導体層５ａおよび第２のゲート導体層５ｂよりも、負電圧である－０．４Vフローティング状態のプレート線ＰＬの接続された第４のゲート導体層５ｂに囲まれたチャネル領域７ａに引き寄せられることによる。この結果、正孔群１０は、ソースとなるＮ+層３ａとチャネル領域７ａとの間のＰＮ接合と、ドレインとなるＮ+層３ｂとチャネル領域７ａとの間のＰＮ接合とから、遮蔽される。これによって、ソースとなるＮ+層３ａとチャネル領域７ａとの間のＰＮ接合と、ドレインとなるＮ+層３ｂとチャネル領域７ａとの間のＰＮ接合での正孔と電子の再結合が抑制される。また、第３のゲート導体層５ａ、第４のゲート導体層５ｂと第２のゲート導体層５ｃがチャネル領域７ａを取り囲む領域に反転層は存在せず、反転層における正孔と電子の再結合は全く生じない。この結果、チャネル領域７ａ内に蓄えられた正孔群１０の保持（Ｒｅｔｅｎｔｉｏｎ）特性が飛躍的に向上し、通常の揮発性メモリに類を見ない、保持特性の優れた疑似不揮発性メモリを提供できる。
　図６Ｉを用いて、非選択ページのプレート線ＰＬに負電圧を印加する際のページ書込み動作を説明する。選択ページにおいて、“0”消去データを維持するメモリセルＣｅｌｌ＿１０のビット線ＢＬに例えば、ＶBL＝０Ｖを印加する。また、“１”データを書き込むメモリセルＣｅｌｌ＿１１のビット線ＢＬに例えば、ＶBL＝０．８Ｖを印加する。そして、選択ページの第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２に例えば、ＶSG1＝２．０ＶとＶSG2＝２．０Ｖを、プレート線ＰＬに例えば、ＶPL＝１．５Ｖを印加する。この結果、メモリセルＣｅｌｌ＿１１のチャネル領域７ａ内でインパクトイオン化現象が起こり、生成された正孔群１０でチャネル領域７ａを満たし、メモリセルＣｅｌｌ＿１１の“1”書込み行われる。また、非選択ページのメモリセルＣｅｌｌ＿０１に関しても、ビット線ＢＬが共通なため、“1”書込みのビット線ＢＬの電圧、ＶBL＝０．８Ｖが印加されている。そして、メモリセルＣｅｌｌ＿０１の非選択ページのプレート線ＰＬの電圧は、駆動回路であるロウデコーダー回路から切り離され、例えばＶPL＝－０．４Ｖのフローティング状態になっている。しかし、ビット線ＢＬとプレート線ＰＬとの間には、非選択ページの第２の選択ゲートＳＧ２があり、その印加電圧はＶSG2＝０Ｖであるため、メモリセルＣｅｌｌ＿０１のビット線ＢＬとプレート線ＰＬとの間の電界は、第２の選択ゲートＳＧ２により、完全に遮蔽される。この結果、非選択ページのメモリセルにおいて、ＧＩＤＬ電流が発生し、メモリセルの記憶データが誤書き込みされるディスターバンス（Ｄｉｓｔｕｒｂａｎｃｅ）は生じず、信頼性の非常に高いメモリ装置を実現できる。
　図６Ｊは、３行×３列の図６Ｇに示したメモリセルＣ００～Ｃ２２がメモリセルブロックの一部を構成している。ここでは、３行×３列のメモリセルＣ００～Ｃ２２を示すが、実際のメモリセルブロックにおいては、３行×３列よりも大きな行列をメモリセルが構成している。そして、各メモリセルには、第１の選択ゲート線ＳＧ１０～ＳＧ１２、プレート線ＰＬ０～ＰＬ２、第２の選択ゲート線ＳＧ２０～ＳＧ２２、ソース線ＳＬ、ビット線ＢＬ０～ＢＬ２が接続されている。また、配線間容量ＣＳ１Ｐ０、ＣＳ２Ｐ０、ＣＳ１Ｐ１、ＣＳ２Ｐ１、ＣＳ１Ｐ２、ＣＳ２Ｐ２は、それぞれ第１の選択ゲート線ＳＧ１０、第２の選択ゲート線ＳＧ２０とプレート線ＰＬ０との間の配線間容量、第１の選択ゲート線ＳＧ１１、第２の選択ゲート線ＳＧ２１とプレート線ＰＬ１との間の配線間容量、第１の選択ゲート線ＳＧ１２、第２の選択ゲート線ＳＧ２２とプレート線ＰＬ２との間の配線間容量である。そのゲートにトランスファー信号ＦＴが入力するトランジスタＴ０Ｃ～Ｔ２Ｃは、スイッチ回路を構成している。また、そのゲートをビット線プリチャージ信号ＦＳに接続するトランジスタＴ０Ｄ～Ｔ２Ｄのドレインは、ビット線電源ＶＢに、ソースは、各ビット線ＢＬ０～ＢＬ２に接続する。そして、各ビット線ＢＬ０～ＢＬ２は、スイッチ回路であるトランジスタＴ０Ｃ～Ｔ２Ｃを介して、センスアンプ回路ＳＡ０～ＳＡ２に接続する。第１の選択ゲート線ＳＧ１０～ＳＧ１２、プレート線ＰＬ０～ＰＬ２、第２の選択ゲート線ＳＧ２０～ＳＧ２２は、ロウデコーダー回路ＲDＥＣに接続する。センスアンプ回路ＳＡ０～ＳＡ２は、そのゲートをカラム選択線ＣＳＬ０～ＣＳＬ２に接続するトランジスタＴ０Ａ～Ｔ２Ｂを介して、１対の相補の入出力線ＩＯと／ＩＯに接続する。なお、図６Ｊは、例えば、予め図４Ｂで示した消去動作がメモリセルブロック全体で行われ、チャネル領域７ａに正孔群１０が蓄積されていない状態を示している。
　図６Ｋは、図６ＪのメモリセルＣ００～Ｃ２２の内、メモリセルＣ０１、Ｃ２１にランダムに“１”書込みが行われ、そのチャネル領域７ａに正孔群１０が蓄積される動作波形図を示している。ページ書込み動作が開始される前の第１の時刻Ｔ１において、全ての第１および第２の選択ゲート線ＳＧ１０～ＳＧ２２には、第１の電圧Ｖ１が印加されている。ここで、第１の電圧Ｖ１は、例えば、接地電圧Ｖｓｓの０Ｖである。また、プレート線ＰＬ０～ＰＬ２には、駆動回路であるロウデコーダー回路から切り離され、例えば－０．４Ｖの負電圧フローティング状態である第３の電圧Ｖ３になっている。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａと、ソース線ＳＬとチャネル領域７ａとの、ＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２には、負電圧を印加することにより、チャネル領域７ａの反転層は無い。したがって、信号である正孔群１０の減少が防止される。また、ビット線ＢＬ０～ＢＬ２およびソース線ＳＬには、第１の電圧Ｖ１が印加されている。
　図６Ｋの第２の時刻Ｔ２において、ページ書込み動作が開始されると、選択ページの第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１は、第１の電圧Ｖ１から第２の電圧Ｖ２に上がる。ここで、第２の電圧Ｖ２は、例えば、２．０Ｖである。また、選択ページのプレート線ＰＬ１は、第３の電圧Ｖ３の負電圧フローティング状態から第４の電圧Ｖ４に上がる。ここで、第４の電圧Ｖ４は、例えば、１．５Ｖである。また、“1”書込みを行うビット線ＢＬ０とＢＬ２は、第１の電圧Ｖ１から第５の電圧Ｖ５に上がる。ここで、第５の電圧Ｖ５は、例えば、０．８Ｖである。メモリセルＣ０１、Ｃ２１は、予め消去されているため、第１のＮチャネルＭＯＳトランジスタ領域と第２のＮチャネルＭＯＳトランジスタ領域のしきい値電圧は、例えば、１．２Ｖと高くなっている。したがって、第１のＮチャネルＭＯＳトランジスタ領域と第３のＮチャネルＭＯＳトランジスタ領域は、線形領域で動作し、第２のＮチャネルＭＯＳトランジスタ領域は、飽和領域で動作する。その結果、第２のＮチャネルＭＯＳトランジスタ領域と、第３のＮチャネルＭＯＳトランジスタ領域の間で、ソースサイドインパクトイオン化を起こし、図６Ｌの回路ブロック図で示すようにメモリセルＣ０１、Ｃ２１のチャネル領域７ａに正孔群１０が蓄積される。
　メモリセルＣ０１、Ｃ２１のチャネル半導体層７の電圧が、所望の第１のデータ保持電圧に達した後、第１のリセット時刻Ｒ１において、選択ページのプレート線ＰＬ１は、第４の電圧Ｖ４から第６の電圧Ｖ６に下がる。ここで、第６の電圧Ｖ６は、例えば、０Ｖである。第２のリセット時刻Ｒ２において、ロウデコーダー回路ＲDＥＣ内のプレート線ＰＬ１を駆動するＭＯＳトランジスタは、非導通状態になる（ロウデコーダー回路ＲDＥＣ内は図示せず）。この結果、選択ページのプレート線ＰＬ１は、駆動回路であるロウデコーダー回路から切り離され、第６の電圧Ｖ６のフローティング状態、例えば、零ボルトフローティング状態になる。第３のリセット時刻Ｒ３において、選択ページの第１の選択ゲート線ＳＧ１１と第１の選択ゲート線ＳＧ２１は、第２の電圧Ｖ２から第１の電圧Ｖ１に下がる。この結果、第１の選択ゲート線ＳＧ１１、第２の選択ゲート線ＳＧ２１とプレート線ＰＬ１との間の配線間容量ＣＳ１Ｐ１とＣＳ２Ｐ１により、プレート線ＰＬ１は、第３の電圧Ｖ３の負電圧フローティング状態に引き下げられる。また、“1”書込みを行なったビット線ＢＬ０とＢＬ２は、第５の電圧Ｖ５から第１の電圧Ｖ１に下がり、ページ書込み動作を終了する。したがって、第３のリセット時刻Ｒ３以降は、全てのプレート線ＰＬ０～ＰＬ２は、駆動回路であるロウデコーダー回路から切り離され、第３の電圧Ｖ３の負電圧フローティング状態になる。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群９は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａとのＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２には、負電圧フローティング状態になることにより、チャネル領域７ａの反転層１２ａが消滅する。したがって、信号である正孔群１０の減少が防止される。なお、“1”書込みを行なったビット線ＢＬ０とＢＬ２は、第５の電圧Ｖ５から第１の電圧Ｖ１に下がる時刻は、第３のリセット時刻の前後でも良い。
　図６Ｍは、任意のタイミングにおいて、メモリセルＣ００～Ｃ２２の内、メモリセルＣ１０、Ｃ０１、Ｃ２１、Ｃ０２、Ｃ１２にランダムに“１”書込みが行われ、そのチャネル領域７ａに正孔群１０が蓄積された回路ブロック図を示している。図６Ｎは、図６Ｍのメモリセルを読み出す動作波形図を示している。ページ読出し動作が開始される前の第３の時刻Ｔ３において、第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１には、第１の電圧Ｖ１が印加されている。ここで、第１の電圧Ｖ１は、例えば、接地電圧Ｖｓｓの０Ｖである。また、プレート線ＰＬ０～ＰＬ２は、駆動回路であるロウデコーダー回路から切り離され、負電圧フローティング状態であり、例えば－０．４Ｖの第３の電圧Ｖ３の負電圧フローティング状態にある。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群１０は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａとのＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２は、駆動回路であるロウデコーダー回路から切り離され、負電圧フローティング状態になることにより、チャネル領域７ａの反転層の反転層の形成は無い。したがって、信号である正孔群１０の減少が防止される。また、ビット線ＢＬ０～ＢＬ２およびソース線ＳＬには、第１の電圧Ｖ１が印加されている。
　図６Ｎの第４の時刻Ｔ４において、ページ読出し動作が開始されると、全てのビット線ＢＬ０～ＢＬ２は、第１の電圧Ｖ１から第９の電圧Ｖ９に予備充電される。ここで、第９の電圧Ｖ９は、例えば０．８Vである。そして、第５の時刻Ｔ５において、選択ページの第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１は、第１の電圧Ｖ１から第７の電圧Ｖ７に上がる。ここで、第７の電圧Ｖ７は、例えば、１．０Ｖである。また、選択ページのプレート線ＰＬ１は、第３の電圧Ｖ３フローティング状態から第８の電圧Ｖ８に上がる。ここで、第８の電圧Ｖ８は、例えば、０．８Ｖである。この結果、第１のページに属する第１のメモリセル群Ｃ０１、Ｃ１１、Ｃ２１に記憶されているページデータがビット線ＢＬ０～ＢＬ２に読み出される。メモリセルＣ０１とＣ２１には、“1”書込みが為されているため、図６Ｏに示すようにメモリセル電流が流れ、ビット線ＢＬ０とＢＬ２は放電する。一方、メモリセルＣ１１は、“0”消去のままであるため、メモリセル電流は流れない。
　図６Ｏに示すようにメモリセルＣ０１とＣ２１にメモリセル電流が流れることにより、チャネル領域７ａの内部に、インパクトイオン化現象により正孔群９を再生成する。その結果、選択されたページの“1”書込みされたチャネル領域７ａの電圧を第１のデータ保持電圧に戻すリフレッシュ動作が自動的に行える。そして、ビット線ＢＬ０～ＢＬ２に読み出されたページデータは、センスアンプ回路ＳＡ０～ＳＡ２に読み出される。
　そして、図６Ｎの第１のリセット時刻Ｒ１において、選択ページのプレート線ＰＬ１は、第８の電圧Ｖ８から第６の電圧Ｖ６に下がる。ここで、第６の電圧Ｖ６は、例えば、０Ｖである。第２のリセット時刻Ｒ２において、ロウデコーダー回路ＲDＥＣ内のプレート線ＰＬ１を駆動するＭＯＳトランジスタは、非導通状態になる（ロウデコーダー回路ＲDＥＣ内は図示せず）。この結果、選択ページのプレート線ＰＬ１は、駆動回路であるロウデコーダー回路から切り離され、第６の電圧Ｖ６のフローティング状態、例えば、零ボルトフローティング状態になる。第３のリセット時刻Ｒ３において、選択ページの第１の選択ゲート線ＳＧ１１と第２の選択ゲート線ＳＧ２１は、第７の電圧Ｖ７から第１の電圧Ｖ１に下がる。この結果、第１の選択ゲート線ＳＧ１１、第２の選択ゲート線ＳＧ２１とプレート線ＰＬ１との間の配線間容量ＣＳ１Ｐ１とＣＳ２Ｐ１により、プレート線ＰＬ１は、第３の電圧Ｖ３の負電圧フローティング状態に引き下げられる。また、“０”読出しを行なったビット線ＢＬ１は、第９の電圧Ｖ９から第１の電圧Ｖ１に下がり、ページ読出し動作を終了する。したがって、第３のリセット時刻Ｒ３以降は、全てのプレート線ＰＬ０～ＰＬ２は、駆動回路であるロウデコーダー回路から切り離され、第３の電圧Ｖ３の負電圧フローティング状態になる。これによって、非選択ページのメモリセルのチャネル領域７ａに蓄えられている正孔群９は、プレート線ＰＬ０～ＰＬ２側に主に存在する。この結果、ビット線ＢＬとチャネル領域７ａとのＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬ０～ＰＬ２を駆動回路であるロウデコーダー回路から切り離し、負電圧フローティング状態にすることにより、チャネル領域７ａの反転層１２ａが消滅する。したがって、信号である正孔群１０の減少が防止される。なお、“０”読出しを行なったビット線ＢＬ１は、第９の電圧Ｖ９から第１の電圧Ｖ１に下がる時刻は、第３のリセット時刻の前後でも良い。
　なお、メモリセルＣ０１～Ｃ２１をビット線ＢＬ０～ＢＬ２に読み出す際にビット線を第９の電圧Ｖ９に予備充電する場合について説明したが、トランジスタＴ０Ｄ～Ｔ２Ｄをビット線の負荷トランジスタとして用いて、メモリセル電流と負荷トランジスタの導通電流と拮抗させて、スタティックにメモリセルＣ０１～Ｃ２１をビット線ＢＬ０～ＢＬ２に読み出しても良い。
　図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　なお、図１と図６Ｇにおいて、ソース、ドレインとなるＮ+層３ａ、３ｂ間とチャネル領域７（７ａ）との間にＮ―層を挿入したＬＤＤ（Lightly Doped Drain）構造にしても良い。
　また、図１では、基板上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　また、本明細書及び図面の式（１）～（１２）は、現象を定性的に説明するために用いた式であり、現象がそれらの式によって限定されるものではない。
　なお、図３Ａと図３Ｂの説明において、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのリセット電圧をＶｓｓと記載しているが、それぞれを異なる電圧にしても良い。
　また、図４Ａ及びその説明において、ページ消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。また、ページ消去動作において、選択されたページのソース線ＳＬに電圧を印加し、ビット線ＢＬはフローティング状態にしても良い。また、ページ消去動作において、選択されたページのビット線ＢＬに電圧を印加し、ソース線ＳＬはフローティング状態にしても良い。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　図６Ｂと図６Ｅの動作波形図では、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬの電圧を具体的に明記しているが、メモリセル電流によりチャネル領域７内でインパクトイオン化現象を引き起こさせ、正孔群９を形成する電圧条件であれば良い。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　図１においては、第１のゲート導体層５ａは、第１のゲート絶縁層４ａの全体を囲んでいる。これに対して、第１のゲート導体層５ａは、平面視において、第１のゲート絶縁層４ａの一部を囲んでいる構造としてもよい。この第１のゲート導体層５ａを少なくとも２つのゲート導体層に分割して、プレート線ＰＬ電極として、動作させても良い。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これにより、ダイナミック フラッシュ メモリ動作を行うことができる。
　図６Ａ～図６Ｏにおいては、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルのリフレッシュ動作を説明したが、“１”と“０”相補のデータを記憶する２個の半導体母体から成る１ビットの高速ダイナミック フラッシュ メモリセルのリフレッシュ動作に関しても本発明は有効である。
　図６Ａ～図６Ｏにおいては、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルが単層のメモリアレイでリフレッシュ動作を説明したが、１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルを多段に積んだ多層のメモリアレイに関しても本発明は有効である。
　また、図１において、第１のゲート導体層５ａを２つ以上に分割して、それぞれをプレート線の導体電極として、同期または非同期で、同じ駆動電圧、または異なる駆動電圧で動作させてもよい。同様に、第２のゲート導体層５ｂを２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で、同じ駆動電圧、または異なる駆動電圧で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。そして、第１のゲート導体層５ａを２つ以上に分割した場合、分割した第１のゲート導体層の少なくとも１つは、上記の第１のゲート導体層５ａの役割を行う。また、分割した第２のゲート導体層５ｂにおいても、分割した第２のゲート導体層の少なくとも１つは、上記の第２のゲート導体層５ｂの役割を行う。
　また、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ、第１の選択ゲート線ＳＧ１、第２の選択ゲート線ＳＧ２に印加する電圧条件と、フローティングボディの電圧は、消去動作、書き込み動作、読み出し動作の基本動作を行うための一例であり、本発明の基本動作を行うことができれば、他の電圧条件であってもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１及び第２実施形態に係るダイナミック フラッシュ メモリセルの非選択ページのプレート線ＰＬをワード線との容量結合、もしくは第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２との容量結合により、負電圧フローティング状態にする。全てのプレート線ＰＬには、負電圧である、例えば－０．４Ｖの第３の電圧Ｖ３の負電圧フローティング状態にする。これによって、非選択ページのメモリセルのチャネル領域７に蓄えられている正孔群は、プレート線ＰＬ側に主に存在する。この結果、ビット線ＢＬとチャネル領域７とのＰＮ接合での正孔と電子の再結合が抑制される。また、プレート線ＰＬには、負電圧フローティング状態にすることにより、チャネル領域７の反転層１２ａが消滅する。したがって、信号である正孔群の減少が防止される。この結果、チャネル半導体層７に蓄積された正孔群の“1”書込みの保持特性（Ｒｅｔｅｎｔｉｏｎ特性）が著しく改善される。非特許文献８および非特許文献１５には、非選択ワード線ＷＬに－１．５Ｖにして、“1”書込みの保持特性を延ばす方法が記されている。しかし、書込み時にビット線ＢＬに１．８Ｖが印加されるため、ゲートとドレイン間に３．３Ｖの電圧が印加され、非選択ＷＬに接続するメモリセルでは、ゲート誘起ドレインリーク電流（ＧＩＤＬ電流）により、“0”記憶データの破壊が生じることも記されている。本発明では、非選択プレート線ＰＬに負電圧フローティング状態にしても、プレート線ＰＬは、直接ビット線ＢＬに接していない。また、本発明の非選択ＷＬ、もしくは第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２には、０Ｖが印加され、書込み時にビット線を、例えば、０．８Ｖにしても、ゲートとドレイン間に僅か０．８Ｖの電圧しか印加されないため、ゲート誘起ドレインリーク電流は発生しない。したがって、非選択プレート線ＰＬを負電圧フローティング状態にでき、“1”書込みの保持特性を著しく延ばすことが可能となり、信頼性の高いメモリ装置を提供できる。
（特徴２）
　本発明の第１及び第２実施形態に係るダイナミック フラッシュ メモリセルの非選択プレート線ＰＬは、ワード線ＷＬとの容量結合、もしくは第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２との容量結合により、負電圧フローティング状態にする。このため、負バイアス発生回路やデコーダー回路におけるウェル分離が必要無くなる。この結果、大幅なレイアウト面積とパワー削減が図れ、同時に高信頼性のメモリ装置を提供できる。
（特徴３）
　本発明の第１及び第２実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬ、もしくは第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２の電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬ、もしくは第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２とチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬ、もしくは第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２の電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬ、もしくは第１の選択ゲート線ＳＧ１と第２の選択ゲート線ＳＧ２のＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、Ｎ+層３ａ、３ｂ、Ｐ層Ｓｉ柱２のそれぞれの導電型の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型であるＳｉ柱２では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７に蓄えられて、“１”状態が設定される。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：　ダイナミック フラッシュ メモリセル
２：　Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：　Ｎ+層
７、７ａ：　チャネル領域
４ａ、４ｂ：　ゲート絶縁層
５ａ、５ｂ：　ゲート導体層
６：　２層のゲート導体層を分離するための絶縁層
ＢＬ：　ビット線
ＳＬ：　ソース線
ＰＬ：　プレート線
ＷＬ：　ワード線
ＦＢ：　フローティングボディ

ＣＬ11～ＣＬ33：　メモリセル
ＳＬ：　ソース線
ＢＬ1～ＢＬ3、ＢＬ：　ビット線
ＰＬ1～ＰＬ3、ＰＬ：　プレート線
ＷＬ1～ＷＬ3、ＷＬ：　ワード線

Ｃ００～Ｃ２２：　メモリセル
ＳＬ：　ソース線
ＢＬ０～ＢＬ２：　ビット線
ＰＬ０～ＰＬ２：　プレート線
ＷＬ０～ＷＬ２：　ワード線
ＳＡ０～ＳＡ２：　センスアンプ回路
Ｔ０Ａ～Ｔ２Ｄ：　ＭＯＳトランジスタ
ＩＯ、／ＩＯ：　入出力線
ＣＳＬ０～ＣＳＬ２：　カラム選択線

１１０：　キャパシタを有しない、ＤＲＡＭメモリセル
１００：　ＳＯＩ基板
１０１：　ＳＯＩ基板のＳｉＯ2膜
１０２：　フローティングボディ（Floating Body）
１０３：　ソースＮ+層
１０４：　ドレインＮ+層
１０５：　ゲート導電層
１０６：　正孔
１０７：　反転層、電子のチャネル
１０８：　ピンチオフ点
１０９：　ゲート酸化膜

Claims (13)

  1. 　基板上に行方向に配列された複数のメモリセルによってページが構成され、複数のページが列方向に配列されてメモリブロックが構成されたメモリ装置であって、
    　前記各ページに含まれる各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面を囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層の一部または全体を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層とを、有し、
    　前記メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と前記第２のゲート導体層のうちの一方はワード線と接続し、他方は駆動制御線と接続し、前記ビット線は、センスアンプ回路に接続し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象により形成した正孔群を保持する動作と、
    　前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より高い、第１のデータ保持電圧とする、ページ書込み動作と、
    　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、前記正孔群を抜きとり、その後、前記第１のゲート導体層と前記第２のゲート導体層と、前記チャネル半導体層との容量結合により、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、ページ消去動作と、
    　前記ページで選択するメモリセル群のページデータを前記ビット線に読み出す、ページ読出し動作と、
    　を実行し、
    　前記ページ書込み動作と前記読出し動作において、両動作終了後の第１のリセット時刻に前記駆動制御線を零ボルトに下降させ、第１のリセット時刻以降の第２のリセット時刻に前記駆動制御線を駆動回路から切り離すことにより、零ボルトフローティング状態にして、第２のリセット時刻以降の第３のリセット時刻に前記ワード線を零ボルトにして、前記ワード線と前記駆動制御線との間の容量結合により、前記駆動制御線を負電圧フローティング状態にする、
    　ことを特徴とするメモリ装置。
  2. 　前記ページ書込み動作と前記読出し動作において、選択の前記ページに接続する前記メモリセルの前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加されている、
    　ことを特徴とする請求項１に記載のメモリ装置。
  3. 　前記ページ読出し動作時には、選択されたページの前記チャネル半導体層の内部に、インパクトイオン化現象により前記正孔群の形成により、選択された前記ページの前記チャネル半導体層の電圧を前記第１のデータ保持電圧に戻すリフレッシュ動作を行う、
    　ことを特徴とする請求項１に記載のメモリ装置。
  4. 　前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載のメモリ装置。
  5. 　前記半導体母体の軸方向から見たときに、前記第１のゲート導体層が、前記第１のゲート絶縁層を囲んで少なくとも２つの導体層に分離している、
    　ことを特徴とする請求項１に記載のメモリ装置。
  6. 　前記インパクトイオン化現象は、前記第１のゲート導体層と、前記第２のゲート導体層との間の近傍の前記チャネル半導体層の内部に生じ、前記正孔群を前記チャネル半導体層の内部に生成する、
    　ことを特徴とする請求項１に記載のメモリ装置。
  7. 　少なくとも２本のページが多重選択されるページ積和読出し動作時には、選択された前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加され、非選択の前記駆動制御線は、負電圧フローティング状態になっている、
    　ことを特徴とする請求項１に記載のメモリ装置。
  8. 　前記第１のゲート導体層は互いに分離した、第３のゲート導体層と第４のゲート導体層からなり、
    　前記第３のゲート導体層は、第１の選択ゲート線と接続し、前記第４のゲート導体層は、前記駆動制御線と接続し、前記第３のゲート導体層は、第２の選択ゲート線と接続し、
    　前記第３のリセット時刻に前記第１の選択ゲート線と前記第２の選択ゲート線を零ボルトにして、前記第１の選択ゲート線と前記駆動制御線との間の容量結合および前記第２の選択ゲート線と前記駆動制御線との間の容量結合により、前記駆動制御線を前記駆動回路から切り離すことにより、前記負電圧フローティング状態にする、
    　ことを特徴とする請求項１に記載のメモリ装置。
  9. 　前記ページ書込み動作と前記読出し動作において、選択の前記ページに接続する前記メモリセルの前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加されている、
    　ことを特徴とする請求項８に記載のメモリ装置。
  10. 　前記ページ読出し動作時には、選択されたページの前記チャネル半導体層の内部に、インパクトイオン化現象により前記正孔群の形成により、選択された前記ページの前記チャネル半導体層の電圧を前記第１のデータ保持電圧に戻すリフレッシュ動作を行う、
    　ことを特徴とする請求項８に記載のメモリ装置。
  11. 　前記第１のゲート導体層及び前記第３のゲート導体層と前記半導体母体との間のゲート容量の総和容量は、前記第２のゲート導体層と前記半導体母体との間の第２のゲート容量よりも小さい、
    　ことを特徴とする請求項８に記載のメモリ装置。
  12. 　前記インパクトイオン化現象は、前記第２のゲート導体層と、前記第３のゲート導体層との間の近傍の前記チャネル半導体層の内部に生じ、前記正孔群を前記チャネル半導体層の内部に生成する、
    　ことを特徴とする請求項８に記載のメモリ装置。
  13. 　少なくとも２本のページが多重選択されるページ積和読出し動作時には、選択された前記駆動制御線には、接地電圧もしくはそれ以上の電圧が印加され、非選択の前記駆動制御線は、負電圧フローティング状態になっている、
    　ことを特徴とする請求項８に記載のメモリ装置。
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JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

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