WO2022162870A1 - 半導体素子を用いたメモリ装置 - Google Patents

半導体素子を用いたメモリ装置 Download PDF

Info

Publication number
WO2022162870A1
WO2022162870A1 PCT/JP2021/003248 JP2021003248W WO2022162870A1 WO 2022162870 A1 WO2022162870 A1 WO 2022162870A1 JP 2021003248 W JP2021003248 W JP 2021003248W WO 2022162870 A1 WO2022162870 A1 WO 2022162870A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
layer
semiconductor
channel
memory
Prior art date
Application number
PCT/JP2021/003248
Other languages
English (en)
French (fr)
Inventor
康司 作井
望 原田
Original Assignee
ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユニサンティス エレクトロニクス シンガポール プライベート リミテッド, 康司 作井, 望 原田 filed Critical ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
Priority to JP2021525273A priority Critical patent/JP7057037B1/ja
Priority to PCT/JP2021/003248 priority patent/WO2022162870A1/ja
Priority to TW111101485A priority patent/TWI793973B/zh
Publication of WO2022162870A1 publication Critical patent/WO2022162870A1/ja
Priority to US18/226,656 priority patent/US20230377658A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/102—External programming circuits, e.g. EPROM programmers; In-circuit programming or reprogramming; EPROM emulators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/12—Programming voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • a semiconductor memory device includes: A block comprising a plurality of memory cells arranged in a matrix on a substrate, Each memory cell included in the block includes: a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; a first gate insulating layer surrounding part or all of a side surface of the semiconductor base body between the first impurity layer and the second impurity layer and in contact with or adjacent to the first impurity layer; , a second gate insulating layer surrounding part or all of a side surface of the semiconductor base, connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer covering the first gate insulating layer; a second gate conductor layer covering the second gate insulating layer; the semiconductor matrix is composed of the first gate insulating layer and a channel semiconductor layer covered with the second gate insulating layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

プレート線ＰＬ０とＰＬ１と、ワード線ＷＬ０とＷＬ１と、ソース線ＳＬと、ビット線ＢＬ０～ＢＬ３と、に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、前記プレート線ＰＬ０とＰＬ１と、前記ワード線ＷＬ０とＷＬ１と、前記ソース線ＳＬと、前記ビット線ＢＬ０～ＢＬ３と、に印加する電圧を制御して、前記正孔群を前記チャネル半導体層の内部から除去し、さらにチャネル半導体層の電圧を、前記プレート線ＰＬ０とＰＬ１と、前記ワード線ＷＬ０とＷＬ１との、容量結合により、引き下げる、データ消去動作と、を行う、　メモリセルＣＬ００～ＣＬ１３が複数個行列状に配列するブロックがあり、前記ブロック内のメモリセルにおいて、前記データ保持動作状態のメモリセルＣＬ００、ＣＬ０２、ＣＬ０３、ＣＬ１１とＣＬ１３に対するメモリ再書込み動作と、前記データ消去動作状態のメモリセルＣＬ０１、ＣＬ１０とＣＬ１２に対するメモリ再消去動作の、片方、もしくは、両方を前記ブロック内の全てメモリセルで同時に行う、柱状半導体素子を用いたメモリ装置である。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図１１（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図１２（ａ）と（ｂ）に、動作上の問題点と、図１３（ａ）～（ｃ）に、読出し動作を示す（非特許文献７～１０を参照）。図１１（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されたソースＮ+層（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）１０３、ビット線ＢＬが接続されたドレインＮ+層１０４、ワード線ＷＬが接続されたゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図１１（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図１１（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図１１（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図１１（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図１１（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図１１（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図１２（ａ）と（ｂ）を用いて、説明する。図１２（ａ）で示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディ間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　　（１４）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　　（１５）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図１２（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB1 － ＶFB2
       ＝ βWL ×ＶWLH　　（１６）
で表される。
ここで、式（１５）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１３（ａ）～（ｃ）に読出し動作を示しており、図１３（ａ）は、“１”書込み状態を、図１３（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１３（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１個のトランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係る半導体メモリ装置は、
　基板上に行列状に配列された複数のメモリセルからなるブロックを備え、
　前記ブロックに含まれる各メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層及び第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲み、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層と、から構成され、
　前記個々のメモリセルにおいて、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
　前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より、ビルトイン電圧だけ高い、第１のデータ保持電圧とする、メモリ書込み動作を行い、
　前記第１のゲート導体層と前記チャネル半導体層との間の第１の容量結合と、前記第２のゲート導体層と前記チャネル半導体層との間の第２の容量結合とにより、前記チャネル半導体層の電圧を前記第１のデータ保持電圧よりも高い電圧に制御して、前記チャネル半導体層の電圧が、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より、ビルトイン電圧だけ高くなるまで、前記正孔群のうちの残存正孔群を前記チャネル半導体層の内部から、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方を通して除去し、
　前記第１の容量結合と、前記第２の容量結合とにより、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い第２のデータ保持電圧とする、メモリ消去動作を行い、
　前記ブロック内の前記複数個のメモリセルの半導体母体の前記チャネル半導体層の電圧は、第１の時刻に、前記第１のデータ保持電圧、もしくは、前記第２のデータ保持電圧にあり、
　前記第１の時刻から時間が経過した第２の時刻に、前記ブロック内の、前記第１の時刻に前記チャネル半導体層の電圧が前記第１のデータ保持電圧であった前記半導体母体には、メモリ再書込み動作を行い、前記チャネル半導体層の電圧を前記第１のデータ保持電圧程度に戻し、
　前記第１の時刻から時間が経過した第３の時刻に、前記ブロック内の、前記第１の時刻に前記チャネル半導体層の電圧が前記第２のデータ保持電圧であった前記半導体母体には、メモリ再消去動作を行い、前記チャネル半導体層の電圧を前記第２のデータ保持電圧程度に戻す、
　ことを特徴とする（第１発明）。
　上記第１発明において、
　前記第１のゲート導体層の電圧が、第１の電圧から、前記第１の電圧よりも高い、第２の電圧とし、前記第２のゲート導体層の電圧が、第３の電圧から、前記第３の電圧よりも高い、第４の電圧とし、
　前記第１の容量結合と、前記第２の容量結合とにより、前記チャネル半導体層の電圧を前記第１の時刻よりも高い電圧に制御する第１の期間と、
　前記チャネル半導体層の電圧が、前記第１の不純物層と、前記第２の不純物層との、片方、もしくは、両方の電圧より、ビルトイン電圧高くなるまで、前記正孔群のうちの残存正孔群を前記チャネル半導体層の内部から、前記第１の不純物層と、前記第２の不純物層との、片方、もしくは、両方から抜きとる第２の期間と、
　前記第１の容量結合と、前記第２の容量結合とにより、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、前記第２のデータ保持電圧程度とする第３の期間、により前記メモリ再消去動作を行う、
　ことを特徴とする（第２発明）。
　上記第２発明において、
　前記第１の電圧から前記第２の電圧へは、少なくとも２段階の第１のステップ電圧で高電圧とし、前記第３の電圧から前記第４の電圧へは、少なくとも２段階の第２のステップ電圧で高電圧とし、前記メモリ再消去動作を行う、
　ことを特徴とする（第３発明）。
　上記第１発明において、
　前記メモリ再消去動作の際に、前記第１の時刻に前記チャネル半導体層の電圧が、前記第１のデータ保持電圧にあった、同一の前記ブロック内の前記半導体母体の前記チャネル半導体層には、反転層が形成され、前記第１のデータ保持電圧程度の電圧を維持する、
　ことを特徴とする（第４発明）。
　上記第１発明において、
　前記メモリ再書込み動作の際に、前記第１の時刻に前記チャネル半導体層の電圧が、前記第２のデータ保持電圧にあった、同一の前記ブロック内の前記半導体母体の前記チャネル半導体層においては、第１の不純物層と、第２の不純物層との間に電流は流れずに、前記第２のデータ保持電圧程度の電圧を維持する、
　ことを特徴とする（第５発明）。
　上記第１発明において、
　前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きい、
　ことを特徴とする（第６発明）。
　上記第１乃至第６発明における柱状半導体メモリ装置の前記ブロックを複数含むブロック群を備え、
　前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と、前記第２のゲート導体層との一方がワード線と接続すれば、他方が第１の駆動制御線と接続し、
　前記ソース線は、前記ブロック内の前記半導体母体間で繋がり、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記ブロック群の中の選択した前記ブロックの全ての前記半導体母体において、前記メモリ再書込み動作と、メモリ再消去動作と、片方、もしくは、両方を同時に行う、
　ことを特徴とする（第７発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の“１”書込みのブロックリフレッシュ動作を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の“１”書込みのブロックリフレッシュ動作を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の“０”消去のブロックリフレッシュ動作を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の“０”消去のブロックリフレッシュ動作を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図と主要ノードの印加電圧図である。 第２実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図と主要ノードの印加電圧図である。 第２実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するための回路ブロック図と主要ノードの印加電圧図である。 第３実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するためのメモリアレイの回路ブロック図である。 第３実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するためのメモリアレイの回路ブロック図である。 第３実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明するためのメモリアレイの回路ブロック図である。 第４実施形態に係るＳＧＴを有するメモリ装置のステップアップリフレッシュ動作を説明するための図である。 第４実施形態に係るＳＧＴを有するメモリ装置のステップアップリフレッシュ動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）について、図面を参照しながら説明する。
（第１実施形態）
　図１～図７を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４Ａ～図４Ｂを用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。そして、図６Ａ、図６Ｂを用いて“１”書込みのブロックリフレッシュ動作を、図７Ａ～図７Ｂを用いて“０”消去のブロックリフレッシュ動作を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１の駆動制御線（特許請求の範囲の「第１の駆動制御線」の一例である）であるプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層、５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにしてもよい。
　図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。
　図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線ＷＬの接続されたゲート５ｂとチャネル領域７間の容量ＣWLと、プレート線ＰＬの接続されたゲート５ａとチャネル領域７間の容量ＣPLと、ソース線ＳＬの接続されたソースＮ+層３ａとチャネル領域７との間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　　（１）
で表される。
したがって、ワード線ＷＬとチャネル領域７間のカップリング率βWL、プレート線ＰＬとチャネル領域７間のカップリング率βPL、ビット線ＢＬとチャネル領域７間のカップリング率βBL、ソース線ＳＬとチャネル領域７間のカップリング率βSLは、以下でそれぞれ表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　　（２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　　（３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　　（４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL)　　（５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｃ）は、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高出圧状態ＶFBHの電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　　（６）
ワード線ＷＬとチャネル領域７間のカップリング率βWLが小さく、プレート線ＰＬとチャネル領域７間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３（ａ）～（ｄ）に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に書込み動作のメカニズム、図３（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、とフローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“0”消去状態にあり、チャネル領域７の電圧は、ＶFB“0”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、ＶPLLが印加している。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図３（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬの電圧の上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬとチャネル領域７との第２の容量結合（特許請求の範囲の「第２の容量結合」の一例である）により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線ＷＬがＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内周には、チャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との第２の容量結合を遮る。
　引き続き、図３（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内周には、チャネル領域７に環状の反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周には、チャネル領域７にピンチオフ点は存在せずに内周の全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図３（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合（を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　引き続き、図３（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
　ここで、ビット線ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図３（ｄ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作（特許請求の範囲の「メモリ書込み動作」の一例である）を行い、論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとの第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとの第３の境界領域で、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　図４Ａ～図４Ｂを用いて、消去動作メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ａ（ａ）は、消去動作の主要ノードのタイミング動作波形図を示している。図４Ａ（ａ）において、Ｔ０～Ｔ１２は、消去動作開始から終了までの時刻を表している。図４Ａ（ｂ）に消去動作前の時刻Ｔ０に、前のサイクルでインパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、時刻Ｔ１～Ｔ２において、ビット線ＢＬとソース線ＳＬとが、それぞれＶｓｓからＶBLHとＶSLHの高電圧状態になる。ここで、Ｖｓｓは、例えば、０Ｖである。この動作は、次の第１の期間（特許請求の範囲の「第１の期間」の一例である）の時刻Ｔ３～Ｔ４で、プレート線ＰＬとワード線ＷＬとが、それぞれ第１の電圧（特許請求の範囲の「第１の電圧」の一例である）ＶPLLから第２の電圧（特許請求の範囲の「第２の電圧」の一例である）ＶPLHと、第３の電圧（特許請求の範囲の「第３の電圧」の一例である）Ｖｓｓから第４の電圧（特許請求の範囲の「第４の電圧」の一例である）ＶWLHと高電圧状態になり、チャネル領域７にプレート線ＰＬの接続された第１のゲート導体層５ａの内周の反転層（特許請求の範囲の「反転層」の一例である）１２ａと、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周の反転層（特許請求の範囲の「反転層」の一例である）１２ｂとを、形成させない。したがって、ＶBLHとＶSLHの電圧は、ワード線ＷＬ側の第２のNチャネルＭＯＳトランジスタとプレート線ＰＬ側の第１のNチャネルＭＯＳトランジスタのしきい値電圧を、それぞれＶtWLとＶtPLとした場合、ＶBLH＞ＶWLH＋ＶtWL、ＶSLH＞ＶPLH＋ＶtPLであることが望ましい。例えば、ＶtWLとＶtPLが０．５Ｖの場合、ＶWLHとＶPLHは、３Ｖに設定して、ＶBLHとＶSLHは、３．５Ｖ以上に設定すれば良い。
　引き続き、図４Ａ（ａ）の消去動作メカニズムを説明する。第１の期間の時刻Ｔ３～Ｔ４で、プレート線ＰＬとワード線ＷＬとが、第２の電圧ＶPLHと第４の電圧ＶWLHの高電圧状態になるのに伴い、フローティング状態のチャネル領域７が、プレート線ＰＬとチャネル領域７との第１の容量結合（特許請求の範囲の「第１の容量結合」の一例である）と、ワード線ＷＬとチャネル領域７との第２の容量結合（特許請求の範囲の「第２の容量結合」の一例である）とによって、押し上げられる。チャネル領域７の電圧は、“１”書込み状態のＶFB“１”から高電圧になる。これは、ビット線ＢＬとソース線ＳＬの電圧が、ＶBLHとＶSLHと高電圧であるため、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合が逆バイアス状態であるため、昇圧することが可能である。
　引き続き、図４Ａ（ａ）の消去動作メカニズムを説明する。次に第２の期間（特許請求の範囲の「第２の期間」の一例である）の時刻Ｔ５～Ｔ６で、ビット線ＢＬとソース線ＳＬの電圧が、高電圧のＶBLHとＶSLHからＶｓｓへと低下する。この結果、ソースＮ+層３ａとチャネル領域７との間のＰＮ接合と、ドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合は、図４Ｂ（ｃ）に示すように、順バイアス状態となり、チャネル領域７の正孔群９のうちの残存正孔群（特許請求の範囲の「残存正孔群」の一例である）は、ソースＮ+層３ａと、ドレインＮ+層３ｂとに、排出する。その結果、チャネル領域７の電圧ＶFBは、ソースＮ+層３ａとＰ層のチャネル領域７とが形成するＰＮ接合と、ドレインＮ+層３ｂとＰ層のチャネル領域７とが形成するＰＮ接合のビルトイン電圧Ｖｂとなる。
　引き続き、図４Ａ（ａ）の消去動作メカニズムを説明する。次に時刻Ｔ７～Ｔ８で、ビット線ＢＬとソース線ＳＬの電圧が、Ｖｓｓから高電圧のＶBLHとＶSLHへと上昇する。この施策によって、図３（ｄ）に示すように、第３の期間（特許請求の範囲の「第３の期間」の一例である）の時刻Ｔ１１～Ｔ１２で、プレート線ＰＬとワード線ＷＬを第２の電圧ＶPLHと第４の電圧ＶWLHからそれぞれ第１の電圧ＶPLLと第３の電圧Ｖｓｓに下降する際に、チャネル領域７にプレート線ＰＬ側の反転層（特許請求の範囲の「反転層」の一例である）１２ａとワード線側の反転層（特許請求の範囲の「反転層」の一例である）１２ｂを形成させずに、効率良く、チャネル領域７の電圧ＶFBは、プレート線ＰＬとチャネル領域７との第１の容量結合と、ワード線ＷＬとチャネル領域７との第２の容量結合によって、ＶｂからＶFB“０”となる。したがって、“１”書込み状態と“０”消去状態のチャネル領域７の電圧差ΔＶFBは、以下の式で表される。

ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　（７）
ＶFB“０”＝Ｖｂ－βWL×ＶWLH－βPL×（ＶPLH－ＶPLL）　（８）
ΔＶFB＝ＶFB“１”－ＶFB“０”
　　　＝βWL×ＶWLH＋βPL×（ＶPLH－ＶPLL）
　　　　　－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　　　（９）
ここで、βWLとβPLとの和は、０．８以上あり、ΔＶFBは、大きくなり、十分にマージンが取れる。その結果、図４Ｂ（ｅ）に示すように、“１”書込み状態と“０”消去状態とで、マージンを大きく取れる。
　引き続き、図４Ａ（ａ）の消去動作メカニズムを説明する。次に第３の期間（特許請求の範囲の「第３の期間」の一例である）の時刻Ｔ１１～Ｔ１２で、ビット線ＢＬとソース線ＳＬの電圧が、ＶBLHからVｓｓへ、ＶSLHからＶｓｓへとそれぞれ下降して、消去動作が終了する。その際、ビット線ＢＬとソース線ＳＬとが、チャネル領域７の電圧を容量結合で若干引き下げるが、時刻Ｔ７～Ｔ８にビット線ＢＬとソース線ＳＬとが、チャネル領域７の電圧を容量結合で引き上げていた分と同等であるため、ビット線ＢＬとソース線ＳＬの電圧の上げ下げは相殺され、結果的にチャネル領域７の電圧に影響を与えない。このチャネル領域７の“０”消去状態の電圧ＶFB“０”を第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）とする、メモリ消去動作（特許請求の範囲の「メモリ消去動作」の一例である）を行い、論理記憶データ“０”に割り当てる。
　図５（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図５（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図６Ａ（ａ）～図６Ｂ（ｄ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの“１”書込みのブロックリフレッシュ動作を説明するための図である。
　図６Ａ（ａ）に１個の半導体母体から成る“１”書込みの単体のダイナミック フラッシュ メモリセルを示している。“１”書込みのチャネル領域７の初期電圧は、ＶFB“１”であるが、経時変化で、ＶFB“１”－ Ｖαに低下する。これは、チャネル領域７からの正孔群９のリーク電流に起因しているが、例えば、ソースＮ+層３ａとドレインＮ+層３ｂへのリーク電流である。図６Ａ（ｂ）に半導体母体が複数個行列状（特許請求の範囲の「複数個行列状」の一例である）に配列する同一ブロック（特許請求の範囲の「ブロック」の一例である）の一部を構成する８個のダイナミック フラッシュ メモリセルＣＬ００～ＣＬ１３を示している。ここで、ダイナミック フラッシュ メモリセルＣＬ００、ＣＬ０２、ＣＬ０３、ＣＬ１１、ＣＬ１３は、第１の時刻（特許請求の範囲の「第１の時刻」の一例である）に“１”書込み状態であり、余剰の正孔群９が、チャネル領域７に保持されている。また、ダイナミック フラッシュ メモリセルＣＬ０１、ＣＬ１０、ＣＬ１２は、“０”消去状態であり、余剰の正孔群９は、チャネル領域７に保持されていない。“１”書込み状態のダイナミック フラッシュ メモリセルＣＬ００、ＣＬ０２、ＣＬ０３、ＣＬ１１、ＣＬ１３をメモリ再書込み動作（特許請求の範囲の「メモリ再書込み動作」の一例である）であるリフレッシュするために、ビット線ＢＬ０～ＢＬ３、ワード線ＷＬ０とＷＬ１、プレート線ＰＬ０とＰＬ１に正バイアスを印加し、ソース線ＳＬをＶｓｓにする。ここで、Ｖｓｓは、例えば０Ｖである。その具体的な動作波形の一例を図６Ｂ（ｃ）に示しており、これは時刻Ｔ０～Ｔ４のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ、フローティングボディＦＢとなるチャネル領域７の電圧の経時変化である。第２の時刻（特許請求の範囲の「第２の時刻」の一例である）である時刻Ｔ０で、“１”書込みのダイナミック フラッシュ メモリセルのチャネル領域７の電圧は、ＶFB1＝ＶFB“１”－ Ｖαに低下している。時刻Ｔ１で、ビット線ＢＬの電圧がＶｓｓからＶBLRに上昇する。ここで、ＶBLRは、“１”書込みのブロックリフレッシュ動作のためのビット線ＢＬの電圧で、例えば、２Ｖである。この結果、ドレインＮ+層３ｂとＰ層のチャネル領域７の間のＰＮ接合の容量結合によって、βBLをビット線ＢＬとチャネル領域７との間の容量結合のカップリング比として、チャネル領域７の電圧は、ＶFB2と以下の式（４）と（１０）で表される。
βBL＝ＣBL／（ＣWL＋ＣPL＋ＣBL＋ＣSL）　　（４）
ＶFB2＝ＶFB1＋βBL×ＶBLR　　（１０）
　引き続き、図６Ｂ（ｃ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの“１”書込みのブロックリフレッシュ動作を説明する。時刻Ｔ２で、ワード線ＷＬがＶｓｓからＶWLRPへ高電圧になる。ここで、ＶWLRPは、“１”書込みのブロックリフレッシュ動作のワード線ＷＬの印加電圧であり、例えば、４Ｖである。この結果、“１”書込み状態のダイナミック フラッシュ メモリセルＣＬ００、ＣＬ０２、ＣＬ０３、ＣＬ１１、ＣＬ１３において、プレート線ＰＬ０とＰＬ１の接続する第１のゲート導体層５ａがチャネル領域７を取り囲む第１のＮチャネルＭＯＳトランジスタは線形領域で、ワード線ＷＬ０とＷＬ１の接続する第２のゲート導体層５ｂがチャネル層７を取り囲む第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。それに伴い、ドレインＮ+層３ｂからソースＮ+層３ａへと電流が流れ、インパクトイオン化現象で正孔群９が発生し、チャネル領域７を満たす。この結果、チャネル領域７の電圧は、ビルトイン電圧Ｖｂ（約０．７Ｖ）となる。一方、“０”消去状態のダイナミック フラッシュ メモリセルＣＬ０１、ＣＬ１０、ＣＬ１２において、プレート線ＰＬ０とＰＬ１の接続する第１のゲート導体層５ａがチャネル層７を取り囲む第１のＮチャネルＭＯＳトランジスタの“0”消去状態のしきい値電圧ＶｔPL“０”と、ワード線ＷＬ０とＷＬ１の接続する第２のゲート導体層５ｂがチャネル層７を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去状態のしきい値電圧ＶｔWL“０”とが高いため、時刻Ｔ２で、ドレインＮ+層３ｂからソースＮ+層３ａへと電流が流れず、インパクトイオン化現象を起こさない。
　引き続き、図６Ｂ（ｃ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの“１”書込みのブロックリフレッシュ動作を説明する。時刻Ｔ３で、ワード線ＷＬがＶWLRPからＶｓｓへと低下する。ワード線ＷＬの接続する第２のゲート導体層５ｂが取り囲むチャネル層７には、反転層１２ｂが生成されているため、この反転層が、第２のゲート導体層５ｂとチャネル層７との間の第２の容量結合を遮る。第２のゲート導体層５ｂがチャネル層７を取り囲む第２のＮチャネルＭＯＳトランジスタの“１”書込み状態のしきい値電圧をＶｔWL“１”とすると、ワード線ＷＬの電圧がＶｔWL“１”以下なった際に第２のゲート導体層５ｂとチャネル層７との間の第２の容量結合が働き、チャネル領域７の電圧は、式（１１）で表されるＶｂ１となる。
Ｖｂ１＝Ｖｂ－βWL×ＶｔWL“１”　　（１１）
　ここで、“１”書込み状態のしきい値電圧ＶｔWL“１”は、低いため、βWL×ＶｔWL“１”は小さい。次に時刻Ｔ４で、ビット線ＢＬがＶBLRからＶｓｓへと低下し、“１”書込みのブロックリフレッシュ動作が終了するが、最終的なチャネル領域７の電圧ＶFB“１”は、式（１２）で表されるＶｂ２となる。
ＶFB“１”＝Ｖｂ２＝Ｖｂ１－βBL×ＶBLR
　　　　　＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLR　　（１２）
　したがって、図６Ｂ（ｄ）に示すように、ワード線電圧ＶWLとセル電流Ｉｃｅｌｌの関係のグラフにおいて、破線のリフレッシュ前の“１”書込み状態から、実線の“１”書込み状態へと第２のゲート導体層５ｂがチャネル層７を取り囲む第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWLが低くなる。
　図７Ａ、図７Ｂは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの“０”消去のブロックリフレッシュ動作を説明するための図である。
　図７Ａ（ａ）に“０”消去の単体のダイナミック フラッシュ メモリセルを示している。“０”書込みのチャネル領域７の初期電圧は、第１の時刻で、ＶFB“０”であるが、経時変化で、第３の時刻（特許請求の範囲の「第３の時刻」の一例である）で、ＶFB“０”＋ Ｖγに上昇する。これは、チャネル領域７への正孔群９の流入等のリーク電流が原因している。図７Ａ（ｂ）に同一ブロックの一部を構成する８個のダイナミック フラッシュ メモリセルＣＬ００～ＣＬ１３を示している。ここで、ダイナミック フラッシュ メモリセルＣＬ００、ＣＬ０２、ＣＬ０３、ＣＬ１１、ＣＬ１３は、“１”書込み状態であり、余剰の正孔群９が、チャネル領域７に保持されており、ダイナミック フラッシュ メモリセルＣＬ０１、ＣＬ１０、ＣＬ１２は、“０”消去状態であり、余剰の正孔群９は、チャネル領域７に保持されていない。“０”消去状態のダイナミック フラッシュ メモリセルＣＬ０１、ＣＬ１０、ＣＬ１２をメモリ再消去動作（特許請求の範囲の「メモリ再消去動作」の一例である）であるリフレッシュするために、ビット線ＢＬ０～ＢＬ３とソース線ＳＬをＶｓｓにした状態で、ワード線ＷＬ０とＷＬ１、プレート線ＰＬ０とＰＬ１に正バイアスのパルスを印加する。ここで、Ｖｓｓは、例えば０Ｖである。その具体的な動作波形の一例を図７Ｂ（ｃ）に示しており、時刻Ｔ０～Ｔ４のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬ、フローティングボディＦＢとなるチャネル領域７の電圧の経時変化である。時刻Ｔ０で、“０”消去のダイナミック フラッシュ メモリセルチャネル領域７の電圧は、ＶFB3＝ＶFB“０”＋ Ｖγに上昇している。時刻Ｔ１で、ワード線ＷＬがＶｓｓからＶWLREへ、プレート線ＰＬがＶPLLからＶPLRへ、それぞれ上昇すると、ワード線ＷＬの接続する第２のゲート導体層５ｂとチャネル層７との間の第２の容量結合と、プレート線ＰＬの接続する第１のゲート導体層５ａとチャネル層７との間の第１の容量結合とにより、チャネル層７の電圧は、ビルトイン電圧Ｖｂよりも高いＶFB4になる。この結果、“０”消去状態のダイナミック フラッシュ メモリセルＣＬ０１、ＣＬ１０、ＣＬ１２において、Ｐ層のチャネル領域７とソースＮ+層３ａとの間のＰＮ接合と、Ｐ層のチャネル領域７とドレインＮ+層３ｂとの間のＰＮ接合とが、それぞれ順バイアスとなり、チャネル領域７に流入した正孔群９をソースＮ+層３ａとドレインＮ+層３ｂへと、排出する。一方、“１”書込み状態のダイナミック フラッシュ メモリセルＣＬ００、ＣＬ０２、ＣＬ０３、ＣＬ１１、ＣＬ１３において、プレート線ＰＬの接続する第１のゲート導体層５ａが取り囲むチャネル領域７には、反転層１２ａとワード線ＷＬの接続する第２のゲート導体層５ｂが取り囲むチャネル領域７には、反転層１２ｂが形成されているが、ビット線ＢＬとソース線ＳＬは共にＶｓｓであるため、ビット線ＢＬからソース線ＳＬへ電流は流れずにインパクトイオン化現象も起こさない。また、反転層１２ａと１２ｂとが、チャネル領域７から、第１のゲート導体層５ａと第２のゲート導体層５ｂとを遮蔽するため、チャネル領域７の電圧は上昇しない。
　引き続き、図７Ｂ（ｃ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの“０”消去のブロックリフレッシュ動作を説明する。時刻Ｔ２で、ワード線ＷＬの電圧がＶWLREからＶｓｓへ、プレート線ＰＬの電圧がＶPLRからＶｓｓへと低下すると、リフレッシュ動作後の“０”消去状態のダイナミック フラッシュ メモリセルのチャネル領域７の電圧ＶFB“０”は、式（１３）で表される。
ＶFB“０”＝Ｖｂ－βWL×ＶWLRE－βPL×（ＶPLR－ＶPLL）　　　（１３）
したがって、図７Ｂ（ｄ）に示すように、ワード線電圧ＶWLとセル電流Ｉｃｅｌｌの関係のグラフにおいて、破線のリフレッシュ前の第３の時刻の“０”消去状態から、実線の“０”消去状態へと第２のゲート導体層５ｂがチャネル層７を取り囲む第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWL“０”が高くなる。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶPLLは、ブロック消去動作で選択消去される以外の各動作モードでは、例えば、２Ｖの固定電圧を印加しても良い。
　また、図１において、Ｓｉ柱２の断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板１上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んで第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティングボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :　例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティングボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティングボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティングボディ構造であれば、本ダイナミック フラッシュ動作が出来る。
　なお、本明細書及び特許請求の範囲において「ゲート絶縁層やゲート導体層等がチャネル等を覆う」と言った場合の「覆う」の意味として、ＳＧＴやＧＡＡのように全体を囲む場合、Ｆｉｎトランジスタのように一部を残して囲む場合、さらにプレナー型トランジスタのように平面的なものの上に重なるような場合も含む。
　なお、本明細書及び図面の式（１）～（１６）は、現象を定性的に説明するために用いた式であり、現象がそれらの式でよって限定されるものではない。
　なお、図４Ａ～図４Ｂに消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積が大きくならない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのリフレッシュである、メモリ再書込み動作と、メモリ再消去動作とは、ブロック単位で行えるため、リフレッシュに要する時間をＤＲＡＭに比べて、大幅に短縮可能である。この結果、リフレッシュ以外の通常動作に占める時間割合デューティーレシオ（Duty Ratio）を大幅に改善できる。
（特徴４）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのリフレッシュである、メモリ再書込み動作をブロック単位で行う際に、同一ブロック内の“1”書込み状態のダイナミック フラッシュ メモリセルに対してのみに、メモリ再書込み動作が行われ、“０”消去状態のダイナミック フラッシュ メモリセルに対しては、影響を与えない。逆にメモリ再消去動作をブロック単位で行う際に、同一ブロック内の“０”消去状態のダイナミック フラッシュ メモリセルに対してのみに、メモリ再消去動作が行われ、“１”書込み状態のダイナミック フラッシュ メモリセルに対しては、影響を与えない。この結果、選択ブロック全体で、メモリ再書込み動作と、メモリ再消去動作とを、個々に効率良く行うことができる。
（第２実施形態）
　図８Ａ～図８Ｃを参照して、第２実施形態に係るＳＧＴを有するメモリ装置のブロックリフレッシュ動作を説明する。
　図８Ａに、ブロック消去のために選択されたメモリブロック回路図を示す。ここでは、メモリセルは、３行×３列の計９個CL11～CL33を示しているが、実際のメモリブロックは、この行列よりも大きい。各メモリセルには、ソース線ＳＬ1～ＳＬ3、ビット線ＢＬ1～ＢＬ3、プレート線ＰＬ1～ＰＬ3、ワード線ＷＬ1～ＷＬ3が接続されている。図８Ｂに示すように、“１”書込みのブロックリフレッシュのために選択されたメモリブロックのビット線ＢＬ1～ＢＬ3とワード線ＷＬ1～ＷＬ3には、図６（ｃ）に示したパルス波形が入力する。そして、リフレッシュをしないブロックでは、パルス波形は入力しない。図８Ｃに示すように、“０”消去のブロックリフレッシュのために選択されたメモリブロックのプレート線ＰＬ1～ＰＬ3とワード線ＷＬ1～ＷＬ3には、図７Ｂ（ｃ）に示したパルス波形が入力する。そして、リフレッシュをしないブロックでは、パルス波形は入力しない。
（特徴１）
　第２実施形態のダイナミック フラッシュ メモリセルでは、ブロック毎で独立にブロック消去を行うために、ブロック毎で、ビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬを独立して制御することができる。
（特徴２）
　第２実施形態のダイナミック フラッシュ メモリセルでは、フラッシュメモリと同様な、図６Ａ（ａ）～図６Ｂ（ｄ）で説明したブロック消去動作を行うが、フラッシュメモリに比べて、遥かに低電界で書き換えを行っている。このため、信頼性上、ブロック毎の書き換え回数制限を定める必要がない。
（第３実施形態）
　図９Ａ～図９Ｃは、第３実施形態のダイナミック フラッシュ メモリセルのブロックリフレッシュ動作を説明するための回路ブロック図を示している。
　図９Ａにおいて、コントローラ回路３３と、論理・物理ブロックアドレス変換・ルックアップ・テーブル回路（省略形は、論物変換テーブル）３２によって、論理ブロックアドレスに記憶しているデータは、ダイナミック フラッシュ メモリのどの物理ブロックアドレスに対応しているかを常に管理している。これは、ダイナミック フラッシュ メモリでは、フラッシュメモリと同様にブロックのデータ書き換えに関して、既に消去しているブロックを用いて書き換えるため、論理ブロックアドレスと物理ブロックアドレスとの対応関係を常に管理する必要があるためである。このコントローラ回路３３と、論物変換テーブル３２は、ダイナミック フラッシュ メモリのチップ内に設けても良いが、図９Ａに示すようにチップ外に設けても良い。論物変換テーブル３２からの命令は、ブロックアドレスデコーダー回路３４に入力し、リフレッシュを行うブロックが、ブロックＢＬＫ００～ＢＬＫ３３の中から、選択される。
　図９Ｂにおいて、ダイナミック フラッシュ メモリのブロックＢＬＫ００～ＢＬＫ３３の４×４＝１６ブロックの内、例えば、ブロックＢＬＫ２１の記憶データをリフレッシュする命令がコントローラ回路３３から出た場合を想定する。最初にコントローラ回路３３は、論物変換テーブル３２を参照して、どのブロックがリフレッシュ必要なブロックであるかを指示する。
　図９Ｃにおいて、ダイナミック フラッシュ メモリのブロックＢＬＫ００～ＢＬＫ３３の４×４＝１６ブロックの内、例えば、３個のブロックＢＬＫ１２、ＢＬＫ２１、ＢＬＫ３２の記憶データをリフレッシュする命令がコントローラ回路３３から出た場合を想定する。最初にコントローラ回路３３は、論物変換テーブル３２を参照して、どのブロックがリフレッシュ必要なブロックであるかを指示する。このように複数個のブロックを選択して、同時にリフレッシュすることができる。
　なお、図９Ａ～図９Ｃで説明したブロックリフレッシュ動作において、リフレッシュを行うブロックの記憶データを一時保管するキャッシュメモリ（図示せず）が必要な場合がある。そのキャッシュメモリは、本実施形態のダイナミック フラッシュ メモリのチップ内、あるいは、チップ外に設けても良い。
　また、論物変換テーブル３２、または、前記キャッシュメモリは、ダイナミック フラッシュ メモリセルを高速にアクセス可能にしたメモリセルアレイで構成しても良い。
　また、ブロック内の記憶データの保持のため、ブロック毎のリフレッシュ動作を他のブロックがその他の動作である、読出し、書込み、消去を行っている時に同時に行っても良い。この場合には、当該物理アドレスのブロック内でリフレッシュを行うため、ブロック書換え動作、または、ブロック消去動作をしなくても良い。
（特徴１）
　第３実施形態のダイナミック フラッシュ メモリセルでは、揮発性メモリでありながら、従来、不揮発性メモリのフラッシュメモリにしか無かった機能である、ブロック書き換え動作とブロック消去動作を実現し、より高集積化が可能なメモリセルを提供することが可能となる。
（特徴２）
　第３実施形態のダイナミック フラッシュ メモリセルでは、リフレッシュ動作時に複数個のブロックを選択して、同時にリフレッシュ動作を行うことができる。また、ダイナミック フラッシュ メモリのチップの全ブロックを同時に選択して、リフレッシュ動作を行うことも可能である。これによって、効率の良いリフレッシュ動作を行うことができ、リフレッシュ動作に要する時間を大幅に短縮することができる。
（特徴３）
　第３実施形態のダイナミック フラッシュ メモリセルでは、リフレッシュ動作時に複数個のブロックを選択して、同時にリフレッシュ動作を行うことができるが、その際に第１の選択ブロックでは、メモリ再書込み動作を、第２の選択ブロックでは、メモリ再消去動作を、同時に行うことができる。これによって、効率の良いリフレッシュ動作を行うことができ、リフレッシュ動作に要する時間を大幅に短縮することができる。
（第４実施形態）
　図１０Ａ～図１０Ｂ）は、第３実施形態のダイナミック フラッシュ メモリセルのステップアップリフレッシュ動作を説明するための図を示している。
　図１０Ａ（ａ）は、メモリ再消去動作において、プレート線ＰＬの電圧を第１の電圧ＶPLLから、第２の電圧ＶPL4まで、上げて行く際に、第１のステップ電圧（特許請求の範囲の「第１のステップ電圧」の一例である）ΔＶPLEずつ、複数回のパルス波で上昇させる様子を示している。また、この際に、ワード線ＷＬの電圧を第３の電圧Ｖｓｓから、第４の電圧ＶWL4まで、上げて行く際に、第２のステップ電圧（特許請求の範囲の「第２のステップ電圧」の一例である）ΔＶWLEずつ、複数回のパルス波で上昇させる様子を示している。また、図１０Ａ（ｂ）は、ステップアップリフレッシュ動作で、“０”消去状態のワード線ＷＬのしきい値電圧ＶｔWL“０”が、徐々に高くなる様子を示している。また、図１０Ｂ（ｃ）に示すように、第１のステップアップ電圧と、第２のステップアップ電圧とを、パルス波ではなく、プレート線ＰＬの電圧とワード線ＷＬの電圧を、それぞれ低電圧の、第１の電圧と、第３の電圧に下げることなく、連続的に様子を示している。このようなステップアップリフレッシュ動作を行うことにより、リフレッシュ動作を行う個々のダイナミック フラッシュ メモリセルに大きな電界が印加されずに、徐々に所望の“0”消去状態の電圧に近づけることが可能である。
（特徴）
　第４実施形態のダイナミック フラッシュ メモリセルでは、同一ブロック内の“０”消去状態の第３の時刻のしきい値電圧にバラツキが生じていても、ステップアップリフレッシュ動作を行うことにより、そのバラツキに対して、強電界を印加することなく、収束することが可能である。この結果、信頼性の高いリフレッシュ動作を行うことができる。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第３実施形態の図９Ａ～図９Ｃの論物変換テーブルのメモリ素子を高速アクセス可能なダイナミック フラッシュ メモリで構成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第３実施形態の図９Ａ～図９ＣのブロックＢＬＫ００～ＢＬＫ３３毎にタイマー回路（図示せず）を設けて、そのタイマー回路の指示に従って、各ブロックをリフレッシュしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
　また、“１”書込みにおいて、非特許文献１４に記載されているゲート誘起ドレインリーク（ＧＩＤＬ:Gate Induced Drain Leakage）電流を用いた、インパクトイオン化現象により、電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、ＳＧＴを用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：ダイナミック フラッシュ メモリセル
２：Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：Ｎ+層
７：チャネル領域
４ａ、４ｂ：ゲート絶縁層
５ａ、５ｂ：ゲート導体層
６：2層のゲート導体層を分離するための絶縁層
ＢＬ：ビット線
ＳＬ：ソース線
ＰＬ：プレート線
ＷＬ：ワード線
FB：フローティングボディ

CL11～CL33、ＣＬ０～ＣＬ３：メモリセル
ＳＬ1～ＳＬ3、ＳＬ：ソース線
ＢＬ1～ＢＬ3、ＢＬ０～ＢＬ３：ビット線
ＰＬ1～ＰＬ3、ＰＬ：プレート線
ＷＬ1～ＷＬ3、ＷＬ：ワード線
３５、ＢＬＫ００～ＢＬＫ３３：ブロック
３４：ブロックアドレスデコーダー回路
３３：コントローラ回路
３２：論物変換テーブル

ΔＶPLE：第１のステップアップ電圧
ΔＶWLE：第２のステップアップ電圧
ＶPL1、ＶPL2、ＶPL3、ＶPL4：プレート線ＰＬの電圧
ＶWL1、ＶWL2、ＶWL3、ＶWL4：ワード線ＷＬの電圧
Ｒ１、Ｒ２、Ｒ３、Ｒ４：リフレッシュサイクル

１１０：キャパシタを有しない、ＤＲＡＭメモリセル
１００：ＳＯＩ基板
１０１：ＳＯＩ基板のＳｉＯ2膜
１０２：フローティングボディ（Floating Body）
１０３：ソースＮ+層
１０４：ドレインＮ+層
１０５：ゲート導電層
１０６：正孔
１０７：反転層、電子のチャネル
１０８：ピンチオフ点
１０９：ゲート酸化膜

Claims (7)

  1. 　基板上に行列状に配列された複数のメモリセルからなるブロックを備え、
    　前記ブロックに含まれる各メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層及び第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲み、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層と、から構成され、
    　前記個々のメモリセルにおいて、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
    　前記チャネル半導体層の電圧を、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より、ビルトイン電圧だけ高い、第１のデータ保持電圧とする、メモリ書込み動作を行い、
    　前記第１のゲート導体層と前記チャネル半導体層との間の第１の容量結合と、前記第２のゲート導体層と前記チャネル半導体層との間の第２の容量結合とにより、前記チャネル半導体層の電圧を前記第１のデータ保持電圧よりも高い電圧に制御して、前記チャネル半導体層の電圧が、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方の電圧より、ビルトイン電圧だけ高くなるまで、前記正孔群のうちの残存正孔群を前記チャネル半導体層の内部から、前記第１の不純物層及び前記第２の不純物層の一方もしくは両方を通して除去し、
    　前記第１の容量結合と、前記第２の容量結合とにより、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い第２のデータ保持電圧とする、メモリ消去動作を行い、
    　前記ブロック内の前記複数個のメモリセルの半導体母体の前記チャネル半導体層の電圧は、第１の時刻に、前記第１のデータ保持電圧、もしくは、前記第２のデータ保持電圧にあり、
    　前記第１の時刻から時間が経過した第２の時刻に、前記ブロック内の、前記第１の時刻に前記チャネル半導体層の電圧が前記第１のデータ保持電圧であった前記半導体母体には、メモリ再書込み動作を行い、前記チャネル半導体層の電圧を前記第１のデータ保持電圧程度に戻し、
    　前記第１の時刻から時間が経過した第３の時刻に、前記ブロック内の、前記第１の時刻に前記チャネル半導体層の電圧が前記第２のデータ保持電圧であった前記半導体母体には、メモリ再消去動作を行い、前記チャネル半導体層の電圧を前記第２のデータ保持電圧程度に戻す、
    　ことを特徴とする半導体メモリ装置。
  2. 　前記第１のゲート導体層の電圧が、第１の電圧から、前記第１の電圧よりも高い、第２の電圧とし、前記第２のゲート導体層の電圧が、第３の電圧から、前記第３の電圧よりも高い、第４の電圧とし、
    　前記第１の容量結合と、前記第２の容量結合とにより、前記チャネル半導体層の電圧を前記第１の時刻よりも高い電圧に制御する第１の期間と、
    　前記チャネル半導体層の電圧が、前記第１の不純物層と、前記第２の不純物層との、片方、もしくは、両方の電圧より、ビルトイン電圧高くなるまで、前記正孔群のうちの残存正孔群を前記チャネル半導体層の内部から、前記第１の不純物層と、前記第２の不純物層との、片方、もしくは、両方から抜きとる第２の期間と、
    　前記第１の容量結合と、前記第２の容量結合とにより、前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、前記第２のデータ保持電圧程度とする第３の期間、により前記メモリ再消去動作を行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 　前記第１の電圧から前記第２の電圧へは、少なくとも２段階の第１のステップ電圧で高電圧とし、前記第３の電圧から前記第４の電圧へは、少なくとも２段階の第２のステップ電圧で高電圧とし、前記メモリ再消去動作を行う、
    　ことを特徴とする請求項２に記載の半導体メモリ装置。
  4. 　前記メモリ再消去動作の際に、前記第１の時刻に前記チャネル半導体層の電圧が、前記第１のデータ保持電圧にあった、同一の前記ブロック内の前記半導体母体の前記チャネル半導体層には、反転層が形成され、前記第１のデータ保持電圧程度の電圧を維持する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  5. 　前記メモリ再書込み動作の際に、前記第１の時刻に前記チャネル半導体層の電圧が、前記第２のデータ保持電圧にあった、同一の前記ブロック内の前記半導体母体の前記チャネル半導体層においては、第１の不純物層と、第２の不純物層との間に電流は流れずに、前記第２のデータ保持電圧程度の電圧を維持する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  6. 　前記第１のゲート導体層と、前記チャネル半導体層との間、の第１のゲート容量が、前記第２のゲート導体層と、前記チャネル半導体層との間、の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  7. 　請求項１乃至６のいずれか一項に記載の柱状半導体メモリ装置の前記ブロックを複数含むブロック群を備え、
    　前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、ビット線と接続し、前記第１のゲート導体層と、前記第２のゲート導体層との一方がワード線と接続すれば、他方が第１の駆動制御線と接続し、
    　前記ソース線は、前記ブロック内の前記半導体母体間で繋がり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記ブロック群の中の選択した前記ブロックの全ての前記半導体母体において、前記メモリ再書込み動作と、メモリ再消去動作と、片方、もしくは、両方を同時に行う、
    　ことを特徴とする半導体メモリ装置。
PCT/JP2021/003248 2021-01-29 2021-01-29 半導体素子を用いたメモリ装置 WO2022162870A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021525273A JP7057037B1 (ja) 2021-01-29 2021-01-29 半導体素子を用いたメモリ装置
PCT/JP2021/003248 WO2022162870A1 (ja) 2021-01-29 2021-01-29 半導体素子を用いたメモリ装置
TW111101485A TWI793973B (zh) 2021-01-29 2022-01-13 半導體元件記憶裝置
US18/226,656 US20230377658A1 (en) 2021-01-29 2023-07-26 Semiconductor element memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/003248 WO2022162870A1 (ja) 2021-01-29 2021-01-29 半導体素子を用いたメモリ装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/226,656 Continuation-In-Part US20230377658A1 (en) 2021-01-29 2023-07-26 Semiconductor element memory device

Publications (1)

Publication Number Publication Date
WO2022162870A1 true WO2022162870A1 (ja) 2022-08-04

Family

ID=81291710

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/003248 WO2022162870A1 (ja) 2021-01-29 2021-01-29 半導体素子を用いたメモリ装置

Country Status (4)

Country Link
US (1) US20230377658A1 (ja)
JP (1) JP7057037B1 (ja)
TW (1) TWI793973B (ja)
WO (1) WO2022162870A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024053015A1 (ja) * 2022-09-07 2024-03-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024018556A1 (ja) * 2022-07-20 2024-01-25 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10651189B2 (en) * 2014-03-04 2020-05-12 Unisantis Electronics Singapore Pte. Ltd. Method for producing pillar-shaped semiconductor memory device
JP7231282B2 (ja) * 2019-06-05 2023-03-01 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006080280A (ja) * 2004-09-09 2006-03-23 Toshiba Corp 半導体装置およびその製造方法
JP2008218556A (ja) * 2007-03-01 2008-09-18 Toshiba Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024053015A1 (ja) * 2022-09-07 2024-03-14 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置

Also Published As

Publication number Publication date
TWI793973B (zh) 2023-02-21
JPWO2022162870A1 (ja) 2022-08-04
JP7057037B1 (ja) 2022-04-19
US20230377658A1 (en) 2023-11-23
TW202243217A (zh) 2022-11-01

Similar Documents

Publication Publication Date Title
US20230377658A1 (en) Semiconductor element memory device
WO2022239100A1 (ja) 半導体素子を用いたメモリ装置
WO2022172318A1 (ja) 半導体素子を用いたメモリ装置
TWI815350B (zh) 半導體元件記憶裝置
WO2023281613A1 (ja) 半導体素子を用いたメモリ装置
WO2023112146A1 (ja) メモリ装置
WO2022219704A1 (ja) 半導体素子を用いたメモリ装置
WO2022219703A1 (ja) 半導体素子を用いたメモリ装置
WO2022219694A1 (ja) 半導体素子を用いたメモリ装置
WO2022168148A1 (ja) 半導体メモリ装置
WO2022219763A1 (ja) 半導体素子を用いたメモリ装置
WO2022168158A1 (ja) 半導体メモリ装置
WO2022157954A1 (ja) 半導体素子メモリ装置
WO2022185540A1 (ja) 半導体素子を用いたメモリ装置
WO2023067686A1 (ja) 半導体素子を用いたメモリ装置
WO2022219696A1 (ja) 半導体素子を用いたメモリ装置
WO2022168147A1 (ja) 半導体メモリ装置
WO2022168149A1 (ja) 半導体メモリセル及び半導体メモリ装置
WO2022172316A1 (ja) 半導体素子を用いたメモリ装置
WO2022269737A1 (ja) 半導体素子を用いたメモリ装置
WO2022239193A1 (ja) 半導体素子を用いたメモリ装置
WO2022269740A1 (ja) 半導体素子を用いたメモリ装置
WO2022234614A1 (ja) 半導体素子を用いたメモリ装置
WO2022168159A1 (ja) 半導体素子を用いたメモリ装置
WO2023058242A1 (ja) 半導体素子を用いたメモリ装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2021525273

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21922886

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21922886

Country of ref document: EP

Kind code of ref document: A1