WO2022168147A1 - 半導体メモリ装置 - Google Patents

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WO2022168147A1
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康司 作井
望 原田
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ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
康司 作井
望 原田
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Definitions

  • the present invention relates to semiconductor memory devices.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 7 RRAM (Resistive Random Access Memory, see, e.g., Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, e.g., Non-Patent Document 5, ), etc., can be highly integrated.
  • DRAM memory cell see Non-Patent Document 7 which is composed of one MOS transistor and does not have a capacitor.
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIGS. 9(a) to 9(d) show the write operation of a DRAM memory cell composed of a single MOS transistor without the aforementioned capacitor
  • FIGS. 10(a) and 10(b) show the operation. Problems and the read operation are shown in FIGS. FIG. 9(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 100 and includes a source N + layer 103 (a semiconductor layer containing a high concentration of donor impurities is hereinafter referred to as an “N + layer”) to which a source line SL is connected.
  • the MOS transistor 110 has no capacitor. A memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110 is operated in the saturation region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the MOS transistor 110 is turned on by setting the gate voltage to about half the drain voltage.
  • the electric field strength is maximum at the pinch-off point 108 near the drain N + layer 104 .
  • accelerated electrons flowing from the source N + layer 103 toward the drain N + layer 104 collide with the Si lattice, and the kinetic energy lost at that time generates electron-hole pairs.
  • Most of the generated electrons (not shown) reach the drain N + layer 104 .
  • a small portion of very hot electrons jump over the gate oxide film 109 and reach the gate conductive layer 105 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 9B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 9(c) shows how the "1" write state is rewritten to the "0" write state.
  • the capacitance CFB of the floating body consists of the capacitance CWL between the gate connected to the word line and the floating body, and the source N + layer 103 connected to the source line.
  • FIGS. 11(a) to (c) The read operation is shown in FIGS. 11(a) to (c), where FIG. 11(a) shows the "1" write state and FIG. 11(b) shows the "0" write state.
  • FIGS. 11(a) to (c) show the "1" write state and FIG. 11(b) shows the "0” write state.
  • Vb the floating body 102
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. Therefore, it has been difficult to commercialize a DRAM memory cell that does not actually have a capacitor.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • a semiconductor memory device includes: including a block in which a plurality of semiconductor memory cells are arranged in rows and columns on a substrate;
  • Each semiconductor memory cell included in the block includes: a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first impurity layer and a second impurity layer at both ends of the semiconductor matrix; a first gate insulating layer surrounding part or all of a side surface of the semiconductor substrate between the first impurity layer and the second impurity layer and in contact with or in close proximity to the first impurity layer;
  • a second gate insulating layer surrounding part or all of a side surface of the semiconductor base connected to the first gate insulating layer, and in contact with or close to the second impurity layer; a first gate conductor layer covering the first gate insulating layer; a second gate conductor layer covering the second gate insulating layer;
  • the semiconductor matrix has a channel semiconductor layer covered with the first gate insulating layer and the second gate
  • the other is connected to the first drive control line;
  • the plurality of semiconductor memory data selected by the word line are transferred to the odd-numbered bits. alternately reading lines and the even bit lines; (first invention).
  • the data stored in the semiconductor matrix are alternately read out to the odd-numbered bit lines and the even-numbered bit lines, and are alternately read as write data or erase data by sense amplifier circuits. , is determined (second invention).
  • the data stored in the semiconductor matrix is stored in the odd-numbered bit line or the even-numbered bit line by fixing one bit line to a first voltage and the other bit line. and an operation of fixing the other bit line to the first voltage and reading the stored data from the one bit line alternately. 3 invention).
  • the third invention is characterized in that the first voltage is a ground voltage (fourth invention).
  • the odd-numbered bit lines and the even-numbered bit lines share one sense amplifier (fifth invention).
  • the odd-numbered bit lines are input to odd-numbered sense amplifier circuits
  • the even-numbered bit lines are input to even-numbered sense amplifier circuits (sixth invention).
  • the memory write operation is performed by simultaneously selecting the odd-numbered bit lines and the even-numbered bit lines (seventh invention).
  • the first invention is characterized in that the memory write operation is performed by alternately selecting the odd-numbered bit lines and the even-numbered bit lines (eighth invention).
  • the memory write operation is performed by fixing one of the odd-numbered bit lines and the even-numbered bit lines to a second voltage, and selecting the other bit line.
  • the write operation and the write operation by fixing the other bit line to the second voltage and selecting the one bit line are performed alternately (ninth invention).
  • the first gate capacitance between the first gate conductor layer and the channel semiconductor layer is greater than the second gate capacitance between the second gate conductor layer and the channel semiconductor layer. is large (tenth invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment;
  • FIG. The gate capacitance of the first gate conductor layer 5a connected to the plate line PL of the memory device having the SGT according to the first embodiment is greater than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 10 is a diagram for explaining the effect of increasing .
  • FIG. 2 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a bit line shielding technology of the memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a bit line shielding technology of the memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a bit line shielding technology of the memory device having SGTs according to the first embodiment;
  • FIG. 10 is a diagram for explaining a bit line shield technique of a memory device having SGTs according to a second embodiment;
  • FIG. 11 is a diagram for explaining a memory array of a memory device having SGTs according to a third embodiment;
  • FIG. 11 is a diagram for explaining a memory array of a memory device having SGTs according to a third embodiment
  • FIG. FIG. 10 is a diagram for explaining a write operation of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • a memory device using a semiconductor element (hereinafter referred to as a dynamic flash memory) according to the present invention will be described below with reference to the drawings.
  • FIG. 1 The structure and operation mechanism of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 6.
  • FIG. 2 The structure of a dynamic flash memory cell will be described with reference to FIG.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL becomes larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • a data write operation mechanism will be described with reference to FIG. 3
  • a data erase operation mechanism will be described with reference to FIG. 4
  • a data read operation mechanism will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b (the “first gate insulating layer” in the claims) surround the channel region 7. 2) is formed.
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N + layers 3a and 3b serving as the source and drain, respectively.
  • a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the scope of claims) and a second gate conductor layer 5a surround the first gate insulation layer 4a and the second gate insulation layer 4b.
  • a gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims) is formed respectively.
  • the first gate conductor layer 5a and the second gate conductor layer 5b are separated by an insulating layer 6 (which is an example of the "first insulating layer” in the claims).
  • a channel region 7 (an example of a "channel semiconductor layer” in the scope of claims), which is a portion of the Si pillar 2 between the N + layers 3a and 3b, is surrounded by the first gate insulating layer 4a.
  • the N + layer 3a serving as the source is connected to the source line SL (an example of the "source line” in the scope of claims), and the N + layer 3b serving as the drain is connected to the bit line BL ("bit line” in the scope of claims). ”)
  • the first gate conductor layer 5a is connected to the plate line PL which is the first drive control line (which is an example of the “first drive control line” in the scope of claims)
  • the second are connected to word lines WL (one example of "word lines” in the claims).
  • the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. desirable.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b.
  • the thickness of the gate insulating film of the gate insulating layer 4a may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the gate insulating film of the first gate insulating layer 4a is made higher than that of the gate insulating film of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is It may be larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • FIG. 2(a) shows a structural diagram of the dynamic flash memory cell according to the first embodiment of the present invention with only the main parts simplified.
  • a bit line BL, a word line WL, a plate line PL, and a source line SL are connected to the dynamic flash memory cell, and the potential state of the channel region 7 is determined by the voltage state thereof.
  • FIG.2(b) is a figure for demonstrating each capacity
  • the capacitance C FB of the channel region 7 is composed of the capacitance C WL between the gate 5b connected to the word line WL and the channel region 7, and the capacitance C WL between the gate 5a connected to the plate line PL and the channel region 7.
  • C PL >C WL ⁇ PL > ⁇ WL .
  • FIG. 2(c) is a diagram for explaining changes in the voltage VFB of the channel region 7 when the voltage VWL of the word line WL rises and then falls during read and write operations.
  • the voltage VFB of the channel region 7 and the potential difference ⁇ VFB between the low voltage state VFBL and the high voltage state VFBH is , below.
  • FIG. 3(a)-(d) show the write operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 3(a) shows the mechanism of the write operation
  • FIG. 3(b) shows operation waveforms of the bit line BL, the source line SL, the plate line PL, the word line WL, and the channel region 7 which is the floating body FB.
  • Vss is applied to the bit line BL, source line SL and word line WL
  • V PLL is applied to the plate line PL.
  • Vss is 0V and V PLL is 2V.
  • word line WL rises from Vss to V WLH .
  • the threshold voltage for erasing "0" of the second N-channel MOS transistor is VtWL "0".
  • the line WL rises, from Vss to Vt WL "0"
  • the second capacitive coupling between the word line WL and the channel region 7 is , the voltage of the channel region 7 becomes V FB "0"+ ⁇ BL ⁇ V BLH + ⁇ WL ⁇ Vt WL "0".
  • V PLL 2 V
  • an inversion layer 12a is formed in the channel region 7 inside the first gate conductor layer 5a connected to the plate line PL.
  • pinch-off points 13 exist.
  • the first N-channel MOS transistor having the first gate conductor layer 5a operates in the linear region.
  • the second N channel MOS transistor having the second gate conductor layer 12b connected to the word line WL operates in the saturation region.
  • an inversion layer 12b is formed all over the inner circumference of the second gate conductor layer 5b connected to the word line WL without any pinch-off point in the channel region 7.
  • the inversion layer 12b formed entirely on the inner periphery of the second gate conductor layer 5b connected to the word line WL is the substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series, has a second The electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon. Due to this source-side impact ionization phenomenon, electrons flow from the N + layer 3a connected to the source line SL toward the N + layer 3b connected to the bit line.
  • the generated hole group 9 (an example of the "hole group” in the claims) is the majority carrier in the channel region 7, and the channel region 7 is Charge to positive bias. Since the N + layer 3a connected to the source line SL is at 0V, the channel region 7 is at the built-in voltage Vb (approximately 0 V) of the PN junction between the N + layer 3a connected to the source line SL and the channel region 7. .7V). When channel region 7 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect.
  • bit line BL drops from V BLH to Vss. Since the bit line BL and the channel region 7 are capacitively coupled, the final "1" write voltage V FB "1" of the channel region 7 is as follows.
  • VFB "1" Vb - ⁇ WL x VtWL "1" - ⁇ BL x VBLH (7)
  • the coupling ratio ⁇ BL between the bit line BL and the channel region 7 is also small.
  • FIG. 3(d) the threshold voltage of the second N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered.
  • a memory write operation (“memory (which is an example of a write operation), and is assigned to the logical storage data "1".
  • the channel region 7 may be charged with the generated hole groups 9 by generating electron-hole pairs by the impact ionization phenomenon in the third boundary region with the channel semiconductor layer 7b.
  • FIG. 4A and 4B illustrate the mechanism of a memory erase operation (which is an example of the "memory erase operation" in the claims).
  • Channel region 7 between N + layers 3a and 3b is electrically isolated from the substrate and serves as a floating body.
  • FIG. 4A(a) shows a state in which the hole groups 9 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation. Then, as shown in FIG. 4A(b), the voltage of the source line SL is set to the negative voltage V ERA during the erasing operation.
  • V ERA is, for example, -3V.
  • the PN junction between the source N + layer 3a connected to the source line SL and the channel region 7 is forward biased.
  • This value is the potential state of the channel region 7 in the erased state. Therefore, when the potential of channel region 7 of the floating body becomes a negative voltage, the threshold voltage of the N channel MOS transistor increases due to the substrate bias effect. As a result, as shown in FIG. 4A(c), the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased. The erased state of this channel region 7 is logical storage data "0".
  • FIG. 4B shows an example of voltage conditions of each main node contact during the erasing operation.
  • FIG. 5A to 5C are diagrams for explaining the read operation of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 5(a) when the channel region 7 is charged to the built-in voltage Vb (approximately 0.7V), a second N-channel having a second gate conductor layer 5b connected to the word line WL is formed.
  • the threshold voltage of the MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 5(b) the memory block selected before writing is in the erased state "0" in advance, and the voltage VFB of the channel region 7 is VFB "0".
  • a write operation randomly stores a write state of "1".
  • logical storage data of logical "0" and “1” are created for the word line WL.
  • reading is performed by the sense amplifier using the level difference between the two threshold voltages for the word line WL.
  • 6A to 6C are diagrams for explaining the bit line shield technology of the dynamic flash memory cell according to the first embodiment of the present invention.
  • FIG. 6A (a) and (b) show a bird's-eye view and a cross-sectional view, respectively, of a 1-bit dynamic flash memory cell composed of a single semiconductor matrix.
  • a bit line BL, a source line SL, a plate line PL and a word line WL are connected to the dynamic flash memory cell.
  • FIG. 6A(c) shows a block in which dynamic flash memory cells are arranged in a matrix of 3 ⁇ 4 (an example of "multiple matrix” in the claims). is an example of a "block").
  • adjacent bit lines BL have a large capacitive coupling when reading a memory cell in a "1" state and a memory cell in a "0" erase state, and it is necessary to devise a reading method.
  • bit line shield technology see, for example, Patent Document 4
  • the bit line shield technology has never been used for volatile memory.
  • FIG. 6B shows a circuit block diagram of a block in which the dynamic flash memory cells of FIG. 6A(c) are arranged in a matrix of 3 ⁇ 4. A read operation will be described with reference to FIG. 6B.
  • Memory cells C00o to C02o and C10o to C12o are connected to odd-numbered bit lines BL0o and BL1o (which are examples of "odd-numbered bit lines” in the claims), respectively.
  • Memory cells C00e to C02e and C10e to C12e are connected to BL0e and BL1e (which are examples of "even-numbered bit lines” in the claims), respectively.
  • Word lines WL0 to WL2 and plate lines PL0 to PL2 are commonly connected to memory cells connected to even-numbered bit lines and memory cells connected to odd-numbered bit lines.
  • word line WL0 and plate line PL0 will be described.
  • the odd control line F1o is input to the gates of the transistors Tr01o and Tr11o, the even-numbered bit lines BL0e and BL1e are selected, and the storage data of the memory cells C00e and C10e ("storage data" in the claims) are selected.
  • VR is a ground voltage (an example of the "ground voltage” in the claims) and is 0V.
  • the gates of the transistors Tr02e and Tr12e are inputted with the even selection line F2e, and the even-numbered bit lines BL0e and BL1e are connected to the sense amplifier circuit (an example of the "sense amplifier circuit" in the claims) S/A0. Connect to S/A1 respectively.
  • the data read out to the sense amplifier circuits S/A0 and S/A1 are input to the column selection lines CSL0 and CSL1, and sequentially transferred to the input/output lines I/O through the transistors Tr0A, Tr0B, Tr1A, and Tr1B. /I/O.
  • the read operation will be explained using the circuit block diagram of the block in which 3 ⁇ 4 dynamic flash memory cells are arranged in a matrix in FIG. 6B.
  • the gates of transistors Tr01e and Tr11e are supplied with the even control line F1e, the odd-numbered bit lines BL0o and BL1o are selected, and the data stored in the memory cells are read out to the odd-numbered bit lines BL0o and BL1o.
  • the even-numbered bit lines BL0e and BL1e are fixed to the first voltage VR.
  • the odd selection line F2o is input to the gates of the transistors Tr02o and Tr12o, and the odd-numbered bit lines BL0o and BL1o are connected to the sense amplifier circuits S/A0 and S/A1, respectively.
  • the data read out to the sense amplifier circuits S/A0 and S/A1 are input to the column selection lines CSL0 and CSL1, and sequentially transferred to the input/output lines I/O through the transistors Tr0A, Tr0B, Tr1A, and Tr1B. /I/O.
  • the reason why the even and odd bit lines can be alternately grounded during reading is that the feature of the read non-destructive memory cell is utilized. In other words, even if an arbitrary word line WL is selected so that the data stored in the memory cell can be read out to the bit line BL and the bit line is grounded, the data stored in the memory cell will not be destroyed. Read data can be stably read out to the bit line while suppressing noise by the other shielded bit line.
  • FIG. 6C explains the "1" write operation using the circuit block diagram of the block in which the dynamic flash memory cells of FIG. 6A(c) are arranged in a matrix of 3 ⁇ 4. All memory cells C00o-C02o, C10o-C12o, C00e-C02e and C10e-C12e in this block are erased before "1" programming, for example, by the erasing method described in FIGS. 4A and 4B. .
  • a case of selecting word line WL0 and plate line PL0 will be described.
  • the sense amplifier circuits S/A0 and S/A1 are connected via the transistors Tr0A, Tr0B, Tr1A and Tr1B. is loaded with data sequentially.
  • transistors Tr02e and Tr12e have gates to which even-numbered selection line F2e is input, and connect even-numbered bit lines BL0e and BL1e to sense amplifier circuits S/A0 and S/A1, respectively.
  • the odd control line F1o is input to the gates of the transistors Tr01o and Tr11o.
  • Lines BL0o and BL1o are fixed to a second voltage (which is an example of a "second voltage" in the claims) VW.
  • VW is 0V.
  • the vertical length of the first gate conductor layer 5a connected to the plate line PL is made longer than the vertical length of the first gate conductor layer 5b connected to the word line WL, It is desirable that C PL >C WL .
  • simply adding the plate line PL reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage V PLL of the plate line PL may be a fixed voltage of 2 V, for example, in each operation mode other than selective erasing in the block erasing operation.
  • the dynamic flash memory operation described in this embodiment can be performed.
  • Circular, elliptical, and rectangular dynamic flash memory cells may also be mixed on the same chip.
  • FIG. 1 a first gate insulating layer 4a and a second gate insulating layer 4b surrounding the entire side surface of the Si pillar 2 standing vertically on the substrate 1 are provided.
  • the dynamic flash memory device has been described taking as an example the SGT having the first gate conductor layer 5a and the second gate conductor layer 5b surrounding the entire second gate insulating layer 4b.
  • this dynamic flash memory device may have any structure as long as it satisfies the condition that the hole groups 9 generated by the impact ionization phenomenon are retained in the channel region 7 .
  • the channel region 7 may have a floating body structure separated from the substrate 1.
  • Non-Patent Document 10 GAA (Gate All Around: see, for example, Non-Patent Document 10 10) technology and Nanosheet technology (see, for example, Non-Patent Document 11), which is one of SGTs, the semiconductor matrix in the channel region is formed into the substrate 1
  • the dynamic flash memory operation described above is possible even if it is formed horizontally with respect to the
  • it may be a device structure using SOI (Silicon On Insulator) (for example, see Non-Patent Documents 7 to 10).
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device only needs to satisfy the condition that the channel region has a floating body structure. Also, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, the dynamic flash operation can be performed if the channel region has a floating body structure.
  • a Fin transistor see, for example, Non-Patent Document 13
  • a GIDL (Gate Induced Drain Leakage) current (see, for example, Non-Patent Document 14) is used to generate electron-hole pairs, and the generated hole groups are used in the channel region. 7 may be satisfied.
  • equations (1) to (12) in this specification and drawings are equations used to qualitatively explain phenomena, and phenomena are not limited by those equations.
  • FIGS. 4A and 4B An example of erasing operation conditions is shown in FIGS. 4A and 4B.
  • the hole group 9 in the channel region 7 can be removed from either or both of the N + layer 3a and the N + layer 3b, the source line SL, the plate line PL, and the bit line BL , the voltage applied to the word line WL may be changed.
  • the N + layer 3a serving as the source is connected to the source line SL
  • the N + layer 3b serving as the drain is connected to the bit line BL
  • the first gate conductor layer 5a is connected to the plate line PL
  • the second gate conductor layer 5b is connected to the word line. line WL, respectively.
  • the structure is characterized in that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected. .
  • a first gate conductor layer and a second gate conductor layer are stacked vertically. Therefore, the structure is such that the gate capacitance of the first gate conductor layer 5a to which the plate line PL is connected is larger than the gate capacitance of the second gate conductor layer 5b to which the word line WL is connected.
  • it does not increase the memory cell area in plan view. As a result, high performance and high integration of dynamic flash memory cells can be realized at the same time.
  • bit line shield technology was realized for the first time in volatile memory.
  • odd-numbered and even-numbered bit lines are alternately selected, one of which is grounded while the other is being read, and the shielded bit line suppresses noise and enables stable reading.
  • a bit line BL is grounded and a write voltage is applied to a word line WL to write to a memory cell. Therefore, in a semiconductor memory including a conventional nonvolatile memory, even if a word line WL is selected and a write voltage is being applied to the word line WL, the bit line BL of the memory cell is grounded. In a dynamic flash memory cell, a "1" write operation does not occur from a "0" erased state, and stored data is not destroyed. This makes it possible to alternately select the odd-numbered and even-numbered bit lines, ground one while writing to the other, and suppress noise by shielding the bit lines for stable writing.
  • one sense amplifier can be shared between odd-numbered and even-numbered bit lines by introducing bit line shield technology.
  • the number of sense amplifier circuits in the memory array can be halved, the chip size can be reduced accordingly, and an inexpensive memory device can be provided.
  • FIG. 7 shows a circuit block diagram of a block in which the dynamic flash memory cells of FIG. 6A(c) are arranged in a matrix of 3 ⁇ 4.
  • Memory cells C00o to C02o and C10o to C12o are connected to odd-numbered bit lines BL0o and BL1o, respectively, and memory cells C00e to C02e and C10e to C12e are connected to even-numbered bit lines BL0e and BL1e.
  • Word lines WL0 to WL2 and plate lines PL0 to PL2 are commonly connected to memory cells connected to even-numbered bit lines and memory cells connected to odd-numbered bit lines.
  • the gates of the transistors Tr01o and Tr11o are supplied with the odd control line F1o, the even-numbered bit lines BL0e and BL1e are selected, and the data stored in the memory cells C00e and C10e are read onto the even-numbered bit lines BL0e and BL1e. while being asserted, the odd bit lines BL0o and BL1o are fixed at the first voltage VR.
  • VR is 0V.
  • the even-numbered bit lines BL0e and BL1e are connected to the even-numbered sense amplifier circuits S/A0e and S/A1e (which are examples of the "even-numbered sense amplifier circuit" in the claims), respectively.
  • th bit lines BL0o and BL1o are connected to odd-numbered sense amplifier circuits S/A0o and S/A1o, respectively.
  • the sense amplifier circuit activation signal line FAe is selected, the even-numbered sense amplifier circuits S/A0e and S/A1e are activated, and the even-numbered bit lines are activated.
  • the read data of BL0e and BL1e are determined.
  • the data read out to the even-numbered sense amplifier circuits S/A0e and S/A1e are input to the column select lines CSL0e and CSL1e, and are sequentially transferred to the input/output line I through the transistors Tr0Ae, Tr0Be, Tr1Ae, and Tr1Be. It is read on /O and /I/O.
  • the read operation will be explained using the circuit block diagram of the block in which the dynamic flash memory cells of FIG. 7 are arranged in a matrix of 3 ⁇ 4.
  • the read operation either the even-numbered bit lines or the odd-numbered bit lines are shielded and the other is selected for reading, as in the first embodiment. Stable readout with reduced noise is possible.
  • one sense amplifier circuit is not shared between the odd-numbered bit lines and the even-numbered bit lines, the number of sense amplifier circuits cannot be halved, and the corresponding chip size reduction effect cannot be expected.
  • the even-numbered sense amplifier circuits S/A0e and S/A1e can be activated to determine read data on even-numbered bit lines BL0e and BL1e. It is also possible to alternately read the data of the odd-numbered sense amplifier circuits S/A0o and S/A1o and the data of the even-numbered bit lines BL0e and BL1e to the input/output lines I/O and /I/O. .
  • Bit line shielding technology is used during read operation without sharing a single sense amplifier circuit between odd-numbered bit lines and even-numbered bit lines, enabling stable reading with reduced noise, and sharing the sense amplifier circuit. Therefore, the read operation and "1" write operation can be speeded up.
  • FIGS. 8A and 8B show a circuit block diagram of a dynamic flash memory cell chip of the third embodiment.
  • controller circuit 33 and logical/physical block address conversion/lookup table circuit (abbreviated as logical/physical conversion table) 32 convert data stored in the logical block address to any dynamic flash memory. It always manages whether it corresponds to the physical block address. This is because in dynamic flash memory, as with flash memory, block data rewriting is performed using blocks that have already been erased, so it is necessary to constantly manage the correspondence between logical block addresses and physical block addresses. is.
  • the controller circuit 33 and logical-physical conversion table 32 may be provided within the chip of the dynamic flash memory, or may be provided outside the chip as shown in FIG. 8A.
  • a command from the logical-to-physical conversion table 32 is input to the block address decoder circuit 34, and a block to be erased, written, or read is selected from blocks BLK00 to BLK33.
  • 8B assumes that the controller circuit 33 issues an instruction to read the data stored in the three blocks BLK11, BLK21, and BLK33.
  • block selection is not limited to one, and it is possible to simultaneously select and read out a plurality of blocks.
  • the block BLK11 may perform the erase operation
  • the block BLK21 may perform the "1" write operation
  • the block BLK33 may perform the read operation at the same time. In this way, not only the same operation but also different operation modes such as erase operation, write operation, and read operation can be simultaneously selected and executed for a plurality of blocks, and a large-capacity dynamic flash memory can be used efficiently.
  • block rewriting and block erasing operations may require a cache memory (not shown) for temporarily storing data stored in blocks to be rewritten.
  • the cache memory may be provided inside or outside the chip of the dynamic flash memory of this embodiment.
  • the logical-to-physical conversion table 32 or the cache memory may be composed of a memory cell array in which dynamic flash memory cells are made accessible at high speed.
  • a refresh operation may be performed for each block in order to retain the stored data in the block. In this case, since refresh is performed within the block of the physical address, block rewrite operation or block erase operation does not have to be performed.
  • each block can be independently controlled, a plurality of blocks can be selected, and different operation modes such as erase operation, write operation, and read operation can be performed simultaneously. This allows for faster and more efficient use of dynamic flash memory cells.
  • a Si pillar is formed, but a semiconductor pillar made of a semiconductor material other than Si may be used. This also applies to other embodiments according to the present invention.
  • FIGS. 8A and 8B of the third embodiment are provided outside the semiconductor memory device chip, they may be provided on-chip within the semiconductor memory device. This also applies to other embodiments according to the present invention.
  • the memory elements of the logical-to-physical conversion tables in FIGS. 8A and 8B of the third embodiment may be configured with dynamic flash memories that can be accessed at high speed. This also applies to other embodiments according to the present invention.
  • a timer circuit may be provided for each of the blocks BLK00 to BLK33 in FIGS. 8A and 8B of the third embodiment, and each block may be refreshed according to instructions from the timer circuit. This also applies to other embodiments according to the present invention.
  • a semiconductor pillar is used as a channel. formed in the direction
  • the semiconductor pillars at both ends of these memory cells have a source line impurity layer corresponding to the source and a bit line impurity layer corresponding to the drain.
  • the vertical NAND flash memory circuit is one of the SGT circuits. Therefore, the present invention can also be applied to mixed circuits with NAND flash memory circuits.
  • a dynamic flash memory which is a memory device using high-density and high-performance SGTs, can be obtained.
  • Dynamic flash memory cell 2 Si pillars 3a, 3b having conductivity type of P-type or i-type (intrinsic type): N + layer 7: Channel regions 4a, 4b: Gate insulating layers 5a, 5b: Gate conductor layer 6 : insulating layer for separating two gate conductor layers
  • BL bit line
  • PL plate line
  • WL word line
  • FB floating body
  • C00o to C12e memory cells
  • SL source lines BL0o to BL1e
  • BL bit lines PL0 to PL2
  • PL plate lines WL0 to WL2
  • WL word lines Tr01o to Tr1B: transistors
  • F1e even control lines
  • F2o odd selection line
  • F2e even selection lines
  • S/A0, S/A1 sense amplifier circuits CSL0, CSL1, CSL0o, CSL1o, CSL0e, CSL1e: column selection line
  • VR first voltage VW

Landscapes

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Abstract

プレート線ＰＬ０～ＰＬ２と、ワード線ＷＬ０～ＷＬ２と、ソース線ＳＬと、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏ、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅと、に印加する電圧を制御して、チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持するデータ保持動作と、前記プレート線ＰＬ０～ＰＬ２と、前記ワード線ＷＬ０～ＷＬ２と、前記ソース線ＳＬと、前記奇数番目のビット線ＢＬ０ｏとＢＬ１ｏ、前記偶数番目のビット線ＢＬ０ｅとＢＬ１ｅと、に印加する電圧を制御して、前記正孔群を前記チャネル半導体層の内部から除去し、さらにチャネル半導体層の電圧を、前記プレート線ＰＬ０～ＰＬ２と、前記ワード線ＷＬ０～ＷＬ２との、容量結合により、引き下げる、データ消去動作と、を行う。メモリセルＣ００ｏ～Ｃ１２ｅが複数個行列状に配列するブロックがあり、前記ブロック内の前記メモリセルの記憶データを前記奇数番目のビット線ＢＬ０ｏとＢＬ１ｏ、前記偶数番目のビット線ＢＬ０ｅと、交互に読み出す。

Description

半導体メモリ装置
　本発明は、半導体メモリ装置に関する。
　近年、ＬＳＩ（Large Scale Integration) 技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４、を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５、を参照 ）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献７を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図９（ａ）～（ｄ）に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図１０（ａ）と（ｂ）に、動作上の問題点と、図１１（ａ）～（ｃ）に、読出し動作を示す（例えば、非特許文献７～１０を参照）。図９（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１００に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体層を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０のフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０が１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０を飽和領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０を動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２は、Ｐ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図９（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図９（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０と“０”書込みのメモリセル１１０が存在する。図９（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０（図９（ｂ））と、生成された正孔が吐き出されたメモリセル１１０（図９（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０のフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、“１”書込みのメモリセル１１０のしきい値電圧は、“０”書込みのメモリセル１１０のしきい値電圧よりも低くなる。その様子を図９（ｄ）に示している。
　次に、この１個のＭＯＳトランジスタ１１０で構成されたメモリセルの動作上の問題点を図１０（ａ）と（ｂ）を用いて、説明する。図１０（ａ）で示したように、フローティングボディの容量ＣFBは、ワード線の接続されたゲートとフローティングボディとの間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０４とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（８）
で表される。また、ワード線の接続されたゲートとフローティングボディ間の容量結合比βWLは、
βWL＝ＣWL／（CWL + CBL + CSL）　（９）
で表される。したがって、読出し時または書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図１０（ｂ）に示している。読出し時、または、書込み時にワード線電圧ＶWLが０ＶからＶWLHに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ βWL ×ＶWLH　（１０）
で表される。
ここで、式（９）のβWLにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線ＷＬとフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×βWL＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ１０２の“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図１１（ａ）～（ｃ）に読出し動作を示しており、図１１（ａ）は、“１”書込み状態を、図１１（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図１１（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ないため、実際にキャパシタを有しない、ＤＲＡＭメモリセルの製品化が困難な状況にあった。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報 特許第３２１０３５５号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor (VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: "Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。
　上記の課題を解決するために、本発明に係る半導体メモリ装置は、
　複数の半導体メモリセルが基板上に行列状に配列されたブロックを含み、
　前記ブロックに含まれる各半導体メモリセルは、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層を有し、
　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
　前記チャネル半導体層の電圧を、前記第１の不純物層と、前記第２の不純物層との、一方もしくは両方の電圧より、ビルトイン電圧程度高い、第１のデータ保持電圧とする、メモリ書込み動作を行い、
　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層との一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、メモリ消去動作を行い、
　前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、メモリ消去動作を行い、
　前記ブロックにおいて、
　前記各半導体メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、奇数番目のビット線と、偶数番目のビット線と交互に接続し、前記第１のゲート導体層と、前記第２のゲート導体層のうちの一方がワード線と接続すれば、他方が第１の駆動制御線と接続し、
　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記ワード線の選択した複数個の前記半導体母体の記憶データを前記奇数番目のビット線と、前記偶数番目のビット線に交互に読み出す、
　ことを特徴とする（第１発明）。
　第１発明において、前記半導体母体の前記記憶データは、前記奇数番目のビット線と、前記偶数番目のビット線に交互に読み出され、交互にセンスアンプ回路で、書込みデータか、消去データかの、判定が為されることを特徴とする（第２発明）。
　第１発明において、前記半導体母体の前記記憶データを、前記奇数番目のビット線、もしくは、前記偶数番目のビット線との内の一方のビット線を第１の電圧に固定して、他方のビット線から前記記憶データを読み出す動作と、前記他方のビット線を前記第１の電圧に固定し、前記一方のビット線から前記記憶データを読み出す動作と、を交互に行うことを特徴とする（第３発明）。
　第３発明において前記第１の電圧は、アース電圧である、ことを特徴とする（第４発明）。
　第１発明において、前記奇数番目のビット線と、前記偶数番目のビット線は、１個の前記センスアンプを共有することを特徴とする（第５発明）。
　第１発明において、前記奇数番目のビット線は、奇数番目のセンスアンプ回路に入力し、前記偶数番目のビット線は、偶数番目のセンスアンプ回路に入力することを特徴とする（第６発明）。
　第１発明において、メモリ書込み動作は、前記奇数番目のビット線と、前記偶数番目のビット線とを、同時に選択して行うことを特徴とする（第７発明）。
　第１発明において、メモリ書込み動作は、前記奇数番目のビット線と、前記偶数番目のビット線とを、交互に選択して行うことを特徴とする（第８発明）。
　第１発明において、メモリ書込み動作は、前記奇数番目のビット線、もしくは、前記偶数番目のビット線の内、一方のビット線を第２の電圧に固定し、他方のビット線を選択して前記書き込み動作と、前記他方のビット線を前記第２の電圧に固定し、前記一方のビット線を選択して前記書き込み動作と、を交互に行うことを特徴とする（第９発明）。
　第１発明において、前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きいことを特徴とする（第１０発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置のプレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のビット線シールド技術を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のビット線シールド技術を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置のビット線シールド技術を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置のビット線シールド技術を説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置のメモリアレイを説明するための図である。 第３実施形態に係るＳＧＴを有するメモリ装置のメモリアレイを説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの書込み動作を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）について、図面を参照しながら説明する。
（第１実施形態）
　図１～図６を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する。そして、図３を用いてデータ書込み動作メカニズムを、図４を用いてデータ消去動作メカニズムを、図５を用いてデータ読出し動作メカニズムを説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上に形成した、Ｐ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）（特許請求の範囲の「半導体母体」の一例である）内の上下の位置に、一方がソースとなる場合に、他方がドレインとなるＮ+層３ａ、３ｂ（特許請求の範囲の「第１の不純物層」、「第２の不純物層」の一例である）が形成されている。このソース、ドレインとなるＮ+層３ａ、３ｂ間のＳｉ柱２の部分がチャネル領域７となる。このチャネル領域７を囲むように第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）が形成されている。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、このソース、ドレインとなるＮ+層３ａ、３ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを囲むように第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がそれぞれ形成されている。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６（特許請求の範囲の「第１の絶縁層」の一例である）により分離されている。そして、Ｎ+層３ａ、３ｂ間のＳｉ柱２の部分であるチャネル領域７（特許請求の範囲の「チャネル半導体層」の一例である）は、第１のゲート絶縁層４ａで囲まれた第１のチャネルＳｉ層７ａ（特許請求の範囲の「第１のチャネル半導体層」の一例である）と、第２のゲート絶縁層４ｂで囲まれた第２のチャネルＳｉ層７ｂ（特許請求の範囲の「第２のチャネル半導体層」の一例である）と、よりなる。これによりソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセル１０が形成される。そして、ソースとなるＮ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、ドレインとなるＮ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａは第１の駆動制御線（特許請求の範囲の「第１の駆動制御線」の一例である）であるプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、それぞれのゲート絶縁層の膜厚を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、それぞれのゲート絶縁層の材料の誘電率を変えて、第１のゲート絶縁層４ａのゲート絶縁膜の誘電率を、第２のゲート絶縁層４ｂのゲート絶縁膜の誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　図２（ａ）～（ｃ）は、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるようにした場合の効果を説明する図である。
　図２（ａ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造図を主要部分のみを簡略化して示している。ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ワード線ＷＬ、プレート線ＰＬ、ソース線ＳＬが接続されており、その電圧状態によって、チャネル領域７の電位状態が決まる。
　図２（ｂ）は、それぞれの容量関係を説明するための図である。チャネル領域７の容量ＣFBは、ワード線ＷＬの接続されたゲート５ｂとチャネル領域７との間の容量ＣWLと、プレート線ＰＬの接続されたゲート５ａとチャネル領域７との間の容量ＣPLと、ソース線ＳＬの接続されたソースＮ+層３ａとチャネル領域７との間のＰＮ接合の接合容量CSLと、ビット線ＢＬの接続されたドレインＮ+層３ｂとチャネル領域７との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CPL + CBL + CSL　（１）
で表される。
したがって、ワード線ＷＬとチャネル領域７との間のカップリング率βWL、プレート線ＰＬとチャネル領域７との間のカップリング率βPL、ビット線ＢＬとチャネル領域７との間のカップリング率βBL、ソース線ＳＬとチャネル領域７との間のカップリング率βSLは、以下でそれぞれ表される。
βWL＝ ＣWL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （２）
βPL＝ ＣPL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （３）
βBL＝ ＣBL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （４）
βSL＝ ＣSL / (ＣWL + CPL＋ ＣBL ＋ ＣSL) （５）
ここで、ＣPL ＞ＣWL であるため、βPL＞βWLとなる。
　図２（ｃ）は、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上昇し、その後に下降する時のチャネル領域７の電圧ＶFBの変化を説明するための図である。ここで、ワード線ＷＬの電圧ＶWLが、０Ｖから高電圧状態ＶWLHに上がった時に、チャネル領域７の電圧ＶFBが、低電圧状態ＶFBLから高出圧状態ＶFBHの電位差ΔＶFBは、以下となる。
ΔＶFB＝ＶFBH－ＶFBL
　　　　＝βWL×ＶWLH　（６）
ワード線ＷＬとチャネル領域７間のカップリング率βWLが小さく、プレート線ＰＬとチャネル領域７間のカップリング率βPLが大きいため、ΔＶFBは、小さく、ワード線ＷＬの電圧ＶWLが、読出し動作と書込み動作で、上下しても、チャネル領域７の電圧ＶFBは、殆ど変化しない。
　図３（ａ）～（ｄ）に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に書込み動作のメカニズム、図３（ｂ）にビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、とフローティングボディＦＢとなっているチャネル領域７の動作波形を示す。時刻Ｔ０で、ダイナミック フラッシュ メモリセルは、“０”消去状態にあり、チャネル領域７の電圧は、ＶFB“０”となっている。また、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬには、Ｖｓｓが、プレート線ＰＬには、ＶPLLが印加している。ここで、例えば、Ｖｓｓは０Ｖで、ＶPLLは、２Ｖである。次に時刻Ｔ１～Ｔ２で、ビット線ＢＬがＶｓｓからＶBLHへと上がると、例えば、Ｖｓｓが０Ｖの場合、チャネル領域７の電圧は、ビット線ＢＬとチャネル領域７との容量結合により、ＶFB“０”＋βBL×ＶBLHとなる。
　引き続き、図３（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、ワード線ＷＬがＶｓｓからＶWLHへと上がる。これにより、ワード線ＷＬの接続された第２のゲート導体層５ｂがチャネル領域７を取り囲む第２のＮチャネルＭＯＳトランジスタの“０”消去のしきい値電圧をＶｔWL“０”とすると、ワード線ＷＬの上昇に伴い、ＶｓｓからＶｔWL“０”までは、ワード線ＷＬとチャネル領域７との第２の容量結合（特許請求の範囲の「第２の容量結合」の一例である）により、チャネル領域７の電圧は、ＶFB“０”＋βBL×ＶBLH＋βWL×ＶｔWL“０”となる。ワード線ＷＬがＶｔWL“０”以上に上昇すると、第２のゲート導体層５ｂの内側には、チャネル領域７に環状の反転層１２ｂが形成され、ワード線ＷＬとチャネル領域７との第２の容量結合を遮る。
　引き続き、図３（ａ）と（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ３～Ｔ４で、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、ＶPLL＝２Ｖを固定入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂを、例えば、ＶWLH＝４Ｖまで上げる。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側には、チャネル領域７に反転層１２ａが形成され、その反転層１２ａには、ピンチオフ点１３が存在する。この結果、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作する。一方、ワード線ＷＬの接続された第２のゲート導体層１２ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作する。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内周には、チャネル領域７にピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内周に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａからビット線の接続されたＮ+層３ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる（図示せず）。
　そして、図３（ｃ）に示すように、生成された正孔群９（特許請求の範囲の「正孔群」の一例である）は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。
　引き続き、図３（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ６～Ｔ７で、ワード線ＷＬの電圧がＶWLHからＶｓｓに低下する。その際にワード線ＷＬとチャネル領域７とは、第２の容量結合をするが、ワード線ＷＬの電圧ＶWLHが、チャネル領域７の電圧がＶｂの時の、第２のＮチャネルＭＯＳトランジスタのしきい値電圧ＶｔWL“１”以下になるまでは、反転層１２ｂが、この第２の容量結合を遮る。したがって、ワード線ＷＬとチャネル領域７との、実質的な容量結合は、ワード線ＷＬがＶｔWL“１”以下になり、Ｖｓｓまで下降する時のみである。この結果、チャネル領域７の電圧は、Ｖｂ－βWL×ＶｔWL“１”となる。ここで、ＶｔWL“１”は、前記ＶｔWL“０”よりも低く、βWL×ＶｔWL“１”は小さい。
　引き続き、図３（ｂ）を用いて、ダイナミック フラッシュ メモリセルの書込み動作を説明する。時刻Ｔ８～Ｔ９で、ビット線ＢＬが、ＶBLHからＶｓｓへと低下する。ビット線ＢＬとチャネル領域７とは、容量結合しているため、最終的にチャネル領域７の“１”書込み電圧ＶFB“１”は、以下のようになる。
ＶFB“１”＝Ｖｂ－βWL×ＶｔWL“１”－βBL×ＶBLH　　　　　（７）
ここで、ビット線ＢＬとチャネル領域７とのカップリング比βBLも小さい。これにより、図３（ｄ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂの第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の“１”書込み状態を第１のデータ保持電圧（特許請求の範囲の「第１のデータ保持電圧」の一例である）とする、メモリ書込み動作（特許請求の範囲の「メモリ書込み動作」の一例である）を行い、論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、第１の境界領域に替えて、第１の不純物層３ａと第１のチャネル半導体層７ａとの間の第２の境界領域、または、第２の不純物層３ｂと第２のチャネル半導体層７ｂとの間の第３の境界領域で、インパクトイオン化現象で、電子・正孔対を発生させ、発生した正孔群９でチャネル領域７を充電しても良い。
　図４Ａ、図４Ｂに、メモリ消去動作（特許請求の範囲の「メモリ消去動作」の一例である）メカニズムを説明する。Ｎ+層３ａ、３ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図４Ａ（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群９がチャネル領域７に蓄えられている状態を示す。そして、図４Ａ（ｂ）に示すように、消去動作時には、ソース線ＳＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群９が、ソース部のＮ+層３ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなり、この電圧値が、第２のデータ保持電圧（特許請求の範囲の「第２のデータ保持電圧」の一例である）となる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図４Ａ（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、図４Ｂに上記消去動作時の各主要ノード接点の電圧条件例を示す。
　図５（ａ）～（ｃ）は、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明するための図である。図５（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図５（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”になっており、チャネル領域７の電圧ＶFBはＶFB“０”となっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図５（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図６Ａ～図６Ｃは、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのビット線シールド技術を説明するための図である。
　図６Ａの（ａ）と（ｂ）に１個の半導体母体から成る１ビットのダイナミック フラッシュ メモリセルの鳥観図と断面図をそれぞれ示す。図６Ａの（ａ）と（ｂ）において、ダイナミック フラッシュ メモリセルには、ビット線ＢＬ、ソース線ＳＬ、プレート線ＰＬとワード線ＷＬが接続している。また、図６Ａ（ｃ）は、ダイナミック フラッシュ メモリセルが３×４個の複数個行列状（特許請求の範囲の「複数個行列状」の一例である）に配列するブロック（特許請求の範囲の「ブロック」の一例である）の平面図を示す。ダイナミック フラッシュ メモリセルは、ビット線ＢＬピッチ２Ｆ、ワード線ＷＬピッチ２Ｆ、１ビットのメモリセルサイズを２Ｆ×２Ｆ＝４Ｆ2で配列可能である。ここで、Ｆはグランド・ルール、あるいは、デザイン・ルール（F: Feature Size）と呼び、微細化されたダイナミック フラッシュ メモリセルでは、例えば、Ｆ＝１５ｎｍである。この結果、隣接するビット線ＢＬが、“１”書込み状態のメモリセルと、“０”消去状態のメモリセルを読み出す際にビット線間の容量結合が大きく、読出し方法の工夫が必要である。不揮発性メモリでビット線シールド技術（例えば特許文献４を参照）の記述があるが、揮発性メモリにおいては、ビット線シールド技術の使用はこれまでにない。
　図６Ｂは、図６Ａ（ｃ）のダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの回路ブロック図を示しているが、図６Ｂを参照して、読出し動作を説明する。奇数番目のビット線（特許請求の範囲の「奇数番目のビット線」の一例である）ＢＬ０ｏとＢＬ１ｏには、メモリセルＣ００ｏ～Ｃ０２ｏとＣ１０ｏ～Ｃ１２ｏとが、それぞれ接続し、偶数番目のビット線（特許請求の範囲の「偶数番目のビット線」の一例である）ＢＬ０ｅとＢＬ１ｅには、メモリセルＣ００ｅ～Ｃ０２ｅとＣ１０ｅ～Ｃ１２ｅとが、それぞれ接続する。また、ワード線ＷＬ０～ＷＬ２と、プレート線ＰＬ０～２は、偶数番目のビット線に接続するメモリセルと奇数番目のビット線に接続するメモリセルとに共通に接続する。ここでは、例えば、ワード線ＷＬ０とプレート線ＰＬ０を選択する場合を説明する。最初に、トランジスタＴｒ０１ｏとＴｒ１１ｏは、ゲートに奇数制御線Ｆ１ｏが入力し、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅが選択され、メモリセルＣ００ｅとＣ１０ｅの記憶データ（特許請求の範囲の「記憶データ」の一例である）が偶数番目のビット線ＢＬ０ｅとＢＬ１ｅに読み出されている間、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏは、第１の電圧（特許請求の範囲の「第１の電圧」の一例である）ＶＲに固定する。ここで、例えば、ＶＲはアース電圧（特許請求の範囲の「アース電圧」の一例である）であり、０Ｖである。そして、トランジスタＴｒ０２ｅとＴｒ１２ｅは、ゲートに偶数選択線Ｆ２ｅが入力し、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅをセンスアンプ回路（特許請求の範囲の「センスアンプ回路」の一例である）Ｓ／Ａ０とＳ／Ａ１にそれぞれ接続する。センスアンプ回路Ｓ／Ａ０とＳ／Ａ１に読み出されたデータは、カラム選択線ＣＳＬ０とＣＳＬ１を入力することで、トランジスタＴｒ０Ａ、Ｔｒ０Ｂ、Ｔｒ１Ａ、Ｔｒ１Ｂを介して、順次入出力線Ｉ／Ｏと/Ｉ／Ｏに読み出される。
　引き続き、図６Ｂのダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの回路ブロック図を用いて、読出し動作を説明する。次に、トランジスタＴｒ０１ｅとＴｒ１１ｅは、ゲートに偶数制御線Ｆ１ｅが入力し、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏが選択され、メモリセルの記憶データが奇数番目のビット線ＢＬ０ｏとＢＬ１ｏに読み出されている間、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅは、第１の電圧ＶＲに固定する。そして、トランジスタＴｒ０２ｏとＴｒ１２ｏは、ゲートに奇数選択線Ｆ２ｏが入力し、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏをセンスアンプ回路Ｓ／Ａ０とＳ／Ａ１にそれぞれ接続する。センスアンプ回路Ｓ／Ａ０とＳ／Ａ１に読み出されたデータは、カラム選択線ＣＳＬ０とＣＳＬ１を入力することで、トランジスタＴｒ０Ａ、Ｔｒ０Ｂ、Ｔｒ１Ａ、Ｔｒ１Ｂを介して、順次入出力線Ｉ／Ｏと/Ｉ／Ｏに読み出される。
　引き続き、図６Ｂのダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの回路ブロック図を用いて、読出し動作を説明する。このように、メモリセルＣ００ｅとＣ１０ｅが偶数番目のビット線ＢＬ０ｅとＢＬ１ｅに読み出された後に、メモリセルＣ００ｏとＣ１０ｏが奇数番目のビット線ＢＬ０ｏとＢＬ１ｏに読み出される。そして、センスアンプ回路Ｓ／Ａ０とＳ／Ａ１とは、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏと偶数番目のビット線ＢＬ０ｅとＢＬ１ｅとで、それぞれ共有している。この結果、前記メモリアレイのセンスアンプ回路の個数を半減でき、その分、チップサイズの縮小化が図れ、安価なメモリデバイスを提供できる。また、ダイナミック フラッシュ メモリセルは、揮発性メモリでありながら、読出し中に偶奇ビット線を交互に接地可能である理由は、読出し非破壊型のメモリセルの特長を生かしているからである。すなわち、任意のワード線ＷＬを選択し、メモリセルの記憶データがビット線ＢＬに読み出せる状態にして、そのビット線を接地しても、メモリセルの記憶データの破壊は起こらず、一方の選択ビット線には、読出しデータが他方のシールドされたビット線によって、ノイズを抑え、安定に読み出すことが可能である。
　図６Ｃは、図６Ａ（ｃ）ののダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの回路ブロック図を用いて、“１”書込み動作を説明する。“１”書込みの前にこのブロック内の全てのメモリセルＣ００ｏ～Ｃ０２ｏ、Ｃ１０ｏ～Ｃ１２ｏ、Ｃ００ｅ～Ｃ０２ｅとＣ１０ｅ～Ｃ１２ｅは、例えば、図４Ａ、図４Ｂで説明した消去方法で、消去されている。ここでは、例えば、ワード線ＷＬ０とプレート線ＰＬ０を選択する場合を説明する。最初に、入出力線Ｉ／Ｏと/Ｉ／Ｏから，カラム選択線ＣＳＬ０とＣＳＬ１を入力することで、トランジスタＴｒ０Ａ、Ｔｒ０Ｂ、Ｔｒ１Ａ、Ｔｒ１Ｂを介して、センスアンプ回路Ｓ／Ａ０とＳ／Ａ１に順次データがロードされる。次にトランジスタＴｒ０２ｅとＴｒ１２ｅは、ゲートに偶数選択線Ｆ２ｅが入力し、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅをセンスアンプ回路Ｓ／Ａ０とＳ／Ａ１にそれぞれ接続する。そして、トランジスタＴｒ０１ｏとＴｒ１１ｏは、ゲートに奇数制御線Ｆ１ｏが入力し、メモリセルＣ００ｅとＣ１０ｅへ“１”書込み動作が偶数番目のビット線ＢＬ０ｅとＢＬ１ｅ介して行われている間、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏは、第２の電圧（特許請求の範囲の「第２の電圧」の一例である）ＶＷに固定する。ここで、例えば、ＶＷは０Ｖである。
　引き続き、図６Ｃのダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの回路ブロック図を用いて、“１”書込み動作を説明する。再び、入出力線Ｉ／Ｏと/Ｉ／Ｏから、カラム選択線ＣＳＬ０とＣＳＬ１を入力することで、トランジスタＴｒ０Ａ、Ｔｒ０Ｂ、Ｔｒ１Ａ、Ｔｒ１Ｂを介して、センスアンプ回路Ｓ／Ａ０とＳ／Ａ１に順次データがロードされる。次にトランジスタＴｒ０２ｏとＴｒ１２ｏは、ゲートに偶数選択線Ｆ２ｏが入力し、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏをセンスアンプ回路Ｓ／Ａ０とＳ／Ａ１にそれぞれ接続する。そして、トランジスタＴｒ０１ｅとＴｒ１１ｅは、ゲートに奇数制御線Ｆ１ｅが入力し、メモリセルＣ００ｏとＣ１０ｏへ“１”書込み動作が奇数番目のビット線ＢＬ０ｏとＢＬ１ｏを介して行われている間、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅは、第２の電圧ＶＷに固定する。
　引き続き、図６Ｃのダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの回路ブロック図を用いて、“１”書込み動作の説明をする。このように、“１”書込み動作においても、偶奇番号のビット線を交互に選択して、それらに接続するメモリセルへの“１”書込み動作を行うと良い。理由は、消去状態を維持するメモリセルに接続されているビット線が、“１”書込み動作を行うビット線に挟まれると、隣接ビット線間の容量結合によるノイズの影響を受けてしまうからである。また、センスアンプ回路Ｓ／Ａ０とＳ／Ａ１とは、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏと偶数番目のビット線ＢＬ０ｅとＢＬ１ｅとで、それぞれ共有している。この結果、前記ブロックのセンスアンプ回路の個数を半減でき、その分、チップサイズの縮小化が図れ、安価なメモリデバイスを提供できる。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの垂直方向の長さより更に長くし、CPL＞CWLとすることが、望ましい。しかし、プレート線ＰＬを付加することだけで、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶPLLは、ブロック消去動作で選択消去される以外の各動作モードでは、例えば、２Ｖの固定電圧を印加しても良い。
　また、図１において、Ｓｉ柱２の水平断面形状は、円形状、楕円状、長方形状であっても、本実施形態で説明したダイナミック フラッシュ メモリ動作ができる。また、同一チップ上に、円形状、楕円状、長方形状のダイナミック フラッシュ メモリセルを混在させてもよい。
　また、図１では、基板１上に垂直方向に立ったＳｉ柱２の側面全体を囲んだ第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂを設け、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂの全体を囲んでそれぞれ第１のゲート導体層５ａ、第２のゲート導体層５ｂを有するＳＧＴを例にダイナミック フラッシュ メモリ素子を説明した。本実施形態の説明で示したように、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象により発生した正孔群９がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティング・ボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :　例えば非特許文献１０を参照）技術、Nanosheet技術(例えば、非特許文献１１を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティング・ボディ構造となる。このように、本実施形態が提供するダイナミック フラッシュ メモリ素子では、チャネル領域がフローティング・ボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティング・ボディ構造であれば、本ダイナミック・フラッシュ動作が出来る。
　また、“１”書込みにおいて、を参照したＧＩＤＬ（Gate Induced Drain Leakage）電流（例えば非特許文献１４を参照）を用いて、電子・正孔対を発生させ、生成された正孔群でチャネル領域７内を満たしてもよい。
　また、本明細書及び図面の式（１）～（１２）は、現象を定性的に説明するために用いた式であり、現象がそれらの式でよって限定されるものではない。
　また、図４Ａ、図４Ｂに消去動作条件の一例を示した。これに対して、チャネル領域７にある正孔群９を、Ｎ+層３ａ、Ｎ+層３ｂのいずれか、または両方から除去する状態が実現できれば、ソース線ＳＬ、プレート線ＰＬ、ビット線ＢＬ、ワード線ＷＬに印加する電圧を変えてもよい。
　また、図１において、垂直方向において、第１の絶縁層である絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、第１の絶縁層である絶縁層６で囲まれた領域で繋がっている。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本実施形態のダイナミック フラッシュ メモリセルでは、ソース、ドレインとなるＮ+層３ａ、３ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂが、全体として柱状に形成される。また、ソースとなるＮ+層３ａはソース線ＳＬに、ドレインとなるＮ+層３ｂはビット線ＢＬに、第１のゲート導体層５ａはプレート線ＰＬに、第２のゲート導体層５ｂはワード線ＷＬに、それぞれ接続している。プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を特徴としている。本ダイナミック フラッシュ メモリセルでは、垂直方向に第１のゲート導体層と、第２のゲート導体層が、積層されている。このため、プレート線ＰＬが接続された、第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造にしても、平面視において、メモリセル面積を大きくさせない。これによりダイナミック フラッシュ メモリセルの高性能化と高集積化が同時に実現できる。
（特徴２）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのワード線WLが選択された状態でビット線を接地電位に固定することは、従来の揮発性メモリでは出来なかった。それは、ＤＲＡＭでは、読出し破壊型のメモリであり、ワード線ＷＬを選択状態でビット線ＢＬを接地すると、メモリセルのキャパシタの蓄積電荷が失われてしまう。また、ＳＲＡＭにおいても、メモリセル自体は、６個のトランジスタから成るフリップ・フロップ回路で構成されているが、微細化されたＳＲＡＭにおいて、そのメモリセル電流が小さいため、ビット線を強制的に接地すると、フリップ・フロップ回路の記憶データが反転してしまう。このように従来の揮発性メモリでは、不可能であった、ワード線ＷＬ選択中のメモリセルにおいて、そのビット線ＢＬを接地してもダイナミック フラッシュ メモリセルでは、記憶データの破壊は起こらない。この結果、揮発性メモリとして初めてビット線シールド技術を実現した。これによって、奇数番目と偶数番目のビット線を交互に選択して、一方を読出し中に他方を接地し、そのシールドされたビット線によって、ノイズを抑え、安定に読み出すことが可能となった。
（特徴３）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込みにおいて、“０”消去状態のメモリセルでは、そのワード線ＷＬ選択中に、そのビット線ＢＬを接地しても、“１”書込み動作は起こらない。それは、“０”消去状態のメモリセルでは、ワード線ＷＬを選択して、ワード線WLに書込み電圧を印加しても、ビット線ＢＬを接地している限り、メモリセルのドレインからソースへの電流が流れず、インパクトイオン化現象による、正孔群の発生は無いからである。従来の不揮発性メモリで、例えば、ＮＡＮＤ型フラッシュメモリでは、ビット線ＢＬを接地して、ワード線WLに書込み電圧を印加して、メモリセルへの書込みを行う。したがって、従来の不揮発性メモリを含む半導体メモリにおいて、実現不可能であった、ワード線ＷＬを選択し、書込み電圧をワード線ＷＬに印加中のメモリセルにおいて、そのビット線ＢＬを接地してもダイナミック フラッシュ メモリセルでは、“０”消去状態から“１”書込み動作は起こらず、記憶データは破壊されない。これによって、奇数番目と偶数番目のビット線を交互に選択して、一方を書込み中に他方を接地し、そのシールドされたビット線によって、ノイズを抑え、安定に書き込むことが可能となった。
（特徴４）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルにおいて、ビット線シールド技術を導入することにより、奇数番目と偶数番目のビット線で１個のセンスアンプを共有できる。この結果、前記メモリアレイのセンスアンプ回路の個数を半減でき、その分、チップサイズの縮小化が図れ、安価なメモリデバイスを提供できる。
（特徴５）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬの接続する第１のゲート導体層５ａの役割に注目すると、ダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すワード線ＷＬのＳＧＴトランジスタのしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（第２実施形態）
　図７を参照して、第２実施形態に係るＳＧＴを有するメモリ装置の読出し動作を説明する。
　図７は、図６Ａ（ｃ）のダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの回路ブロック図を示しているが、図７を参照して、読出し動作の説明をする。奇数番目のビット線ＢＬ０ｏとＢＬ１ｏには、メモリセルＣ００ｏ～Ｃ０２ｏとＣ１０ｏ～Ｃ１２ｏとが、それぞれ接続し、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅには、メモリセルＣ００ｅ～Ｃ０２ｅとＣ１０ｅ～Ｃ１２ｅとが、それぞれ接続する。また、ワード線ＷＬ０～ＷＬ２と、プレート線ＰＬ０～ＰＬ２は、偶数番目のビット線に接続するメモリセルと奇数番目のビット線に接続するメモリセルとに共通に接続する。ここでは、例えば、ワード線ＷＬ０とプレート線ＰＬ０を選択する場合を説明する。最初に、トランジスタＴｒ０１ｏとＴｒ１１ｏは、ゲートに奇数制御線Ｆ１ｏが入力し、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅが選択され、メモリセルＣ００ｅとＣ１０ｅの記憶データが偶数番目のビット線ＢＬ０ｅとＢＬ１ｅに読み出されている間、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏは、第１の電圧ＶＲに固定する。ここで、例えば、ＶＲは０Ｖである。そして、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅは、偶数番目のセンスアンプ回路（特許請求の範囲の「偶数番目のセンスアンプ回路」の一例である）Ｓ／Ａ０ｅとＳ／Ａ１ｅにそれぞれ接続し、奇数番目のビット線ＢＬ０ｏとＢＬ１ｏは、奇数番目のセンスアンプ回路（特許請求の範囲の「奇数番目のセンスアンプ回路」の一例である）Ｓ／Ａ０ｏとＳ／Ａ１ｏにそれぞれ接続する。そして、センスアンプ回路活性化信号線ＦＡｏとＦＡｅの内、センスアンプ回路活性化信号線ＦＡｅが選択され、偶数番目のセンスアンプ回路Ｓ／Ａ０ｅとＳ／Ａ１ｅが活性化され、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅの読出しデータを判定する。偶数番目のセンスアンプ回路Ｓ／Ａ０ｅとＳ／Ａ１ｅに読み出されたデータは、カラム選択線ＣＳＬ０ｅとＣＳＬ１ｅを入力することで、トランジスタＴｒ０Ａｅ、Ｔｒ０Ｂｅ、Ｔｒ１Ａｅ、Ｔｒ１Ｂｅを介して、順次入出力線Ｉ／Ｏと/Ｉ／Ｏに読み出される。
　引き続き、図７のダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの回路ブロック図を用いて、読出し動作を説明する。以下同様に奇数番目のビット線ＢＬ０ｏとＢＬ１ｏの読出しデータを奇数番目のセンスアンプ回路Ｓ／Ａ０ｏとＳ／Ａ１ｏで判定する。
　引き続き、図７のダイナミック フラッシュ メモリセルが３×４個行列状に配列するブロックの回路ブロック図を用いて、読出し動作を説明する。このように、読出し動作においては、偶数番目のビット線、もしくは、奇数番目のビット線のいずれかをシールドして、他方を選択して、読み出している点では、第１の実施形態と同じであり、ノイズを抑えた安定な読出しが可能である。しかし、奇数番目のビット線と偶数番目のビット線で１個のセンスアンプ回路を共有していないためにセンスアンプ回路の個数を半減できず、その分のチップサイズ削減効果は期待できない。その反面、例えば、奇数番目のセンスアンプ回路Ｓ／Ａ０ｏとＳ／Ａ１ｏのデータを入出力線Ｉ／Ｏと/Ｉ／Ｏに読み出している最中に偶数番目のセンスアンプ回路Ｓ／Ａ０ｅとＳ／Ａ１ｅを活性化して、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅの読出しデータを判定することが可能である。また、奇数番目のセンスアンプ回路Ｓ／Ａ０ｏとＳ／Ａ１ｏのデータと、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅのデータを交互に入出力線Ｉ／Ｏと/Ｉ／Ｏに読み出すことも可能である。
　また、奇数番目のビット線と偶数番目のビット線で１個のセンスアンプ回路を共有していないため、読出し動作においては、偶数番目のビット線、もしくは、奇数番目のビット線のいずれかをシールドして、他方を選択して、読み出し、“１”書込み動作は、奇数番目のセンスアンプ回路Ｓ／Ａ０ｏとＳ／Ａ１ｏのデータと、偶数番目のビット線ＢＬ０ｅとＢＬ１ｅのデータを、同時に選択するワード線ＷＬに接続するメモリセルに“１”書込み動作を行うことが可能である。この結果、読出しと“１”書込み動作の高速化が図れる利点がある。
（特徴）
　１個のセンスアンプ回路を奇数番目のビット線と偶数番目のビット線で共有せずに読出し動作時にビット線シールド技術を用い、ノイズを抑えた安定した読み出しが行え、さらにセンスアンプ回路を共有していないために読出し動作と“１”書込み動作の高速化が図れる。
（第３実施形態）
　図８Ａと図８Ｂは、第３実施形態のダイナミック フラッシュ メモリセルのチップの回路ブロック図を示している。
　図８Ａにおいて、コントローラ回路３３と、論理・物理ブロックアドレス変換・ルックアップ・テーブル回路（省略形は、論物変換テーブル）３２によって、論理ブロックアドレスに記憶しているデータは、ダイナミック フラッシュ メモリのどの物理ブロックアドレスに対応しているかを常に管理している。これは、ダイナミック フラッシュ メモリでは、フラッシュメモリと同様にブロックのデータ書き換えに関して、既に消去しているブロックを用いて書き換えるため、論理ブロックアドレスと物理ブロックアドレスとの対応関係を常に管理する必要があるためである。このコントローラ回路３３と、論物変換テーブル３２は、ダイナミック フラッシュ メモリのチップ内に設けても良いが、図８Ａに示すようにチップ外に設けても良い。論物変換テーブル３２からの命令は、ブロックアドレスデコーダー回路３４に入力し、消去、書込み、読出し動作を行うブロックが、ブロックＢＬＫ００～ＢＬＫ３３の中から、選択される。
　図８Ａにおいて、ダイナミック フラッシュ メモリのブロックＢＬＫ００～ＢＬＫ３３の４×４＝１６ブロックの内、ブロックＢＬＫ２１の記憶データを読み出す命令がコントローラ回路３３から出た場合を想定する。また、図８Ｂは、３個のブロックＢＬＫ１１、ＢＬＫ２１、ＢＬＫ３３の記憶データを読み出す命令がコントローラ回路３３から出た場合を想定する。このようにブロック選択は、１個とは限らず、複数個のブロックを同時に選択し、読み出すことが可能である。また、例えば、ブロックＢＬＫ１１は消去動作を行い、ブロックＢＬＫ２１は“１”書込み動作を行い、ブロックＢＬＫ３３は、読出し動作を同時に行っても良い。このように複数のブロックを同一動作だけではなく、消去動作、書込み動作、読出し動作という、別動作モードを同時に選択実行可能であり、大容量のダイナミック フラッシュ メモリを効率良く使用することができる。
　なお、ブロック書き換えとブロック消去動作において、書き換えを行うブロックの記憶データを一時保管するキャッシュメモリ（図示せず）が必要な場合がある。そのキャッシュメモリは、本実施形態のダイナミック フラッシュ メモリのチップ内、あるいは、チップ外に設けても良い。
　また、論物変換テーブル３２、または、前記キャッシュメモリは、ダイナミック フラッシュ メモリセルを高速にアクセス可能にしたメモリセルアレイで構成しても良い。
　また、ブロック内の記憶データの保持のため、ブロック毎のリフレッシュ動作を行っても良い。この場合には、当該物理アドレスのブロック内でリフレッシュを行うため、ブロック書換え動作、または、ブロック消去動作をしなくても良い。
（特徴）
　第３実施形態のダイナミック フラッシュ メモリセルでは、ブロック毎に独立に制御でき、複数個のブロックを選択でき、異種動作モードである、消去動作、書込み動作、読出し動作を同時に行うことが可能である。これにより、ダイナミック フラッシュ メモリセルの高速化と効率の良い使用が実現する。
（その他の実施形態）
　なお、本発明では、Ｓｉ柱を形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第３実施形態の図８Ａ、図８Ｂの論物変換テーブルを半導体メモリ装置チップ外に設けているが、半導体メモリ装置内のオンチップに設けてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第３実施形態の図８Ａ、図８Ｂの論物変換テーブルのメモリ素子を高速アクセス可能なダイナミック フラッシュ メモリで構成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第３実施形態の図８Ａ、図８ＢのブロックＢＬＫ００～ＢＬＫ３３毎にタイマー回路を設けて、そのタイマー回路の指示に従って、各ブロックをリフレッシュしてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、縦型ＮＡＮＤ型フラッシュメモリ回路では、半導体柱をチャネルにして、この半導体柱を囲んだトンネル酸化層、電荷蓄積層、層間絶縁層、制御導体層から構成されるメモリセルが複数段、垂直方向に形成される。これらメモリセルの両端の半導体柱には、ソースに対応するソース線不純物層と、ドレインに対応するビット線不純物層がある。また、１つのメモリセルに対して、その両側のメモリセルの一方がソースならば、他方がドレインの役割を行う。このように、縦型ＮＡＮＤ型フラッシュメモリ回路はＳＧＴ回路の１つである。従って、本発明はＮＡＮＤ型フラッシュメモリ回路との混在回路に対しても適用することができる。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、ＳＧＴを用いたメモリ装置によれば、高密度で、かつ高性能のＳＧＴを用いたメモリ装置であるダイナミック フラッシュ メモリが得られる。
１０：ダイナミック フラッシュ メモリセル
２：Ｐ型又はｉ型（真性型）の導電型を有するＳｉ柱
３ａ、３ｂ：Ｎ+層
７：チャネル領域
４ａ、４ｂ：ゲート絶縁層
５ａ、５ｂ：ゲート導体層
６：2層のゲート導体層を分離するための絶縁層
ＢＬ：ビット線
ＳＬ：ソース線
ＰＬ：プレート線
ＷＬ：ワード線
ＦＢ：フローティングボディ

Ｃ００ｏ～Ｃ１２ｅ：メモリセル
ＳＬ：ソース線
ＢＬ０ｏ～ＢＬ１ｅ、ＢＬ：ビット線
ＰＬ０～ＰＬ２、ＰＬ：プレート線
ＷＬ０～ＷＬ２、ＷＬ：ワード線
Ｔｒ０１ｏ～Ｔｒ１Ｂ：トランジスタ
Ｆ１ｏ：奇数制御線
Ｆ１ｅ：偶数制御線
Ｆ２ｏ：奇数選択線
Ｆ２ｅ：偶数選択線
Ｓ／Ａ０、Ｓ／Ａ１：センスアンプ回路
ＣＳＬ０、ＣＳＬ１、ＣＳＬ０ｏ、ＣＳＬ１ｏ、ＣＳＬ０ｅ、ＣＳＬ１ｅ：カラム選択線
ＶＲ：第１の電圧
ＶＷ：第２の電圧
Ｓ／Ａ０ｏ、Ｓ／Ａ１ｏ：奇数番目のセンスアンプ回路
Ｓ／Ａ０ｅ、Ｓ／Ａ１ｅ：偶数番目のセンスアンプ回路
Ｉ／Ｏ、/Ｉ／Ｏ：入出力線
ＦＡｏ：奇数番目のセンスアンプ回路活性化信号線
ＦＡｅ：偶数番目のセンスアンプ回路活性化信号線

３５、ＢＬＫ００～ＢＬＫ３３：ブロック
３４：ブロックアドレスデコーダー回路
３３：コントローラ回路
３２：論物変換テーブル

１１０：キャパシタを有しない、ＤＲＡＭメモリセル
１００：ＳＯＩ基板
１０１：ＳＯＩ基板のＳｉＯ2膜
１０２：フローティングボディ（Floating Body）
１０３：ソースＮ+層
１０４：ドレインＮ+層
１０５：ゲート導電層
１０６：正孔
１０７：反転層、電子のチャネル
１０８：ピンチオフ点
１０９：ゲート酸化膜

Claims (10)

  1. 　複数の半導体メモリセルが基板上に行列状に配列されたブロックを含み、
    　前記ブロックに含まれる各半導体メモリセルは、
    　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の両端にある第１の不純物層と、第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の間の前記半導体母体の側面の一部または全てを囲こみ、前記第１の不純物層に接するか、または、近接した第１のゲート絶縁層と、
    　前記半導体母体の側面の一部または全てを囲み、前記第１のゲート絶縁層に繋がり、且つ前記第２の不純物層に接するか、または、近接した第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆う第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆う第２のゲート導体層と、
    　前記半導体母体が前記第１のゲート絶縁層と、前記第２のゲート絶縁層とで覆われたチャネル半導体層を有し、
    　前記第１のゲート導体層と、前記第２のゲート導体層と、前記第１の不純物領域と、前記第２の不純物領域と、に印加する電圧を制御して、前記チャネル半導体層の内部に、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により形成した正孔群を保持し、
    　前記チャネル半導体層の電圧を、前記第１の不純物層と、前記第２の不純物層との、一方もしくは両方の電圧より、ビルトイン電圧程度高い、第１のデータ保持電圧とする、メモリ書込み動作を行い、
    　前記第１の不純物層と、前記第２の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層との一方もしくは両方から、前記正孔群のうちの残存正孔群を抜きとり、メモリ消去動作を行い、
    　前記チャネル半導体層の電圧を、前記第１のデータ保持電圧よりも低い、第２のデータ保持電圧とする、メモリ消去動作を行い、
    　前記ブロックにおいて、
    　前記各半導体メモリセルの前記第１の不純物層は、ソース線と接続し、前記第２の不純物層は、奇数番目のビット線と、偶数番目のビット線と交互に接続し、前記第１のゲート導体層と、前記第２のゲート導体層のうちの一方がワード線と接続すれば、他方が第１の駆動制御線と接続し、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記ワード線の選択した複数個の前記半導体母体の記憶データを前記奇数番目のビット線と、前記偶数番目のビット線に交互に読み出す、
    　ことを特徴とする半導体メモリ装置。
  2. 　前記半導体母体の前記記憶データは、前記奇数番目のビット線と、前記偶数番目のビット線に交互に読み出され、交互にセンスアンプ回路で、書込みデータか、消去データかの、判定が為される、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 　前記半導体母体の前記記憶データを、前記奇数番目のビット線、もしくは、前記偶数番目のビット線との内の一方のビット線を第１の電圧に固定して、他方のビット線から前記記憶データを読み出す動作と、
    　前記他方のビット線を前記第１の電圧に固定し、前記一方のビット線から前記記憶データを読み出す動作と、を交互に行う。
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 　前記第１の電圧は、アース電圧である、
    　ことを特徴とする請求項３に記載の半導体メモリ装置。
  5. 　前記奇数番目のビット線と、前記偶数番目のビット線は、１個の前記センスアンプを共有する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  6. 　前記奇数番目のビット線は、奇数番目のセンスアンプ回路に入力し、前記偶数番目のビット線は、偶数番目のセンスアンプ回路に入力する、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  7. 　メモリ書込み動作は、前記奇数番目のビット線と、前記偶数番目のビット線とを、同時に選択して行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  8. 　メモリ書込み動作は、前記奇数番目のビット線と、前記偶数番目のビット線とを、交互に選択して行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  9. 　メモリ書込み動作は、前記奇数番目のビット線、もしくは、前記偶数番目のビット線の内、一方のビット線を第２の電圧に固定し、他方のビット線を選択して前記書き込み動作と、
    　前記他方のビット線を前記第２の電圧に固定し、前記一方のビット線を選択して前記書き込み動作と、を交互に行う、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
  10. 　前記第１のゲート導体層と前記チャネル半導体層との間の第１のゲート容量が、前記第２のゲート導体層と前記チャネル半導体層との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体メモリ装置。
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