TW202236636A - 半導體元件記憶裝置 - Google Patents

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Abstract

本發明之半導體元件記憶裝置係進行資料保持動作及資料抹除動作。資料保持動作係控制施加於金屬板線PL0至PL2、字元線WL0至WL2、源極線SL、奇數計數的位元線BL0o與BL1o、及偶數計數的位元線BL0e與BL1e的電壓，而將藉由撞擊游離現象或閘極引發汲極漏電流而形成的電洞群保持於通道半導體層的內部。資料抹除動作係控制施加於前述金屬板線PL0至PL2、前述字元線WL0至WL2、前述源極線SL、前述奇數計數的位元線BL0o與BL1o、及前述偶數計數的位元線BL0e與BL1e的電壓，而將前述電洞群從前述通道半導體層的內部去除，且更藉由前述金屬板線PL0至PL2與前述字元線WL0至WL2的電容耦合而降低通道半導體層之電壓。本發明之半導體元件記憶裝置係具有記憶單元C00o至C12e排列成複數個矩陣狀的區塊，前述奇數計數的位元線BL0o與BL1o及前述偶數計數的位元線BL0e係交替地讀出前述區塊內的前述記憶單元的記憶資料。

Description

半導體元件記憶裝置
本發明係關於使用半導體元件的半導體記憶裝置。
近年來，LSI(Large Scale Integration，大型積體電路)技術開發上，有記憶體元件的高密集化與高性能化之需求。
通常的平面型MOS電晶體中，其通道係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT(Surrounding Gate Transistor；環繞式閘極電晶體)的通道係相對於半導體基板之上表面沿垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體。例如參照非專利文獻2)、連接有電阻可變元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)、及藉由電流使自旋磁矩的方向變化而使電阻變化的MRAM(Magnetoresistive Random Access，磁阻式隨機存取記憶體。例如參照非專利文獻5)等的高密集化。此外，亦有不具有電容器之由一個MOS 電晶體所構成的DRAM記憶單元(參照非專利文獻7)等。本案係關於不具有電阻可變化元件、電容器等之可僅由MOS電晶體所構成的動態快閃記憶體。
圖9(a)至(d)係顯示前述不具有電容器之由一個MOS電晶體構成之DRAM記憶單元的寫入動作，圖10(a)與(b)係顯示動作上的問題點，圖11(a)至(d)係顯示讀出動作(例如參照非專利文獻7至10)。圖9(a)係顯示”1”寫入狀態。在此，記憶單元係形成於SOI(Silicon on Insulator，絕緣層覆矽)基板100，藉由連接有源極線SL的源極N+層103(以下將含有高濃度供體雜質的半導體層稱為「N+層」)、連接有位元線BL的汲極N+層104、連接有字元線WL的閘極導電層105、及MOS電晶體的浮動體102而構成，不具有電容器，以一個MOS電晶體構成DRAM的記憶單元。在此，浮動體102的正下方係與SOI基板的SiO2層101相接。以一個MOS電晶體構成之記憶單元進行”1”的寫入之際，係使MOS電晶體在飽和區域動作。亦即，從源極N+層103延伸之電子的通道107中具有夾止點108而不會到達連接有位元線的汲極N+層104。如此，若連接於汲極N+層104之位元線BL與連接於閘極導電層105的字元線WL皆設為高電壓，使閘極電壓為汲極電壓的約1/2左右而使MOS電晶體動作，則在汲極N+層104附近的夾止點108中，電場強度成為最大。結果，從源極N+層103朝向汲極N+層104流動之經加速的電子會與Si的晶格撞擊，而會因為在該時點所失去的運動能量而產生電子、電洞對。所產生之大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分之極熱的電子係越過閘極氧化膜109而到達閘極導電層105。並且，同時產生的電洞106則將浮動體102充電。此時，由於浮動體102為P型Si，故所產生的電洞係有助於作為多數載子的增量。浮動體102係被所產生的電洞106所充滿，若浮動體102的電壓比源極N+層103更提高至Vb以上，則進一步產生的電洞會對源極 N+層103放電。在此，Vb係源極N+層103與P層之浮動體102之間之PN接合的內建電壓，約0.7V。圖9(b)係顯示浮動體102已被所產生之電洞106飽和充電的情形。
接著使用圖9(c)來說明記憶單元110的”0”的寫入動作。對於共通的選擇字元線WL，隨機地存在有寫入”1”的記憶單元110及寫入”0”的記憶單元110。圖9(c)係顯示從”1”的寫入狀態改寫為”0”的寫入狀態的情形。寫入”0”時，使位元線BL的電壓為負偏壓，使汲極N+層104與P層之浮動體102之間的PN接合為順向偏壓。結果，先前的周期產生於浮動體102的電洞106係流向連接有位元線BL的汲極N+層104。若寫入動作結束，則會獲得被所產生之電洞106充滿的記憶單元110(圖9(b))以及所產生之電洞已被排出之記憶單元110(圖9(c))之二個記憶單元的狀態。被電洞106所充滿之記憶單元110之浮動體102的電位係高於已無所產生之電洞的浮動體102。因此，寫入”1”之記憶單元110的臨限值電壓係低於寫入”0”之記憶單元110的臨限值電壓，成為如圖9(d)所示的情形。
接著，使用圖10(a)與(b)來說明此種由一個MOS電晶體所構成之記憶單元之動作上的問題點。如圖10(a)所示，浮動體102的電容CFB係電容CWL、接合電容CSL、接合電容CBL的總和，以
CFB=CWL+CBL+CSL (8)
來表示。其中，電容CWL係連接有字元線的閘極與浮動體間的電容。接合電容CSL係連接有源極線的源極N+層103與浮動體102之間之PN接合的接合電容。接合電容CBL係連接有位元線的汲極N+層104與浮動體102之間之PN接合的接合電容。此外，連接有字元線的閘極與浮動體之間的電容耦合比βWL係以
βWL=CWL/(CWL+CBL+CSL) (9)
來表示。因此，若讀出時或寫入時字元線電壓VWL振盪，則成為記憶單元之記憶節點(接點)之浮動體102的電壓亦會受到其影響，成為如圖10(b)所示的情形，若讀出時或寫入時字元線電壓VWL從0V上升至VWLH，則浮動體102的電壓VFB係從字元線電壓變化前之初始狀態之電壓VFB1，因字元線的電容耦合而上升至VFB2。其電壓變化量△VFB以
△VFB=VFB2-VFB1=βWL×VWLH (10)
來表示。
在此，式(9)的βWL中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，β=0.8。若字元線例如寫入時為5V而寫入結束後成為0V，則浮動體102會因為字元線WL與浮動體102的電容耦合而承受振盪雜訊達5V×βWL=4V。因此，會有無法充分取得寫入時之浮動體102之”1”電位與”0”電位的電位差的差分邊限的問題點。
圖11(a)至(c)係顯示讀出動作。圖11(a)係顯示”1”的寫入狀態，圖11(b)係顯示”0”的寫入狀態。然而，實際上，即使以”1”寫入對浮動體102寫入了Vb，字元線因寫入結束而返回0V時，浮動體102即會降低為負偏壓。要寫入”0”之際，由於會變得更負偏壓，因此如圖11(c)所示，在寫入之際無法充分地增大”1”與”0”的電位差的差分邊限，故實際上處於難以將不具有電容器之DRAM記憶單元製品化的狀況。
此外，亦有在SOI(Silicon on Insulator，絕緣層覆矽)層上使用二個MOS電晶體來形成一個記憶單元而成的記憶體元件(例如參照專利文獻4、5，which are incorporated herein by these references)。此等元件中，區分二個MOS電 晶體的浮動體通道之成為源極或汲極之N+層係接觸於絕緣層而形成。藉由此N+層接觸於絕緣層，二個MOS電晶體的浮動體通道即電性分離。因此，積蓄有屬於信號電荷之電洞群之經分離之浮動體通道的電壓係如前所述，會因為施加於各個MOS電晶體之閘極電極的脈衝電壓而與(10)式所示同樣地大幅地變化。因此，會有無法充分地增大寫入之際之”1”與”0”之電位差的差分邊限的問題。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：日本特許第3210355號公報
專利文獻5：US2008/0137394A1
專利文獻6：US2003/0111681A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K.Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：J.Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,”Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
無電容器的一個電晶體型DRAM(增益單元)中，字元線與浮動體間的電容結合耦合較大，在資料讀出時、寫入時等時候字元線的電位振盪時，即會有直接被作為是對於浮動體傳遞的雜訊的問題。結果，引起誤讀出、記憶資料之誤改寫的問題，而難以達到無電容器的一電晶體型的DRAM(增益單元)的實用化。
為了解決上述問題，本發明之半導體元件記憶裝置係包含複數個半導體記憶單元於基板上排列成矩陣狀的區塊；
前述區塊所含的各半導體記憶單元係具有：
半導體基體，係在基板上相對於前述基板立於垂直方向或延伸於水平方向；
第一雜質層與第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體的側面的一部分或全部，且相接或靠近前述第一雜質層；
第二閘極絕緣層，係包圍前述前述半導體基體的側面的一部分或全部，與前述第一閘極絕緣層相連，且相接或靠近前述第二雜質層；
第一閘極導體層，係覆於前述第一閘極絕緣層；
第二閘極導體層，係覆於前述第二閘極絕緣層；及
通道半導體層，係以前述第一閘極絕緣層與前述第二閘極絕緣層覆於前述半導體基體的部分；
前述半導體元件記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域、及前述第二雜質區域的電壓，而將藉 由撞擊游離現象或閘極引發汲極漏電流而形成的電洞群保持於前述通道半導體層的內部；
要進行記憶體寫入動作時，將前述通道半導體層的電壓設為比前述第一雜質層及前述第二雜質層之中之一者或兩者的電壓高出內建電壓程度之第一資料保持電壓；
要進行記憶體抹除動作時，控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層、及前述第二閘極導體層的電壓，將前述電洞群從前述第一雜質層及前述第二雜質層之中之一者或兩者移除，且將前述通道半導體層的電壓設為低於前述第一資料保持電壓之第二資料保持電壓；
前述區塊中，
各前述半導體記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與奇數計數的位元線及偶數計數的位元線交替地連接，若前述第一閘極導體層及前述第二閘極導體層之中之一者與字元線連接，則另一者與第一驅動控制線連接；
依據施加於前述源極線、前述位元線、前述第一驅動控制線、及前述字元線的電壓，於前述奇數計數的位元線及前述偶數計數的位元線交替地讀出前述字元線所選擇之複數個前述半導體基體的記憶資料(第一發明)。
第一發明中，前述半導體基體的前述記憶資料係於前述奇數計數的位元線及前述偶數計數的位元線交替地讀出，且交替地以感測放大器電路是寫入資料還是抹除資料之判定(第二發明)。
第一發明中，係對於前述半導體基體的前述記憶資料，交替地進行下列動作：
將前述奇數計數的位元線或前述偶數計數的位元線之中之一者的位元線固定於第一電壓，且從另一者的位元線讀出前述記憶資料的動作；及
將前述另一者的位元線固定於前述第一電壓，而從前述一者的位元線讀出前述記憶資料的動作(第三發明)。
第三發明中，前述第一電壓係接地電壓(第四發明)。
第二發明中，前述奇數計數的位元線與前述偶數計數的位元線係共有一個前述感測放大器(第五發明)。
第二發明中，前述奇數計數的位元線係輸入於奇數計數的感測放大器電路，前述偶數計數的位元線係輸入於偶數計數的感測放大器電路(第六發明)。
第一發明中，記憶體寫入動作係同時選擇前述奇數計數的位元線及前述偶數計數的位元線來進行(第七發明)。
第一發明中，記憶體寫入動作係交替地選擇前述奇數計數的位元線及前述偶數計數的位元線來進行(第八發明)。
第一發明中，前述記憶體寫入動作係交替地進行：
將前述奇數計數的位元線或前述偶數計數的位元線之中之一者的位元線固定於第二電壓，而選擇另一者的位元線來進行前述寫入動作；及
將前述另一方者位元線固定於前述第二電壓，而選擇前述一者的位元線來進行前述寫入動作(第九發明)。
第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容大於前述第二閘極導體層與前述通道半導體層之間的第二閘極電容(第十發明)。
1:基板
2:Si柱
3a,3b:N+層
4a,4b:閘極絕緣層
5a,5b:閘極導體層
6:絕緣層
7:通道區域
7a:第一通道Si層
7b:第二通道Si層
9:電洞群
10:動態快閃記憶單元
12a:反轉層
12b:反轉層
13:夾止點
32:邏輯物理轉換表
33:控制器電路
34:區塊位址解碼器電路
100:SOI基板
101:SiO2層
102:浮動體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:電子的通道
108:夾止點
109:閘極氧化膜
110:記憶單元
35,BLK00,BLK01,BLK02,BLK03,BLK10,BLK11,BLK12,BLK13,BLK20,BLK21,BLK22,BLK23,BLK30,BLK31,BLK32,BLK33:區塊
BL0o,BL0e,BL1o,BL1e,BL:位元線
C00o,C01o,C02o,C00e,C01e,C02e,C10o,C11o,C12o,C10e,C11e,C12e:記憶單元
CSL0,CSL1,CSL0o,CSL1o,CSL0e,CSL1e:縱列選擇線
FB:浮動體
F1o:奇數控制線
F1e:偶數控制線
F2o:奇數選擇線
F2e:偶數選擇線
FAo:奇數計數的感測放大器電路活性化信號線
FAe:偶數計數的感測放大器電路活性化信號線
IO,/IO:輸出入線
PL,PL0,PL1,PL2:金屬板線
S/A0,S/A1:感測放大器電路
S/A0o,S/A1o:奇數計數的感測放大器電路
S/A0e,S/A1e:偶數計數的感測放大器電路
SL:源極線
Tr01o,Tr01e,Tr11o,Tr11e,Tr02o,Tr02e,Tr12o,Tr12e,Tr0A,Tr0B,Tr1A,Tr1B:電晶體
VR:第一電壓
VW:第二電壓
WL,WL0,WL1,WL2:字元線
CFB:電容
CWL:電容
CPL:電容
CSL:接合電容
CBL:接合電容
VWL:字元線電壓
VFB:浮動體的電壓
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係用以說明第一實施型態之具有SGT之記憶裝置之連接於金屬板線PL之第一閘極導體層5a的閘極電容大於連接於字元線WL之第二閘極導體層5b的閘極電容時之功效的圖。
圖3係用以說明第一實施型態之具有SGT之記憶裝置之寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置之抹除動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置之抹除動作機制的圖。
圖5係用以說明第一實施型態之具有SGT之記憶裝置之讀出動作機制的圖。
圖6A係用以說明第一實施型態之具有SGT之記憶裝置之位元線屏蔽技術的圖。
圖6B係用以說明第一實施型態之具有SGT之記憶裝置之位元線屏蔽技術的圖。
圖6C係用以說明第一實施型態之具有SGT之記憶裝置之位元線屏蔽技術的圖。
圖7係用以說明第二實施型態之具有SGT之記憶裝置之位元線屏蔽技術的圖。
圖8A係用以說明第三實施型態之具有SGT之記憶裝置之記憶體陣列的圖。
圖8B係用以說明第三實施型態之具有SGT之記憶裝置之記憶體陣列的圖。
圖9係用以說明習知例之不具有電容器之DRAM記憶單元之寫入動作的圖。
圖10係用以說明習知例之不具有電容器之DRAM記憶單元之動作上之問題點的圖。
圖11係顯示習知例之不具有電容器之DRAM記憶單元之讀出動作的圖。
以下參照圖式來說明本發明之使用半導體元件的記憶裝置(以下稱為動態快閃記憶體)。
(第一實施型態)
使用圖1至圖6來說明本發明第一實施型態之動態快閃記憶單元的構造及動作機制。使用圖1來說明動態快閃記憶單元的構造。並且，使用圖2來說明連接於金屬板線PL之第一閘極導體層5a的閘極電容大於連接於字元線WL之第二閘極導體層5b的閘極電容時之功效。並且，使用圖3來說明資料寫入動作機制，使用圖4來說明資料抹除動作機制，使用圖5來說明資料讀出動作機制。
圖1係顯示本發明第一實施型態之動態快閃記憶單元的構造。在形成於基板1(申請專利範圍之「基板」的一例)上之具有P型或i型(本徵型)導電型之矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍之「半導體基體」的一例)內的上下位置，形成有當一方成為源極時則另一方成為汲極的N+層3a、3b(申請專利範圍之「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極之N+層3a、3b間之Si柱2的部分即成為通道區域7。以包圍此通道區域7之方式形成有第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別相接或靠近成為此源極、汲極的N+ 層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b之方式分別形成有第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。並且，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6(申請專利範圍之「第一絕緣層」的一例)而分離。再者，N+層3a、3b間之Si柱2之部分的通道區域7(申請專利範圍之「通道半導體層」的一例)係由被第一閘極絕緣層4a包圍的第一通道Si層7a(申請專利範圍之「第一通道半導體層」的一例)以及被第二閘極絕緣層4b包圍的第二通道Si層7b(申請專利範圍之「第二通道半導體層」的一例)所構成。藉此，形成由成為源極、汲極之N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元10。再者，成為源極的N+層3a係連接於源極線SL(申請專利範圍之「源極線」的一例)，成為汲極的N+層3b係連接於位元線BL(申請專利範圍之「位元線」的一例)，第一閘極導體層5a係連接於屬於第一驅動控制線(申請專利範圍之「第一驅動控制線」的一例)的金屬板線(plate line)PL，第二閘極導體層5b係連接於字元線WL(申請專利範圍之「字元線」的一例)。連接於金屬板線PL之第一閘極導體層5a的閘極電容以具有大於連接於字元線WL之第二閘極導體層5b的閘極電容的構造為佳。
在此，圖1中係第一閘極導體層5a的閘極長度大於第二閘極導體層5b的閘極長度，以使連接於金屬板線PL之第一閘極導體層5a的閘極電容大於連接於字元線WL之第二閘極導體層5b的閘極電容。然而，除此之外，第一閘極導體層5a的閘極長度亦可不大於第二閘極導體層5b的閘極長度，而是改變各個閘極絕緣層之膜厚，使第一閘極絕緣層4a之閘極絕緣層的膜厚小於第二閘極絕緣 層4b之閘極絕緣層的膜厚。此外，亦可改變各個閘極絕緣層之材料的介電常數，使第一閘極絕緣層4a之閘極絕緣層的介電常數大於第二閘極絕緣層4b之閘極絕緣層的介電常數。此外，亦可任意組合閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數，以使連接於金屬板線PL之第一閘極導體層5a的閘極電容大於連接於字元線WL之第二閘極導體層5b的閘極電容。
圖2(a)至(c)係說明連接於金屬板線PL之第一閘極導體層5a的閘極電容大於連接於字元線WL之第二閘極導體層5b的閘極電容時之功效的圖。
圖2(a)係僅將本發明第一實施型態之動態快閃記憶單元的主要部分簡化顯示的構造圖。動態快閃記憶單元係連接有位元線BL、字元線WL、金屬板線PL、及源極線SL，藉由其電壓狀態而決定通道區域7的電位狀態。
圖2(b)係用以說明各個電容關係的圖。通道區域7的電容CFB係連接有字元線WL之閘極5b與通道區域7之間之電容CWL、連接有金屬板線PL之閘極5a與通道區域7之間的電容CPL、連接有源極線SL之源極N+層3a與通道區域7之間之PN接合之接合電容CSL、及連接有位元線BL之汲極N+層3b與通道區域7之間之PN接合之接合電容CBL的總和，以
CFB=CWL+CPL+CBL+CSL (1)
來表示。
因此，字元線WL與通道區域7之間之耦合率βWL、金屬板線PL與通道區域7之間之耦合率βPL、位元線BL與通道區域7之間之耦合率βBL、及源極線SL與通道區域7之間之耦合率βSL係分別以下式來表示。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此，由於CPL>CWL，故βPL>βWL。
圖2(c)係用以說明字元線WL之電壓VWL因讀出動作與寫入動作而上升，且於其之後下降時，通道區域7之電壓VFB變化的圖。在此，字元線WL之電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7之電壓VFB從低電壓狀態VFBL變為高出壓狀態VFBH時的電位差△VFB係如下所示。
△VFB=VFBH-VFBL=βWL×VWLH (6)
由於字元線WL與通道區域7之間的耦合率βWL較小，而金屬板線PL與通道區域7之間的耦合率βPL較大，故△VFB較小，即使字元線WL的電壓VWL因為讀出動作與寫入動作而上下變化，通道區域7的電壓VFB亦幾乎不變。
圖3(a)至(d)係顯示本發明第一實施型態之動態快閃記憶單元的寫入動作。圖3(a)係顯示寫入動作的機制，圖3(b)係顯示位元線BL、源極線SL、金屬板線PL、字元線WL、以及成為浮動體FB之通道區域7的動作波形。時刻T0時，動態快閃記憶單元係處於”0”抹除狀態，通道區域7的電壓係成為VFB”0”。此外，對於位元線BL、源極線SL、字元線WL施加Vss，對於金屬板線PL則施加VPLL。在此，例如，Vss係0V，VPLL係2V。接著，時刻T1至T2之間，位元線BL從Vss上升至VBLH時，例如Vss為0V時，通道區域7的電壓係因位元線BL與通道區域7的電容耦合而成為VFB”0”+βBL×VBLH。
接著，使用圖3(a)與(b)來說明動態快閃記憶單元的寫入動作。時刻T3至T4之間，字元線WL從Vss上升至VWLH。藉此，若將連接有字元線WL之 第二閘極導體層5b包圍通道區域7之第二N通道MOS電晶體區域之”0”抹除的臨限值電壓設為VtWL”0”，則伴隨著字元線WL的上升，從Vss至VtWL”0”為止，通道區域7的電壓係因字元線WL與通道區域7之間的電容耦合(申請專利範圍之「第二電容耦合」的一例)而成為VFB”0”+βBL×VBLH+βWL×VtWL”0”。字元線WL上升至VtWL”0”以上時，在第二閘極導體層5b之內側，會在通道區域7形成環狀的反轉層12b，遮蔽字元線WL與通道區域7之間的電容耦合。
接著，使用圖3(a)與(b)來說明動態快閃記憶單元的寫入動作。時刻T3至T4之間，對於連接有金屬板線PL的第一閘極導體層5a固定輸入例如VPLL=2V，並使連接有字元線WL的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3(a)所示，在連接有金屬板線PL之第一閘極導體層5a的內側，會在通道區域7形成反轉層12a，且其反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a之第一N通道MOS電晶體區域係在飽和區域動作。另一方面，具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域係於線性區域動作。結果，在連接有字元線WL之第二閘極導體層5b之內側的通道區域7不存在夾止點，而於整面形成反轉層12b。形成於連接有此字元線WL之第二閘極導體層5b的內周整面的反轉層12b係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域之實質的汲極而作用。結果，電場係在串聯連接之具有第一閘極導體層5a之第一N通道MOS電晶體區域與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間之通道區域7的第一交界區域成為最大，在此區域產生撞擊游離現象。由於此區域係從具有連接於字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域觀看時之源極側的區域，故將此現象稱為源極側撞擊游離現象。藉由此源極側撞擊游離現象，電子係從連接於源極線SL的N+層3a朝向連接於位 元線的N+層3b流動。經加速的電子係撞擊晶格Si原子而藉由其運動能量而產生電子、電洞對。所產生之電子的一部分會流向第一閘極導體層5a與第二閘極導體層5b，但大部分會流向連接於位元線BL的N+層3b(未圖示)。
再者，如圖3(c)所示，所產生的電洞群9(申請專利範圍之「電洞群」的一例)係通道區域7的多數載子，將通道區域7充電為正偏壓。由於連接於源極線SL的N+層3a為0V，故通道區域7係充電至連接於源極線SL之N+層3a與通道區域7之間之PN接合之內建電壓Vb(約0.7V)。當通道區域7被充電為正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的臨限值電壓即會因基板偏壓效應而變低。
接著使用圖3(b)來說明動態快閃記憶單元的寫入動作。時刻T6至T7之間，字元線WL的電壓從VWLH降低至Vss。此時字元線WL與通道區域7會進行第二電容耦合，但字元線WL之電壓VWLH至變為通道區域7之電壓為Vb時之第二N通道MOS電晶體區域之臨限值電壓VtWL”1”以下為止，反轉層12b會遮蔽此第二電容耦合。因此，字元線WL與通道區域7之實質的電容耦合，只在字元線WL為VtWL”1”以下且下降至Vss的時候。結果，通道區域7的電壓變為Vb-βWL×VtWL”1”。在此，VtWL”1”係比前述VtWL”0”更低，βWL×VtWL”1”較小。
接著使用圖3(b)來說明動態快閃記憶單元的寫入動作。時刻T8至T9之間，位元線BL從VBLH降低至Vss。由於位元線BL與通道區域7係電容耦合，故最終通道區域7的”1”寫入電壓VFB”1”將如下式。
VFB”1”=Vb-βWL×VtWL”1”-βBL×VBLH (7)
在此，位元線BL與通道區域7的耦合比βBL亦較小。藉此，如圖3(d)所示，連接於字元線WL之第二通道Si層7b之第二N通道MOS電晶體區域的臨限值電壓 變低。進行將此通道區域7之”1”寫入狀態設為第一資料保持電壓(申請專利範圍之「第一資料保持電壓」的一例)的記憶體寫入動作(申請專利範圍之「記憶體寫入動作」的一例)，且分配於邏輯記憶資料”1”。
在此，寫入動作時，亦能夠以N+層(第一雜質層)3a與第一通道Si層(第一通道半導體層)7a之間的第二交界區域或是N+層(第二雜質層)3b與第二通道Si層(第二通道半導體層)7b之間的第三交界區域來取代第一交界區域，以撞擊游離現象產生電子、電洞對，且以所產生的電洞群9將通道區域7充電。
圖4A、圖4B係說明記憶體抹除動作(申請專利範圍之「記憶體抹除動作」的一例)機制。N+層3a、3b間的通道區域7係從基板電性分離而成為浮動體。圖4A(a)係顯示在抹除動作前，於先前的周期經由撞擊游離所產生的電洞群9積蓄於通道區域7的狀態。並且，如圖4A(b)所示，抹除動作時，使源極線SL的電壓為負電壓VERA。在此，VERA係例如-3V。結果，連接於源極線SL之成為源極的N+層3a與通道區域7的PN接合成為正偏壓而無關於通道區域7之初始電位的值。結果，於先前的周期經由撞擊游離所產生之積蓄於通道區域7中的電洞群9被吸入至源極部的N+層3a，而通道區域7的電位VFB成為VFB-=VERA+Vb，而此電壓值成為第二資料保持電壓(申請專利範圍之「第二資料保持電壓」的一例)。在此，Vb係PN接合的內建電壓，約0.7V。因此，VERA=-3V時，通道區域7的電位成為-2.3V。此值係成為抹除狀態之通道區域7的電位狀態。因此，若浮動體之通道區域7的電位成為負的電壓，則N通道MOS電晶體區域的臨限值電壓會因基板偏壓效應而變高。藉此，如圖4A(c)所示，連接於字元線WL之第二閘極導體層5b的臨限值電壓變高。此通道區域7的抹除狀態係成為邏輯記憶資料”0”。另外，圖4B係顯示上述抹除動作時之各主要節點接點的電壓條件例。
圖5(a)至(c)係用以說明本發明第一實施型態之動態快閃記憶單元之讀出動作的圖。如圖5(a)所示，通道區域7充電至內建電壓Vb(約0.7V)時，具有連接於字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域的臨限值電壓即因基板偏壓效應而降低。將此狀態分配於邏輯記憶資料”1”。如圖5(b)所示，在進行寫入之前選擇的記憶區塊原為抹除狀態”0”，通道區域7的電壓VFB成為VFB”0”。藉由寫入動作隨機地記憶寫入狀態”1”。結果，對於字元線WL作成邏輯”0”與”1”的邏輯記憶資料。如圖5(c)所示，利用對於此字元線WL的二個臨限值電壓的高低差，能夠以感測放大器進行讀出。
圖6A至圖6C係用以說明本發明第一實施型態之動態快閃記憶單元之位元線屏蔽技術的圖。
圖6A(a)、(b)係分別顯示由一個半導體基體所構成之一位元之動態快閃記憶單元的立體圖與剖面圖。圖6A(a)、(b)中，動態快閃記憶單元中連接有位元線BL、源極線SL、金屬板線PL、及字元線WL。此外，圖6A(c)係顯示動態快閃記憶單元排列成3×4個複數個矩陣狀(申請專利範圍之「複數個矩陣狀」的一例)的區塊(申請專利範圍之「區塊」的一例)的俯視圖。動態快閃記憶單元之位元線BL之間距2F，字元線WL之間距2F時，一位元的記憶單元大小可排列成為2F×2F=4F2。在此，F係稱為面規範(Ground Rule)或設計規範(F：Feature Size)，微細化的動態快閃記憶單元中，例如，F=15nm。結果，鄰接的位元線BL在讀出”1”寫入狀態的記憶單元以及”0”抹除狀態的記憶單元之際，位元線間的電容耦合較大，而需要有更完善的讀出方法。已有用於非揮發性記憶體的位元線屏蔽技術(例如參照專利文獻4)的記述，但至今尚未有用於揮發性記憶體的位元線屏蔽技術。
圖6B係顯示圖6A(c)之動態快閃記憶單元排列成3×4個矩陣狀之區塊的電路記憶區塊圖，參照圖6B來說明讀出動作。奇數計數的位元線(申請專利範圍之「奇數計數的位元線」的一例)BL0o與BL1o係分別連接於記憶單元C00o至C02o及C10o至C12o，偶數計數的位元線(申請專利範圍之「偶數計數的位元線」的一例)BL0e與BL1e係分別連接於記憶單元C00e至C02e及C10e至C12e。此外，字元線WL0至WL2及金屬板線PL0至2係共通地連接於與偶數計數的位元線連接的記憶單元以及與奇數計數的位元線連接的記憶單元。在此，說明例如選擇字元線WL0與金屬板線PL0的情形。首先，電晶體Tr01o與Tr11o係以奇數控制線F1o輸入閘極而選擇偶數計數的位元線BL0e與BL1e，在記憶單元C00e與C10e的記憶資料(申請專利範圍之「記憶資料」的一例)被讀出至偶數計數的位元線BL0e與BL1e的期間，奇數計數的位元線BL0o與BL1o係固定於第一電壓(申請專利範圍之「第一電壓」的一例)VR。在此，例如，VR係接地電壓(申請專利範圍值「接地電壓」的一例)之0V。並且，電晶體Tr02e與Tr12e係以偶數選擇線F2e輸入閘極而分別將偶數計數的位元線BL0e與BL1e連接於感測放大器電路(申請專利範圍之「感測放大器電路」的一例)S/A0與S/A1。讀出至感測放大器電路S/A0與S/A1的資料係藉由縱列選擇線CSL0與CSL1的輸入而經由電晶體Tr0A、Tr0B、Tr1A、Tr1B依序從輸出入線IO與/IO讀出。
使用圖6B之動態快閃記憶單元排列成3×4個矩陣狀之區塊的電路區塊圖繼續說明讀出動作。接著，電晶體Tr01e與Tr11e係以偶數控制線F1e輸入閘極而選擇奇數計數的位元線BL0o與BL1o，在記憶單元的記憶資料被讀出至奇數計數的位元線BL0o與BL1o的期間，偶數計數的位元線BL0e與BL1e係固定於第一電壓VR。並且，電晶體Tr02o與Tr12o係以奇數選擇線F2o輸入閘極而分別將奇 數計數的位元線BL0o與BL1o連接於感測放大器電路S/A0與S/A1。讀出至感測放大器電路S/A0與S/A1的資料係藉由縱列選擇線CSL0與CSL1的輸入而經由電晶體Tr0A、Tr0B、Tr1A、Tr1B依序從輸出入線IO與/IO讀出。
如此，以偶數計數的位元線BL0e與BL1e讀出記憶單元C00e與C10e之後，以奇數計數的位元線BL0o與BL1o讀出記憶單元C00o與C10o。並且，感測放大器電路S/A0與S/A1係分別共有於奇數計數的位元線BL0o與BL1o及偶數計數的位元線BL0e與BL1e。結果，可使前述記憶體陣列之感測放大器電路的個數減半，相應地可謀求晶片尺寸的縮小化，且可提供廉價的記憶體元件。此外，由於利用了動態快閃記憶單元之非破壞地進行讀出之型式的記憶單元之特長，故即使為揮發性記憶體，卻可於讀出中使奇數、偶數的位元線交替接地。亦即，即使選擇任意的字元線WL而成為記憶單元的記憶資料可由位元線BL讀出的狀態且將其位元線接地，亦不會發生記憶單元之記憶資料的破壞，對於一方的選擇位元線而言，讀出資料可藉由被屏蔽的另一方的位元線抑制雜訊而穩定地讀出。
使用圖6C之動態快閃記憶單元排列成3×4個矩陣狀之區塊的電路區塊圖來說明”1”寫入動作。在”1”寫入之前，此區塊內的所有記憶單元C00o至C02o、C10o至C12o、C00e至C02e、及C10e至C12e，係例如藉由圖4A、圖4B中所說明的抹除方法抹除。在此，說明例如選擇字元線WL0與金屬板線PL0的情形。首先，藉由縱列選擇線CSL0與CSL1的輸入，而從輸出入線IO與/IO經由電晶體Tr0A、Tr0B、Tr1A、Tr1B，依序將資料載入感測放大器電路S/A0與S/A1。接著，電晶體Tr02e與Tr12e係以偶數選擇線F2e輸入閘極，而將偶數計數的位元線BL0e與BL1e分別連接於感測放大器電路S/A0與S/A1。再者，電晶體Tr01o與Tr11o係以奇數控制線F1o輸入閘極，而在經由偶數計數的位元線BL0e與BL1e對記憶單 元C00e與C10e進行”1”寫入動作的期間，奇數計數的位元線BL0o與BL1o係固定於二電壓(申請專利範圍之「第二電壓」的一例)VW。在此，VW例如為0V。
使用圖6C之動態快閃記憶單元排列成3×4個矩陣狀之區塊的電路區塊圖繼續說明”1”寫入動作。再次藉由縱列選擇線CSL0與CSL1的輸入，而從輸出入線IO與/IO經由電晶體Tr0A、Tr0B、Tr1A、Tr1B，依序將資料載入感測放大器電路S/A0與S/A1。接著，電晶體Tr02o與Tr12o係以奇數選擇線F2o輸入閘極，而將奇數計數的位元線BL0o與BL1o分別連接於感測放大器電路S/A0與S/A1。再者，電晶體Tr01e與Tr11e係以偶數控制線F1e輸入閘極，而在經由奇數計數的位元線BL0o與BL1o對記憶單元C00o與C10o進行”1”寫入動作期間，偶數計數的位元線BL0e與BL1e係固定於第二電壓VW。
由於連接於維持抹除狀態之記憶單元的位元線被進行”1”寫入動作的位元線包夾時，會受到鄰接位元線間之電容耦合所導致之雜訊之影響。對此，即使是”1”寫入動作，交替選擇奇數、偶數計數的位元線來進行連接於此等位元線之記憶單元的”1”寫入動作即可。此外，感測放大器電路S/A0與S/A1係分別共有於奇數計數的位元線BL0o與BL1o及偶數計數的位元線BL0e與BL1e。結果，可使前述區塊之感測放大器電路的個數減半，相應地可謀求晶片尺寸的縮小化，且可提供廉價的記憶體元件。
另外，圖1中，金屬板線PL所連接之第一閘極導體層5a之垂直方向的長度大於字元線WL所連接之第二閘極導體層5b之垂直方向的長度以使CPL>CWL為佳。然而，只要附加金屬板線PL，字元線WL相對於通道區域7之電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮動體之通道區域7的電位變動△VFB變小。
此外，金屬板線PL的電壓VPLL，在區塊抹除動作之選擇抹除以外的各動作模式中，例如可施加2V的固定電壓。
此外，圖1中，不論Si柱2的水平剖面形狀為圓形、橢圓形、長方形，皆可進行本實施型態中說明的動態快閃記憶體動作。此外，相同晶片上亦可混合有圓形、橢圓形、長方形的動態快閃記憶單元。
此外，圖1中，係以SGT為例說明了動態快閃記憶體元件，此SGT係對於以垂直方向立於基板1上之Si柱2的側面整體包圍設置第一閘極絕緣層4a、第二閘極絕緣層4b，且具有分別包圍第一閘極絕緣層4a、第二閘極絕緣層4b之整體之第一閘極導體層5a、第二閘極導體層5b。惟，如本實施型態之說明所示，本動態快閃記憶體元件若為滿足可將撞擊游離現象所產生之電洞群9保持於通道區域7之條件的構造即可。因此，通道區域7若為與基板1分離之浮動體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around，閘極全環電晶體，例如參照非專利文獻10)技術、Nanosheet技術(例如參照非專利文獻11)，將通道區域的半導體基體相對於基板1水平地形成，亦可進行前述動態快閃記憶體動作。並且，亦可為使用SOI的元件構造(例如參照非專利文獻7至10)。此種元件構造中，通道區域的底部接觸於SOI基板的絕緣層，且藉由閘極絕緣層及元件分離絕緣層的包圍而包圍其他通道區域。即使是此種構造，通道區域亦成為浮動體構造。如此，本實施型態提供的動態快閃記憶體元件若滿足通道區域為浮動體構造的條件即可。此外，即使是於SOI基板上形成Fin電晶體(例如參照非專利文獻13)的構造，若通道區域為浮動體構造則亦可進行本動態快閃動作。
此外，”1”寫入中，亦可使用GIDL(Gate Induced Drain Leakage，閘極引發汲極漏電流)電流(例如參照非專利文獻14)來產生電子、電洞對，且以所產生的電洞群填滿通道區域7內。
此外，本說明書與圖式之數式(1)至(12)係為了定性地說明現象所使用之數式，現象不受該等數式所限制。
此外，圖4A、圖4B顯示了抹除動作條件的一例，惟相對於此，若可實現從N+層3a、N+層3b的任一者或兩者去除位於通道區域7之電洞群9的狀態，則亦可變更施加於源極線SL、金屬板線PL、位元線BL、字元線WL的電壓。
此外，圖1中，垂直方向上被屬於第一絕緣層的絕緣層6包圍之部分的通道區域7中，第一通道Si層7a、第二通道Si層7b的電位分布係相連地形成。藉此，通道區域7的第一通道Si層7a及第二通道Si層7b係在垂直方向上藉由被屬於第一絕緣層之絕緣層6包圍的區域而相連。
此外，圖1中，可將第一閘極導體層5a分割為二個以上而分別作為金屬板線的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。同樣地，可將第二閘極導體層5b分割為二個以上而分別作為字元線的導體電極，以同步或非同步，以相同驅動電壓或不同驅動電壓來動作。即使如此，動態快閃記憶體亦會動作。再者，將第一閘極導體層5a分割為二個以上時，所分割之第一閘極導體層的至少一者係進行上述第一閘極導體層5a的動作。並且，就所分割之第二閘極導體層5b而言，所分割之第二閘極導體層的至少一者亦進行上述第二閘極導體層5b的動作。
此外，上述之施加於位元線BL、源極線SL、字元線WL、金屬板線PL的電壓條件、以及浮動體的電壓係用以進行抹除動作、寫入動作、讀出動作之基本動作的一例，若可進行本發明的基本動作，則亦可為其他電壓條件。
本實施型態係提供下列特徵。
(特徵一)
本實施型態的動態快閃記憶單元中，成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b皆形成為柱狀。此外，成為源極的N+層3a係連接於源極線SL，成為汲極的N+層3b係連接於位元線BL，第一閘極導體層5a係連接於金屬板線PL，第二閘極導體層5b係連接於字元線WL。本動態快閃記憶單元係具有連接於金屬板線PL之第一閘極導體層5a的閘極電容大於連接於字元線WL之第二閘極導體層5b的閘極電容的構造。本動態快閃記憶單元中，第一閘極導體層、第二閘極導體層係沿垂直方向層積。因此，即使為連接於金屬板線PL之第一閘極導體層5a的閘極電容大於連接於字元線WL之第二閘極導體層5b的閘極電容的構造，俯視觀察時，記憶單元面積亦不會增大。藉此，即可同時實現動態快閃記憶單元的高性能化及高密集化。
(特徵二)
由於DRAM為破壞地進行讀出之型式的記憶體，若字元線WL在選擇狀態下使位元線BL接地，則會失去記憶單元之電容器的積蓄電荷，因此，字元線WL被選擇的狀態下將位元線固定於接地電位之本發明第一實施型態之動態快閃記憶單元係無法由習知的揮發性記憶體實現。此外，SRAM中，記憶單元本身係藉由以六個電晶體構成之觸發電路所構成，但微細化的SRAM中，由於其記憶單元電 流較小，故若將位元線強制地接地，則觸發器電路的記憶資料將會反轉。如此，習知的揮發性記憶體中不可能在記憶單元的字元線WL被選擇的狀態下使其位元線BL接地，但即使於本動態快閃記憶單元中進行此，亦不會發生記憶資料的破壞。結果，就揮發性記憶體而言，首次實現了位元線屏蔽技術。藉此，可交替地選擇奇數計數的位元線與偶數計數的位元線，於一方的位元線的讀出中使另一方的位元線接地，藉由經屏蔽的位元線來抑制雜訊，而可穩定地進行讀出。
(特徵三)
本發明第一實施型態之動態快閃記憶單元的寫入中，由於”0”抹除狀態的記憶單元即使選擇字元線WL，對於字元線WL施加寫入電壓，只要位元線BL接地，電流就不會從記憶單元的汲極流動至源極，而不會發生起因於撞擊游離現象所導致的電洞群，因此，”0”抹除狀態的記憶單元即使於其字元線WL選擇狀態下其位元線BL接地，也不會發生”1”寫入動作。習知的非揮發性記憶體例如NAND型快閃記憶體中，係使位元線BL接地，對於字元線WL施加寫入電壓，而對於記憶單元進行寫入。因此，選擇字元線WL且將寫入電壓施加於字元線WL期間中，即使其位元線BL接地，亦不會從”0”抹除狀態發生”1”寫入動作，記憶資料亦不會被破壞之本動態快閃記憶單元係無法由習知之包含非揮發性記憶體的半導體記憶體實現。藉此，可交替地選擇奇數計數的位元線與偶數計數的位元線，於一方的位元線的寫入期間使另一方的位元線接地，藉由經屏蔽的位元線來抑制雜訊，而可穩定地進行寫入。
(特徵四)
本發明第一實施型態的動態快閃記憶單元中，藉由導入位元線屏蔽技術，可在奇數計數的與偶數計數的位元線共有一個感測放大器。結果，可使前述記憶體 陣列之感測放大器電路的個數減半，相應地可謀求晶片尺寸的縮小化，而可提供廉價的記憶體元件。
(特徵五)
若注目於本發明第一實施型態之動態快閃記憶單元之金屬板線PL所連接之第一閘極導體層5a時，在動態快閃記憶單元進行寫入、讀出動作之際，字元線WL的電壓會上下振盪。此時，金屬板線PL係負擔減低字元線WL與通道區域7之間之電容耦合比的作用。結果，可顯著地抑制字元線WL之電壓上下振盪之際之通道區域7之電壓變化的影響。藉此，可將顯示邏輯”0”與”1”之字元線WL之SGT電晶體的臨限值電壓差增大。此係致使動態快閃記憶單元之動作的差分邊限的擴大。
(第二實施型態)
參照圖7來說明第二實施型態之具有SGT之記憶裝置的讀出動作。
圖7係顯示圖6A(c)之動態快閃記憶單元排列成3×4個矩陣狀之區塊的電路區塊圖，參照圖7來說明讀出動作。奇數計數的位元線BL0o與BL1o係分別連接於記憶單元C00o至C02o及C10o至C12o，偶數計數的位元線BL0e與BL1e係分別連接於記憶單元C00e至C02e及C10e至C12e。此外，字元線WL0至WL2及金屬板線PL0至PL2係共通地連接於與偶數計數的位元線的連接記憶單元以及與奇數計數的位元線連接的記憶單元。在此，說明例如選擇字元線WL0與金屬板線PL0的情形。首先，電晶體Tr01o與Tr11o係以奇數控制線F1o輸入閘極而選擇偶數計數的位元線BL0e與BL1e，在記憶單元C00e與C10e的記憶資料被讀出至偶數計數的位元線BL0e與BL1e的期間，奇數計數的位元線BL0o與BL1o係固定於第一電壓VR。在此，例如，VR係0V。並且，偶數計數的位元線BL0e與BL1e係連接 於偶數計數的感測放大器電路(申請專利範圍之「偶數計數的感測放大器電路」的一例)S/A0e與S/A1e，奇數計數的位元線BL0o與BL1o係分別連接於奇數計數的感測放大器電路(申請專利範圍之「奇數計數的感測放大器電路」的一例)S/A0o與S/A1o。再者，從感測放大器電路活性化信號線FAo與FAe之中選擇感測放大器電路活性化信號線FAe，使偶數計數的感測放大器電路S/A0e與S/A1e活性化，判定為偶數計數的位元線BL0e與BL1e的讀出資料。被讀出至偶數計數的感測放大器電路S/A0e與S/A1e的資料係藉由縱列選擇線CSL0e和CSL1e的輸入而經由電晶體Tr0Ae、Tr0Be、Tr1Ae、Tr1Be依序從輸出入線IO與/IO讀出。
以下同樣地以奇數計數的感測放大器電路S/A0o與S/A1o來判定奇數計數的位元線BL0o與BL1o的讀出資料。
接著使用圖7之動態快閃記憶單元排列成3×4個矩陣狀之區塊的電路區塊圖繼續說明讀出動作。如此，與第一實施型態同樣地，在讀出動作中，將偶數計數的位元線或奇數計數的位元線的任一者屏蔽而選擇另一者來進行讀出，因而可進行抑制雜訊之穩定的讀出。然而，由於未在奇數計數的位元線與偶數計數的位元線共有一個感測放大器電路，故無法使感測放大器電路的個數減半，無法期待相應的晶片尺寸削減效果。相反地，從輸出入線IO與/IO讀出奇數計數的感測放大器電路S/A0o與S/A1o的資料的期間，可將偶數計數的感測放大器電路S/A0e與S/A1e活性化，而判定偶數計數的位元線BL0e與BL1e的讀出資料。並且，亦可交替地從輸出入線IO與/IO讀出奇數計數的感測放大器電路S/A0o與S/A1o的資料以及偶數計數的位元線BL0e與BL1e的資料。
此外，由於奇數計數的位元線與偶數計數的位元線未共有一個感測放大器電路，故讀出動作中，可將偶數計數的位元線或奇數計數的位元線的任一 者屏蔽，而選擇另一者的位元線進行讀出，而”1”寫入動作可對於同時連接於選擇字元線WL的記憶單元，將奇數計數的感測放大器電路S/A0o與S/A1o的資料以及偶數計數的位元線BL0e與BL1e的資料進行”1”寫入動作。結果，具有可謀求讀出及”1”寫入動作之高速化的優點。
(特徵)
奇數計數的位元線與偶數計數的位元線未共有一個感測放大器電路而於讀出動作時使用位元線屏蔽技術，可進行抑制雜訊之穩定的讀出，並且，由於未共有感測放大器電路，故可謀求讀出動作與”1”寫入動作的高速化。
(第三實施型態)
圖8A與圖8B係顯示第三實施型態之動態快閃記憶單元之晶片的電路區塊圖。
圖8A中，恆常地藉由控制器電路33、邏輯物理區塊位址轉換、查找表電路(簡稱邏輯物理轉換表)32來管理記憶於邏輯區塊位址的資料對應於動態快閃記憶體的何物理區塊位址。為了使動態快閃記憶體能夠與快閃記憶體同樣地可使用已抹除的區塊進行區塊的資料改寫，故需要恆常地管理邏輯物理區塊位址與物理區塊位址的對應關係。此控制器電路33及邏輯物理轉換表32可設於動態快閃記憶單元的晶片內，亦可如圖8A所示，設於晶片外。來自邏輯物理轉換表32的命令係輸入區塊位址解碼器電路34，而從區塊BLKI00至BLK33之中選擇要進行抹除、寫入、讀出動作的區塊。
圖8A中係假設控制器電路33發出了要從動態快閃記憶體之區塊BLK00至BLK33之4×4=16區塊之中，讀出區塊BLK21之記憶資料之命令的情形。此外，圖8B係假設控制器電路33發出了要讀出三個區塊BLK11、BLK21、BLK33 之記憶資料之命令的情形。如此，區塊選擇不限於一個，亦可同時選擇複數個區塊進行讀出。此外，例如亦可同時進行區塊BLK11的抹除動作，區塊BLK21的”1”寫入動作，區塊BLK33的讀出動作。如此，不僅使複數個區塊進行相同動作，還可同時選擇執行抹除動作、寫入動作、讀出動作之相異的動作模式，可效率良好地使用大容量的動態快閃記憶體。
在此，區塊改寫與區塊抹除動作中，會有需要暫時保管要進行改寫之區塊之記憶資料的快取記憶體(未圖示)的情形。其快取記憶體設於本實施型態之動態快閃記憶體之晶片內或晶片外皆可。
此外，邏輯物理轉換表32或前述快取記憶體能夠以可高速存取動態快閃記憶單元之記憶單元陣列來構成。
此外，為了保持區塊內的記憶資料，亦可依各個區塊分別進行重新整理動作。此時，由於在該物理位址的區塊內進行重新整理，故亦可不進行區塊改寫動作或區塊抹除動作。
(特徵)
第三實施型態的動態快閃記憶單元係可依各個區塊分別獨立地控制，可選擇複數個區塊，且可同時進行相異動作模式之抹除動作、寫入動作、讀出動作。藉此，可實現動態快閃記憶單元的高速化與效率良好的使用。
(其他實施型態)
另外，本發明中係形成Si柱，但亦可為由Si以外之半導體材料所構成的半導體柱。本發明之其他實施型態中此亦相同。
此外，第三實施型態之圖8A、圖8B之邏輯物理轉換表係設於半導體記憶裝置晶片外，但亦可設於半導體記憶裝置內的晶片內。本發明之其他實施型態中此亦相同。
此外，第三實施型態之圖8A、圖8B之邏輯物理轉換表的記憶體元件亦可由可進行高速存取的動態快閃記憶體來構成。本發明之其他實施型態中此亦相同。
此外，亦可對於第三實施型態之圖8A、圖8B之各個區塊BLK00至BLK33分別設置計時器電路，而依據其計時器電路的指示來重新整理各區塊。本發明之其他實施型態中此亦相同。
此外，縱型NAND型快閃記憶體電路係以半導體柱為通道，沿垂直方向形成複數段由包圍該半導體柱之通道氧化層、電荷積蓄層、層間絕緣層、控制導體層所構成的記憶單元。此等記憶單元之兩端的半導體柱係具有對應源極的源極線雜質層及對應汲極的位元線雜質層。並且，就一個記憶單元而言，此記憶單元的兩側之中，一方為源極時，則另一方則發揮作為汲極的作用。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可應用於混合NAND型快閃記憶體電路的電路。
此外，圖1中，即使N+層3a、3b、P層Si柱2之各個導電型之極性為相反的構造，亦進行動態快閃記憶體動作。此時，屬於N型的Si柱2中，多數載子成為電子。因此，將藉由撞擊游離所產生的電子群積蓄於通道區域7的狀態設定為”1”狀態。
此外，本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述實施型態係用以說明本發明之一實施例者，非用 以限定本發明的範圍。上述實施例及變形例可任意地組合。再者，即使視需要將上述實施型態之構成要件的一部分除外者，亦包含於本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之使用半導體元件的記憶裝置，可獲得高密度且高性能之使用SGT之記憶裝置的動態快閃記憶體。
BL0o,BL0e,BL1o,BL1e:位元線
C00o,C01o,C02o,C00e,C01e,C02e,C10o,C11o,C12o,C10e,C11e,C12e:記憶單元
CSL0,CSL1:縱列選擇線
IO,/IO:輸出入線
PL0,PL1,PL2:金屬板線
S/A0,S/A1:感測放大器電路
SL:源極線
Tr01o,Tr01e,Tr11o,Tr11e,Tr02o,Tr02e,Tr12o,Tr12e,Tr0A,Tr0B,Tr1A,Tr1B:電晶體
VR:第一電壓
F1o:奇數控制線
F1e:偶數控制線
F2o:奇數選擇線
F2e:偶數選擇線
WL0,WL1,WL2:字元線

Claims (10)

  1. 一種半導體元件記憶裝置，係包含複數個半導體記憶單元於基板上排列成矩陣狀的區塊；
    前述區塊所含的各半導體記憶單元係具有：
    半導體基體，係在基板上相對於前述基板立於垂直方向或延伸於水平方向；
    第一雜質層與第二雜質層，係位於前述半導體基體的兩端；
    第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體的側面的一部分或全部，且相接或靠近於前述第一雜質層；
    第二閘極絕緣層，係包圍前述半導體基體的側面的一部分或全部，與前述第一閘極絕緣層相連，且相接或靠近於前述第二雜質層；
    第一閘極導體層，係覆於前述第一閘極絕緣層；
    第二閘極導體層，係覆於前述第二閘極絕緣層；及
    通道半導體層，係以前述第一閘極絕緣層與前述第二閘極絕緣層覆於前述半導體基體的部分；
    控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域、及前述第二雜質區域的電壓，而將藉由撞擊游離化現象或閘極引發汲極漏電流而形成的電洞群保持於前述通道半導體層的內部；
    要進行記憶體寫入動作時，將前述通道半導體層的電壓設為比前述第一雜質層及前述第二雜質層之中之一者或兩者的電壓高出內建電壓程度之第一資料保持電壓；
    要進行記憶體抹除動作時，控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層、及前述第二閘極導體層的電壓，將前述電洞群從前述第一雜質層及前述第二雜質層之中之一者或兩者移除，且將前述 通道半導體層的電壓設為低於前述第一資料保持電壓低之第二資料保持電壓；
    前述區塊中，
    各前述半導體記憶單元的前述第一雜質層係與源極線連接，前述第二雜質層係與奇數計數的位元線及偶數計數的位元線交替地連接，若前述第一閘極導體層及前述第二閘極導體層之中之一者與字元線連接，則另一者與第一驅動控制線連接；
    依據施加於前述源極線、前述位元線、前述第一驅動控制線、及前述字元線的電壓，於前述奇數計數的位元線及前述偶數計數的位元線交替地讀出前述字元線所選擇之複數個前述半導體基體的記憶資料。
  2. 如請求項1所述之半導體元件記憶裝置，其中，前述半導體基體的前述記憶資料係於前述奇數計數的位元線及前述偶數計數的位元線交替地讀出，且交替地以感測放大器電路進行是寫入資料還是抹除資料之判定。
  3. 如請求項1所述之半導體元件記憶裝置，係對於前述半導體基體的前述記憶資料，交替地進行下列動作：
    將前述奇數計數的位元線或前述偶數計數的位元線之中之一者的位元線固定於第一電壓，而從另一者的位元線讀出前述記憶資料的動作；及
    將前述另一者的位元線固定於前述第一電壓，而從前述一者的位元線讀出前述記憶資料的動作。
  4. 如請求項3所述之半導體元件記憶裝置，其中，前述第一電壓係接地電壓。
  5. 如請求項2所述之半導體元件記憶裝置，其中，前述奇數計數的位元線與前述偶數計數的位元線係共有一個前述感測放大器。
  6. 如請求項2所述之半導體元件記憶裝置，其中，前述奇數計數的位元線係輸入於奇數計數的感測放大器電路，前述偶數計數的位元線係輸入於偶數計數的感測放大器電路。
  7. 如請求項1所述之半導體元件記憶裝置，其中，記憶體寫入動作係同時選擇前述奇數計數的位元線及前述偶數計數的位元線來進行。
  8. 如請求項1所述之半導體元件記憶裝置，其中，記憶體寫入動作係交替地選擇前述奇數計數的位元線及前述偶數計數的位元線來進行。
  9. 如請求項1所述之半導體元件記憶裝置，其中，前述記憶體寫入動作係交替地進行：
    將前述奇數計數的位元線或前述偶數計數的位元線之中之一者的位元線固定於第二電壓，而選擇另一者的位元線來進行前述寫入動作；及
    將前述另一者的位元線固定於前述第二電壓，而選擇前述一者的位元線來進行前述寫入動作。
  10. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容大於前述第二閘極導體層與前述通道半導體層之間的第二閘極電容。
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