TWI806346B - 半導體元件記憶裝置 - Google Patents

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Abstract

本發明的半導體元件記憶裝置，係使用有半導體元件，該半導體元件係進行資料保持動作及資料抹除動作，該資料保持動作係控制施加於板線PL0至PL2、字元線WL0至WL2、源極線SL、第奇數個位元線BL0o與BL1o、第偶數個位元線BL0e與BL1e的電壓，以將藉由衝擊游離化現象或閘極引發汲極漏電流所形成的電洞群保持於通道半導體層之內部，該資料抹除動作係控制施加於板線PL0至PL2、字元線WL0至WL2、源極線SL、第奇數個位元線BL0o與BL1o、第偶數個位元線BL0e與BL1e的電壓，以從前述通道半導體層的內部去除電洞群，該半導體元件係具有複數個記憶單元C00o至C12e排列成矩陣狀的第一區塊，且具有由連接於第奇數個位元線的奇數記憶單元與連接於第偶數個位元線的偶數記憶單元之兩者構成的第二記憶單元所構成的第二區塊，而且在記憶裝置運作中可改變記憶裝置內的第一區塊的數量與第二區塊的數量的比率。

Description

半導體元件記憶裝置
本發明係關於一種使用半導體元件的半導體記憶裝置。
近年來，在LSI(Large Scale Integration：大型積體電路)技術開發中，要求記憶元件的高積體化與高性能化。
在通常的平面型MOS(Metal-Oxide-Semiconductor：金屬氧化物半導體)電晶體中，通道(channel)係朝向沿半導體基板之上表面之水平方向延伸。相對於此，SGT(Surrounding Gate Transistor：環繞式閘極半導體)的通道係相對於半導體基板的上表面朝向垂直的方向延伸(參照例如專利文獻1、非專利文獻1)。因此，SGT與平面型MOS電晶體相比較，可達到半導體裝置的高密度化。將此SGT作為選擇電晶體使用，能夠進行連接電容的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體，參照例如非專利文獻2)、連接電阻變化元件的PCM(Phase Change Memory：相變化記憶體，參照例如非專利文獻3)、RRAM(Resistive Random Access Memory：電阻式隨機存取記憶體，參照例如非專利文獻4)、依據電流改變磁自旋的方向以改變電阻的MRAM(Magneto-resistive Random Access Memory：磁阻式隨機存取記憶體，參照例如非專利文獻5)等的高積體化。再者，存在有不具有電容之以一個MOS電晶體所構成的DRAM記憶單 元(memory cell)(參照例如非專利文獻7)等。本發明申請案係有關不具有電阻變化元件或電容之能夠僅以MOS電晶體構成的動態快閃記憶體(Dynamic Flash Memory)。
圖8(a)至(d)顯示前述的不具有電容之以一個MOS電晶體所構成的DRAM記憶單元的寫入動作，圖9(a)與(b)顯示動作上的問題點，及圖10(a)至(c)顯示讀出動作(參照例如非專利文獻7至10)。圖8(a)顯示“1”寫入狀態。在此，記憶單元係由形成在SOI基板100之供連接源極線SL的源極N+層103(以下將以高濃度含有施體雜質的半導體區域稱為「N+層」)、供位元線BL連接的汲極N+層104、供字元線WL連接的閘極導體層105、MOS電晶體(記憶單元110)的浮體(Floating Body)102構成，且以不具有電容的方式由一個MOS電晶體(記憶單元110)構成DRAM的記憶單元。此外，SOI基板的SiO2層101連接於浮體102的正下方。進行該以一個MOS電晶體(記憶單元110)所構成的記憶單元的“1”寫入時，係使MOS電晶體(記憶單元110)在飽和區域作動。亦即，於從源極N+層103延伸的電子的通道107具有夾止點(pinch off point)108，且未到達連接有位元線的汲極N+層104。當以此種方式將連接於汲極N+層的位元線BL與連接於閘極導體層105的字元線WL一同設成高電壓，將閘極電壓設成汲極電壓的大約1/2程度而使MOS電晶體(記憶單元110)作動時，則於靠近汲極N+層104處的夾止點108電場強度呈最大。結果，從源極N+層103朝向汲極N+層104流動之被加速的電子會衝撞Si的晶格，因該時候失去的運動能量而產生電子-電洞對。所產生的大部分的電子(未圖示)會到達汲極N+層104。再者，一小部分非常熱的電子會跳過閘極氧化膜109而到達閘極導體層105。同時產生的電洞106會對浮體102充電。此情形下，所產生的電洞因浮體102為P型Si，所以有助於大量載子的增加。當浮體102因所產生的電洞106而被充滿，浮體102的電壓比源極N+層103高達Vb以上時，進一步產生的電洞就會對 源極N+層103放電。在此，Vb為源極N+層103與P層的浮體102之間的PN接合的內建電壓(built-in voltage)，大約0.7V。圖8(b)顯示浮體102被所產生的電洞106飽和充電的樣態。
接著，使用圖8(c)來說明記憶單元110的寫入“0”動作。存在有對共用的選擇字元線WL隨機地進行“1”寫入的記憶單元110與進行“0”寫入的記憶單元110。圖8(c)顯示從“1”寫入狀態改寫成“0”寫入狀態的樣態。“0”寫入時，係將位元線BL的電壓設成負偏壓，而將汲極N+層104與P層的浮體102之間的PN接合設成順偏壓。結果，預先於前週期在浮體102產生的電洞106流動至位元線BL所連接的汲極N+層104。當寫入動作結束時，可獲得以所產生的電洞106充滿的記憶單元110(圖8(b))，與已吐出所產生的電洞後的記憶單元110(圖8(c))的兩個記憶單元的狀態。以電洞106充滿的記憶單元110之浮體102的電位變得比無所產生的電洞的浮體102的電位還高。因此，“1”寫入之記憶單元110的閾值電壓變得比“0”寫入之記憶單元110的閾值電壓還低。其樣態顯示於圖8(d)。
接著，使用圖9(a)與(b)來說明以此一個MOS電晶體(記憶單元110)所構成的記憶單元之動作上的問題點。如圖9(a)所示，浮體的電容CFB為字元線所連接的閘極與浮體之間的電容CWL、源極線所連接的源極N+層103與浮體102之間的PN接合的接合電容CSL及位元線所連接的汲極N+層104與浮體102之間的PN接合的接合電容CBL的總和可表示成
CFB=CWL+CBL+CSL (8)。再者，字元線所連接的閘極與浮體之間的電容耦合比βWL可表示成
βWL=CWL/(CWL+CBL+CSL) (9)。因此，當讀出時或寫入時字元線電壓VWL振盪時，構成記憶單元之記憶節點(接 點)之浮體102的電壓也受其影響。其樣態如圖9(b)所示。當讀出時或寫入時字元線電壓VWL從0上升至VWLH時，浮體102的電壓VFB就藉由與字元線的電容耦合而從字元線電壓改變之前的初始狀態的電壓VFB1上升到VFB2。其電壓變化量△VFB可表示成
△VFB=VFB2-VFB1 =βWL×VWLH (10)。在此，於式(9)的βWL中，CWL的貢獻率大，例如CWL：CBL：CSL=8：1：1。此情形下，β=0.8。當字元線例如從寫入時的5V達到寫入結束後的0V時，藉由字元線WL與浮體102的電容耦合而使浮體102接受振幅雜訊達5V×βWL=4V。因此，存在著無法充分地獲得寫入時的浮體102的“1”電位與“0”電位之電位差裕度的問題點。
圖10(a)至(c)顯示讀出動作，圖10(a)顯示“1”寫入狀態，圖10(b)顯示“0”寫入狀態。然而，實際上即使是因進行“1”寫入而對浮體102寫入Vb，當因寫入結束而字元線回復到0V時，浮體102就降低至負偏壓。寫入“0”時，由於更進一步地呈負偏壓，所以如圖10(c)所示，寫入時無法充分地加大“1”與“0”之電位差裕度，所以實際上為難以達成不具有電容之DRAM記憶單元之製品化的狀況。
再者，也有使用兩個MOS電晶體於SOI(Silicon on Insulator：絕緣層上覆矽)層形成一個記憶單元的記憶元件(參照例如專利文獻5、6，which are incorporated herein by these references)。這些元件係以將兩個MOS電晶體之浮體通道區分的構成源極或汲極之N+層接觸絕緣層的方式形成。藉由此N+層接觸絕緣層，兩個MOS電晶體之浮體通道係電性分離。因此，積蓄有屬於信號電荷的電洞群之分離的浮體通道的電壓如前述的方式藉由對分別的MOS電晶體的閘極電 極施加脈衝電壓而與式(10)所示同樣地大幅地變化。從而，存在著無法充分地加大寫入時的“1”與“0”之電位差裕度的問題點。
[先前技術文獻] [專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：日本特許第3210355號公報
專利文獻5：US2008/0137394 A1
專利文獻6：US2003/0111681 A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor (VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4: T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama: “Low Power and High Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5: W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6: M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat: “Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7: J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012)
非專利文獻8: T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9: T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10: E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11: J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12: N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13: H. Jiang, N. Xu, B. Chen, L. Zengl, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self-heating effect (SHE) in multiple-fin SOI FinFETs,” Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14: E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-69, Apr. 2006.
刪除電容後之一個電晶體型的DRAM(增益單元)中，存在著字元 線與浮體之電容耦合大，當資料讀出或寫入時使字元線的電位振盪時，雜訊就會直接傳送到浮體的問題點。結果，引起誤讀出或記憶資料的錯誤改寫的問題，造成難以達成將電容去除之一個電晶體型的DRAM(增益單元)的實用化。
解決上述課題之本發明的半導體元件記憶裝置，係包含第一區塊及第二區塊之一方或雙方者，
前述第一區塊係有複數個第一記憶單元排列成矩陣狀，前述第一記憶單元係由一個半導體元件構成；
前述第二區塊係有複數個第二記憶單元排列成矩陣狀，前述第二記憶單元係由兩個半導體元件構成；
各前述半導體元件具有：
半導體基體，係於基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；
第一雜質層與第二雜質層，係設於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體之側面的一部分或全部，與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；
並且，前述半導體元件記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質區域及前述第二雜質區域的電壓，於前述通道半導體層的內部保持藉由衝擊游離化現象或閘極引發汲極漏電流所形成的電洞群，並將前述通道半導體層的電壓設成第一資料保持電壓，以進行記憶體寫入動作；
控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，從前述第一雜質層與前述第二雜質層之單方或雙方移除前述電洞群，並將前述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓，以進行記憶體抹除動作；
於前述第一區塊中，前述第一雜質層與源極線連接，前述第二雜質層與前述第奇數個位元線及前述第偶數個位元線交互連接，前述第一閘極導體層及前述第二閘極導體層之一方與字元線連接，另一方與第一驅動控制線連接，並藉由施加於前述源極線、前述位元線、前述第一驅動控制線及前述字元線的電壓，讀出前述第一記憶單元的記憶資料，將前述第奇數個位元線或前述第偶數個位元線之中的一方的位元線固定成第一電壓，從另一方的位元線讀出記憶資料；
於前述第二區塊中，前述第二記憶單元係由奇數記憶單元及偶數記憶單元構成，該奇數記憶單元係由連接於第奇數個位元線的半導體元件構成，該偶數記憶單元係由連接於與前述第奇數個位元線鄰接的第偶數個位元線的半導體元件構成；
前述第一區塊的數量與前述第二區塊的數量於動作中的半導體記憶裝置內為可變者(第一發明)。
於上述的第一發明中，
前述第一記憶單元的記憶資料係於前述第奇數個位元線與前述第偶數個位元線被讀出，並以感測放大電路對前述第奇數個位元線與前述第偶數個位元線之任一方進行是寫入資料還是抹除資料的判定。(第二發明)。
於上述的第一發明中，前述第一電壓係接地電壓(第三發明)。
於上述的第一發明中，前述第奇數個位元線及與前述第奇數個位元線鄰接的前述第偶數個位元線係共用一個前述感測放大電路(第四發明)。
於上述的第一發明中，前述第一記憶單元的前述記憶體寫入動作係選擇前述第奇數個位元線與前述第偶數個位元線之任一方而進行(第五發明)。
於上述的第一發明中，前述第一記憶單元的前述寫入動作係將前述第奇數個位元線或前述第偶數個位元線之中任一方的位元線固定成第二電壓，並選擇另一方的位元線而進行前述寫入動作(第六發明)。
於上述的第一發明中，於前述第二記憶單元的前述記憶體寫入動作中，前述奇數記憶單元之前述通道半導體層的電壓與前述偶數記憶單元之前述通道半導體層的電壓中之一方為第一資料保持電壓，另一方為第二資料保持電壓(第七發明)。
於上述的第一發明中，前述第二記憶單元係具有一位元的容量(第八發明)。
於上述的第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大(第九發明)。
1:基板
2:Si柱
3a、3b:N+層
4a,4b:閘極絕緣層
5a,5b:閘極導體層
6:用以分離二層閘極導體層的絕緣層
7:通道區域
7a:第一通道Si層
7b:第二通道Si層
9:電洞群
10:動態快閃記憶單元
13:夾止點
32:邏輯物理轉換表
33:控制電路
34:區塊位址解碼電路
35,BLK00,BLK01,BLK02,BLK03,BLK10,BLK11,BLK12,BLK13,BLK20,BLK21,BLK22,BLK23,BLK30,BLK31,BLK32,BLK33:區塊
100:SOI基板
101:SOI基板的SiO2膜
102:浮體(Floating Body)
103:源極N+層
104:汲極N+層
105:閘極導體層
106:電洞
107:反轉層、電子的通道
108:夾止點
109:閘極氧化膜
110:記憶單元
200:第二記憶單元
201:奇數記憶單元
202:偶數記憶單元
BL:位元線
BL0o,BL0eBL1o,BL1e:位元線
C00,C01,C02,C10,C11,C12:高速動態快閃記憶單元
C00o,C00e,C01o,C01e,C02o,C02e,C10o,C10e,C11o,C11e,C12o,C12e:記憶單元
CSL0,CSL1,CSL0o,CSL1o,CSL0e,CSL1e:列選擇線
F1o:奇數控制線
F1e:偶數控制線
F2o:奇數選擇線
F2e:偶數選擇線
FAo:第奇數個感測放大電路活化信號線
FAe:第偶數個感測放大電路活化信號線
FB:浮體
IO,/IO:輸入輸出線
PL:板線
PL0,PL1,PL2:板線
SA0,SA1:感測放大電路
SL:源極線
Tr01o,Tr01e,Tr11o,Tr11e,Tr02o,Tr02e,Tr12o,Tr12e,Tr0A,Tr0B,Tr1A,Tr1B:電晶體
VR:第一電壓
VW:第二電壓
WL:字元線
WL0至WL2,WL:字元線
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係說明使第一實施型態之連接於具有SGT之記憶裝置之板線PL之第一閘極導體層5a的閘極電容比連接於字元線WL之第二閘極導體層5b的閘極電容大的情形下之效果的圖。
圖3係用以說明第一實施型態之具有SGT之記憶裝置的寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置的抹除動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置的抹除動作機制的圖。
圖5係用以說明第一實施型態之具有SGT之記憶裝置的讀出動作機制的圖。
圖6A係用以說明第一實施型態之具有SGT之記憶裝置的位元線遮蔽(shield)技術的圖。
圖6B係用以說明第一實施型態之具有SGT之記憶裝置的位元線遮蔽技術的圖。
圖6C係用以說明第一實施型態之具有SGT之記憶裝置的記憶體陣列的圖。
圖7A係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7B係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7C係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7D係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7E係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7F係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7G係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7H係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7I係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7J係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7K係用以說明第一實施型態之高速動態快閃記憶單元技術的圖。
圖8係用以說明以往例之不具有電容之DRAM記憶單元之寫入動作的圖。
圖9係用以說明以往例之不具有電容之DRAM記憶單元之動作上的問題點的圖。
圖10係顯示以往例之不具有電容之DRAM記憶單元之讀出動作的圖。
以下一邊參照圖式一邊說明本發明之使用半導體元件之記憶裝置(以下稱為「動態快閃記憶體」)。
(第一實施型態)
使用圖1、圖2、圖3、圖4A、圖4B及圖5來說明本發明之第一實施型態的動態快閃記憶單元(Dynamic Flash Memory Cell)的構造與動作機制。使用圖1來說明動態快閃記憶單元的構造。使用圖2來說明使連接於板線PL之第一閘極導體層5a的閘極電容比連接於字元線WL之第二閘極導體層5b的閘極電容大的情形下的效果。使用圖3A及圖3B來說明資料寫入動作機制，使用圖4A及圖4B來說明資料抹除動作機制，使用圖5來說明資料讀出動作機制。
圖1顯示本發明之第一實施型態之動態快閃記憶單元的構造。形 成在基板1(申請專利範圍之「基板」的一例)上的具有P型或i型(本徵型)之導電型的矽半導體柱(Si柱2)(以下將矽半導體柱稱為「Si柱」)(申請專利範圍之「半導體基體」的一例)內的上下位置，形成有當一方為源極時另一方為汲極的N+層3a、3b(申請專利範圍之「第一雜質層」、「第二離質層」的一例)。構成此源極、汲極的N+層3a、3b之間的Si柱2的部分成為通道區域7(申請專利範圍之「通道半導體層」的一例)。以包圍此通道區域7的方式形成有第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一例)、第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b各自連接或接近構成此源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b的方式各自形成有第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。接著，第一閘極導體層5a、第二閘極導體層5b藉由絕緣層6(申請專利範圍之「第一絕緣層」的一例)而分離。接著，N+層3a、3b之間的Si柱2的部分，亦即通道區域7係由以第一閘極絕緣層4a包圍的第一通道Si層7a(申請專利範圍之「第一通道半導體層」的一例)與以第二閘極絕緣層4b包圍的第二通道Si層7b(申請專利範圍之「第二通道半導體層」的一例)構成。藉此，形成由構成源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元10。接著，分別地，構成源極的N+層3a連接於源極線SL(申請專利範圍之「源極線」的一例)，構成汲極的N+層3b連接於位元線BL(申請專利範圍之「位元線」的一例)，第一閘極導體層5a連接於第一驅動控制線(申請專利範圍之「第一驅動控制線」的一例)亦即板線PL，第二閘極導體層5b連接於字元線WL(申請專利範圍之「字元線」的一例)。較佳為具有板線PL所連接的 第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘極導體層5b的閘極電容大的構造。
此外，在圖1中，以使連接於板線PL的第一閘極導體層5a的閘極電容比連接於字元線WL的第二閘極導體層5b的閘極電容大的方式，將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度更長。但是，此外也可不將第一閘極導體層5a的閘極長度設成比第二閘極導體層5b的閘極長度更長，而是改變各自的閘極絕緣層的膜厚，將第一閘極絕緣層4a的閘極絕緣膜的膜厚設成比第二閘極絕緣層4b的閘極絕緣層的膜厚還薄。再者，也可改變各自的閘極絕緣層之材料的介電常數，而將第一閘極絕緣層4a之閘極絕緣膜的介電常數設成比第二閘極絕緣層4b之閘極絕緣膜的介電常數高。再者，也可將閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數之其中任何者予以組合而設成連接於板線PL之第一閘極導體層5a的閘極電容比連接於字元線WL之第二閘極導體層5b的閘極電容大。
圖2(a)至(c)係說明連接於板線PL之第一閘極導體層5a的閘極電容比連接於字元線WL之第二閘極導體層5b的閘極電容更大的情形下的效果的圖。
圖2(a)係僅簡略化顯示本發明之第一實施型態之動態快閃記憶單元之構造圖的主要部分。動態快閃記憶單元連接有位元線BL、字元線WL、板線PL、源極線SL，依據其電壓狀態而決定通道區域7的電位狀態。
圖2(b)係用以說明各自的電容關係的圖。通道區域7的電容CFB係字元線WL所連接的閘極5b與通道區域7之間的電容CWL、板線PL所連接的閘極5a與通道區域7之間的電容CPL、源極線CL所連接的源極N+層3a與通道區域7之間的PN接合的接合電容CSL及位元線BL所連接的汲極N+層3b與通道區域7之間的PN 接合的接合電容CBL的總和，可表示成
CFB=CWL+CPL+CBL+CSL (1)表示。因此，以下分別表示字元線WL與通道區域7之間的耦合率βWL、板線PL與通道區域7之間的耦合率βPL、位元線BL與通道區域7之間的耦合率βBL、源極線SL與通道區域7之間的耦合率βSL。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此說明，由於CPL>CWL，所以βPL>βWL。
圖2(c)係用以說明字元線WL的電壓因讀出動作與寫入動作而上升，之後下降時之通道區域7之電壓VFB之變化的圖。在此，字元線WL的電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7之電壓VFB從低電壓狀態VFBL到高電壓狀態VFBH的電位差△VFB如以下所示。
△VFB=VFBH-VFBL=βWL×VWLH (6)由於字元線WL與通道區域7之間的耦合率βWL小，板線PL與通道區域7之間的耦合率βPL大，所以△VFB小，即使字元線WL的電壓VWL因讀出動作與寫入動作而上升下降，通道區域7的電壓VFB也幾乎不會改變。
圖3(a)至(d)顯示本發明之第一實施型態之動態快閃記憶單元的寫入動作。圖3(a)顯示寫入動作的機制，圖3(b)顯示構成位元線BL、源極線SL、板線PL、字元線WL及浮體FB的通道區域7的動作波形。在時刻T0，動態快閃記憶 單元處於“0”抹除狀態，通道區域7的電壓呈VFB“0”。再者，VSS施加於位元線BL、源極線SL、字元線WL，VPLL施加於板線PL。在此，例如VSS為0V，VPLL為2V。接著於時刻T1至T2，當位元線BL從VSS往VBLH上升時，例如VSS為0V時，通道區域7就藉由位元線BL與通道區域7的電結結合而成為VFB“0”+βBL×VBLH。
接著，使用圖3之(a)與(b)來說明動態快閃記憶單元的寫入動作。在時刻T3至T4，字元線WL的電壓從VSS往VWLH上升。藉此，一旦將字元線WL所連接的第二閘極導體層5b包圍通道區域7的第二N通道MOS電晶體區域的“0”抹除的閾值電壓設成VWL“0”時，伴隨著字元線WL的電壓上升，從VSS至VtWL為止，藉由字元線WL與通道區域7之電容耦合，通道區域7的電壓成為VFB“0”+βBL×VBLH+βWL×VtWL“0”。當字元線WL上升至VtWL“0”以上時，第二閘極導體層5b之內側的通道區域7就會形成環狀的反轉層12b，而阻擋字元線WL與通道區域7的第二電容耦合。
接著，使用圖3(a)與(b)來說明動態快閃記憶單元的寫入動作。在時刻T3至T4，對板線PL所連接的第一閘極導體層5a固定輸入例如VPLL=2V，字元線WL所連接的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3(a)所示，板線PL所連接的第一閘極導體層5a之內側的通道區域7形成環狀的反轉層12a，於該反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a的第一N通道MOS電晶體區域係以飽和區域進行動作。另一方面，具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域係以線性區域進行動作。結果，字元線WL所連接的第二閘極導體層5b之內側不存在夾止點而全面地形成反轉層12b。此字元線WL所連接的第二閘極導體層5b之內周全面地形成的反轉層12b係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域之實質上的汲極來作動。結 果，在串聯連接的具有第一閘極導體層5a的第一N通道MOS電晶體區域與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間的通道區域7的第一交界區域電場最大，在此區域會產生衝擊游離化(impact ionization)現象。由於此區域係從具有字元線WL所連接的第二閘極導體層5b的第二N通道MOS電晶體區域所見之源極側的區域，所以將此現象稱為源極側衝擊游離化現象。藉由此源極側衝擊游離化現象，電子會從源極線SL所連接的N+層3a朝向位元線所連接的N+層3b流動。經加速的電子會衝撞晶格Si原子，藉由其運動能量而產生電子-電洞對。所產生的電子的一部分往第一閘極導體層5a與第二閘極導體層5b流動，惟大半往位元線BL所連接的N+層3b流動(未圖示)。
如圖3(c)所示，所產生的電洞群9(申請專利範圍之「電洞群」的一例)為通道區域7的多數載子，會將通道區域7充電成正偏壓。由於源極線SL所連接的N+層3a為0V，所以通道區域7會被充電至源極線SL所連接之N+層3a與通道區域7之間的PN接合的內建電壓Vb(約0.7V)。當通道區域7被充電成正偏壓時，第一N通道MOS電晶體區域與第二N通道MOS電晶體區域的閾值電壓就因基板偏壓效應而變低。
接著，使用圖3(b)來說明動態快閃記憶單元的寫入動作。在時刻T6至T7，字元線WL的電壓從VWLH降低至VSS。此時字元線WL與通道區域7進行第二電容耦合，然而反轉層12b會阻擋此第二電容耦合，直到字元線WL的電壓VWLH達到通道區域7之電壓Vb時之第二N通道MOS電晶體區域的閾值電壓VtWL“1”以下。因此，字元線WL與通道區域7之實質上的電容耦合僅在字元線WL達到VtWL“1”以下，並下降至VSS時。結果，通道區域7的電壓為Vb-βWL×VtWL“1”。在此，VtWL“1”比前述VtWL“0”低，而βWL×VtWL“1”較小。
接著，使用圖3之(b)來說明動態快閃記憶單元的寫入動作。在時刻T8至T9，位元線BL從VBLH降低至VSS。此時位元線BL與通道區域7進行電容耦合，因此，最後通道區域7的“1”寫入電壓VFB“1”如以下所示。
VFB “1”=Vb-βWL×VtWL “1”-βBL×VBLH (7)
在此，位元線BL與通道區域7的耦合比βBL也較小。藉此，如圖3(d)所示，字元線WL所連接的第二通道區域7b之第二N通道MOS電晶體區域的閾值電壓變低。進行將此通道區域7之“1”寫入狀態設成第一資料保持電壓(申請專利範圍之「第一資料保持電壓」的一例)的記憶體寫入動作(申請專利範圍之「記憶體寫入動作」的一例)，並分配為邏輯記憶資料“1”。
此外，於寫入動作時，也可取代上述的第一交界區域，而改為在第一雜質層3a與第一通道半導體層7a之間的第二交界區域，或在第二雜質層3b與第二通道半導體層7b之間的第三交界區域以衝擊游離化現象產生電子-電洞對，而以所產生的電洞群9對通道區域7充電。
此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行寫入動作的一例，也可為能夠進行寫入動作之其他的動作條件。
使用圖4A(a)至(c)與圖4B來說明記憶體抹除動作(申請專利範圍之「記憶體抹除動作」的一例)機制。N+層3a、3b之間的通道區域7從基板電性地分離而成為浮體。圖4A(a)顯示在抹除動作前，在之前的周期因閘極引發汲極漏電流所產生的電洞群9儲存於通道區域7的狀態。接著，如圖4A(b)所示，於抹除動作時，將源極線SL的電壓設成負電壓VERA。在此，VERA例如為-3V。結果，與通道區域7之初始電位的值無關，構成源極線SL連接的源極之N+層3a與通道區 域7之PN接合呈順偏壓。結果，在之前的周期因閘極引發汲極漏電流所產生的儲存於通道區域7的電洞群9被吸入源極部的N+層3a，通道區域7的電位VFB成為VFB=VERA+Vb，此電壓值成為第二資料保持電壓(申請專利範圍之「第二資料保持電壓」的一例)。在此，Vb為PN接合的內建電壓，大約0.7V。因此，VERA=-3V時，通道區域7的電位為-2.3V。此值成為抹除狀態之通道區域7的電位狀態。從而，當浮體的通道區域7的電位為負的電壓時，N通道MOS電晶體區域的閾值電壓因基板偏壓效應而變高。
藉由以上方式，如圖4A(c)所示，此字元線WL所連接的第二閘極導體層5b的閾值電壓變高。此通道區域7之抹除狀態呈邏輯記憶資料“0”。於資料讀出時，將施加於與板線PL連接的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此可得到即使提高字元線WL電壓也不會流動電流之特性。此外，圖4B顯示上述抹除動作時之各主要節點(node)接點的電壓條件例。當記憶體抹除動作結束時，源極線SL就回復到0V。結果，第一PN接合與第二PN接合一同呈反偏壓，而保持通道區域7的電位VFB。
此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行抹除動作的一例，也可為能夠進行抹除動作之其他的動作條件。
圖5(a)至(c)係用以說明本發明之第一實施型態之動態快閃記憶單元的讀出動作的圖。如圖5(a)所示，當通道區域7被充電至內建電壓(大約0.7V)時，具有字元線WL所連接的第二閘極導體層5b之第二N通道MOS電晶體區域的閾值電壓因基板偏壓效應而降低。將此狀態分配成邏輯記憶資料“1”。如圖5(b)所示，進行寫入動作之前選擇的記憶區塊預先呈抹除狀態“0”，通道區域7的電壓VFB為VFB“0”。藉由寫入動作隨機地記憶寫入狀態“1”。結果，對於字元線WL製成邏輯“0”與“1”的邏輯記憶資料。如圖5(c)所示，利用相對於此字元線WL之兩個閾值 電壓的高低差而以感測放大器進行讀出。
此外，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件為用以進行讀出動作的一例，也可為能夠進行讀出動作之其他的動作條件。
圖6A(a)至(c)、圖6B及圖6C係用以說明本發明之第一實施型態之動態快閃記憶單元的位元線遮蔽技術的圖。
圖6A(a)與(b)分別顯示由一個半導體基體構成的一位元的第一記憶單元(申請專利範圍之「第一記憶單元」的一例)亦即動態快閃記憶單元的鳥瞰圖與剖視圖。於圖6A(a)與(b)中，位元線BL、源極線SL、板線PL及字元線WL連接於動態快閃記憶單元。再者，圖6A(c)顯示動態快閃記憶單元排列成3×4個的複數個矩陣狀(申請專利範圍之「複數個矩陣狀」的一例)的第一區塊(申請專利範圍之「第一區塊」的一例)的俯視圖。動態快閃記憶單元係能夠將位元線BL間隔2F、字元線WL間隔2F、一位元的記憶單元尺寸以2F×2F=4F2的方式排列。在此，F稱為基本規範(ground rule)或設計規則(design rule)(F：Feature Size，特徵尺寸)，經微細化後的動態快閃記憶單元中，例如為F=15nm。結果，鄰接的位元線BL讀出“1”寫入狀態的記憶單元與“0”抹除狀態的記憶單元時，位元線之間的電容耦合較大，必須下工夫在讀出方法。關於非揮發性記憶體，已有位元線遮蔽技術(參照例如專利文獻4)的記述，然而關於揮發性記憶體，至今尚無位元線遮蔽技術的使用。
於圖6B顯示圖6A(c)的動態快閃記憶單元排列成3×4個矩陣狀的區塊的電路方塊圖，而參照圖6B來說明讀出動作。記憶單元C00o至C02o與C10o至C12o各自連接於第奇數個位元線(申請專利範圍之「第奇數個位元線」的一 例)BL0o與BL1o，記憶單元C00e至C02e與C10e至C12e各自連接於第偶數個位元線(申請專利範圍之「第偶數個位元線」的一例)BL0e及BL1e。再者，字元線WL0至WL2與板線PL0至PL2共同地連接於與第偶數個位元線連接的記憶單元及與第奇數個位元線連接的記憶單元。在此，說明選擇字元線WL0與板線PL0的情形。在最先，電晶體Tr01o與Tr11o係奇數控制線F1o輸入到閘極，而選擇第偶數個位元線BL0e與BL1e，記憶單元C00e與C10e的記憶資料(申請專利範圍之「記憶資料」的一例)被第偶數個位元線BL0e及BL1e讀出的期間，第奇數個位元線BL0o與BL1o固定在第一電壓(申請專利範圍之「第一電壓」的一例)VR。在此，例如VR為接地電壓(申請專利範圍之「接地電壓」的一例)而為0V。電晶體Tr02e與Tr12e係偶數選擇線F2e輸入到閘極，並將第偶數個位元線BL0e與BL1e各自連接於感測放大電路(申請專利範圍之「感測放大電路」的一例)SA0與SA1。藉由感測放大電路SA0與SA1所讀出的資料輸入到列選擇線CSL0與CSL1，經由電晶體Tr0A、Tr0B、TR1A、Tr1B而依序被輸入輸出線IO與/IO讀出。
接著，使用圖6B的動態快閃記憶單元排列成3×4個矩陣狀的區塊的電路方塊圖來說明讀出動作。接著，電晶體Tr01e與Tr11e係偶數控制線F1e輸入到閘極，而選擇第奇數個位元線BL0o與BL1o，記憶單元的記憶資料被第奇數個位元線BL0o及BL1o讀出的期間，第偶數個位元線BL0e與BL1e固定在第一電壓VR。電晶體Tr02o與Tr12o係奇數選擇線F2o輸入到閘極，並將第奇數個位元線BL0o與BL1o各自連接於感測放大電路SA0與SA1。藉由感測放大電路SA0與SA1所讀出的的資料輸入到列選擇線CSL0與CSL1，經由電晶體Tr0A、Tr0B、TR1A、Tr1B而依序被輸入輸出線IO與/IO讀出。
接著，使用圖6B的動態快閃記憶單元排列成3×4個矩陣狀的區塊 的電路方塊圖來說明讀出動作。如以上方式，記憶單元C00e與C10e被第偶數個位元線BL0e及BL1e讀出後，記憶單元C00o與C10o被第奇數個位元線BL0o及BL1o讀出。如此一來，第奇數個位元線BL0o及BL1o與第偶數個位元線BL0e及BL1e各自共用感測放大電路SA0與SA1。結果，能夠將前述記憶陣列的感測放大電路的數量減半，因此，能夠提供可謀求晶片尺寸的縮小化且廉價的記憶裝置。再者，動態快閃記憶單元雖然為揮發性記憶體，然而能夠於讀出中將偶奇位元線交互地接地的理由在於活用了讀出非破壞性的記憶單元的特點之故。亦即，選擇任意的字元線WL，設成使記憶單元的記憶資料被位元線BL讀出的狀態，而即便將其位元線接地也不會發生記憶單元的記憶資料的破壞，於一方的選擇位元線，讀出資料因另一方之被遮蔽的位元線而能夠抑制雜訊且穩定地讀出。
使用圖6C的動態快閃記憶單元排列成3×4個矩陣狀的區塊的電路方塊圖來說明“1”寫入動作。“1”寫入之前，此區塊內的所有的記憶單元C00o至C02o、C10o至C12o、C00e至C02e及C10e至C12e以例如圖4所說明的抹除方法予以抹除。在此，說明例如選擇字元線WL0與板線PL0的情形。於最先，藉由從輸入輸出線IO與/IO輸入到列選擇線CSL0與CSL1，資料經由電晶體Tr0A、Tr0B、Tr1A、Tr1B而依序加載到感測放大電路SA0與SA1。接著，電晶體Tr02e與Tr12e係偶數選擇線F2e輸入閘極，並將第偶數個位元線BL0e及BL1e各自連接到感測放大電路SA0及SA1。然後，電晶體Tr01o與Tr11o係奇數控制線F1o輸入閘極，並經由第偶數個位元線BL0e與BL1e而進行對記憶單元C00e與C10e的“1”寫入動作的期間，第奇數個位元線BL0o與BL1o固定在第二電壓(申請專利範圍之「第二電壓」的一例)VW。在此，例如VW為0V。
接著，使用圖6C的動態快閃記憶單元排列成3×4個矩陣狀的區塊 的電路方塊圖來說明“1”寫入動作。再次藉由從輸入輸出線IO與/IO輸入到列選擇線CSL0與CSL1，資料經由電晶體Tr0A、Tr0B、Tr1A、Tr1B而依序加載到感測放大電路SA0與SA1。接著，電晶體Tr02o與Tr12o係偶數選擇線F2o輸入閘極，並將第奇數個位元線BL0o及BL1o各自連接到感測放大電路SA0及SA1。然後，電晶體Tr01e與Tr11e係奇數控制線F1e輸入閘極，並經由第奇數個位元線BL0e與BL1e而進行對記憶單元C00o與C10o的“1”寫入動作的期間，第偶數個位元線BL0e與BL1e固定在第二電壓。
接著，使用圖6C的動態快閃記憶單元排列成3×4個矩陣狀的區塊的電路方塊圖來說明“1”寫入動作。如此一來，於“1”寫入動作中也可交互地選擇偶奇編號的位元線而進行對連接於該等位元線的記憶單元的“1”寫入動作。其理由在於連接於維持抹除狀態之記憶單元的位元線一旦被夾在進行“1”寫入動作的位元線之間，就會受到鄰接的位元線之間的電容耦合所造成的雜訊的影響之故。再者，感測放大電路SA0及SA1係為第奇數個位元線BL0o及BL1o與第偶數個位元線BL0e與BL1e所分別共用。結果，能夠將前述區塊的感測放大電路的數量減半，而相應地能夠提供可謀求晶片尺寸的縮小化且廉價的記憶裝置。
圖7A至圖7K係用以說明本發明第一實施型態之高速動態快閃記憶單元技術的圖。
圖7A顯示本發明之第一實施型態之高速動態快閃記憶單元的構造。高速動態快閃記憶單元係使用兩個以圖1說明的本發明之第一實施型態之高速動態快閃記憶單元的半導體基體而構成一個第二記憶單元(申請專利範圍之「第二記憶單元」的一例)200。第二記憶單元200之奇數記憶單元(申請專利範圍之「奇數記憶單元」的一例)201的第一雜質層3a與源極線SL連接，第二雜質層3b 與第奇數個位元線BLo連接，第一閘極導體層5a與作為第一驅動控制線的板線PL連接，第二閘極導體層5b與字元線WL連接。第二記憶單元200之偶數記憶單元(申請專利範圍之「偶數記憶單元」的一例)202的第一雜質層3a與源極線SL連接，第二雜質層3b與第偶數個位元線BLe連接，第一閘極導體層5a與作為第一驅動控制線的板線PL連接，第二閘極導體層5b與字元線WL連接。
圖7B(a)與(b)及圖7C(a)分別顯示由兩個半導體基體構成的一位元(申請專利範圍之「一位元」的一例)的高速動態快閃記憶單元的鳥瞰圖、剖視圖及等效電路圖。於高速動態快閃記憶單元連接有第奇數個位元線BLo、第偶數個位元線BLe、源極線SL、板線PL及字元線WL。
再者，圖7C(b)顯示高速動態快閃記憶單元排列成3×2個的複數個矩陣狀的第二區塊(申請專利範圍之「第二區塊」的一例)的俯視圖。高速動態快閃記憶單元能夠將第奇數個位元線BLo與第偶數個位元線BLe之合計的間隔4F、字元線WL的間隔2F、一位元的記憶單元尺寸以4F×2F=8F2排列。在此，F稱為基本規範或設計規則(F：Feature Size)，經微細化後的動態快閃記憶單元中，例如為F=15nm。此例子中，第奇數個位元線BLo與第偶數個位元線BLe的間隔僅為15nm，惟由於第奇數個位元線BLo與第偶數個位元線BLe將相補的信號傳達到感測放大電路，而可進行高速的讀出動作。
圖7D顯示圖7A之高速動態快閃記憶單元C00至C12排列成3×2個矩陣狀的第二區塊的電路方塊圖。此高速動態快閃記憶單元C00至C12連接有第奇數個位元線BL0o與BL1o、第偶數個位元線BL0e與BL1e、源極線SL、字元線WL0至WL2及板線PL0至PL2。再者，各自的位元線連接有感測放大電路SA0及SA1。感測放大電路SA0及SA1經由電晶體Tr0A至Tr1B而連接至輸入輸出線IO與 /IO，電晶體Tr0A至Tr1B的閘極各自連接列選擇線CSL0與CSL1。再者，於圖7D所示的第二區塊中，進行例如以圖4所說明的“0”抹除動作，而不存在由所有記憶單元的通道區域7的衝擊游離化所產生的電洞群9。
於最先，說明有關“0”抹除動作、資料“1”寫入動作及資料“0”寫入動作的不同。首先，所指的“0”抹除動作係例如由於進行以圖4所說明的“0”抹除動作，所以不存在構成第二記憶單元200之奇數記憶單元201與偶數記憶單元202之通道區域7的電洞群9。從此“0”抹除動作狀態起進行資料“1”寫入動作與資料“0”寫入動作。資料“1”寫入動作係將第奇數個位元線BLo從低電壓Vss設成高電壓VBLH，藉由例如衝擊游離化現象而於第二記憶單元200的奇數記憶單元201的通道區域7殘留電洞群9。另一方面，資料“0”寫入動作係將第偶數個位元線BLe從低電壓Vss設成高電壓VBLH，藉由例如衝擊游離化現象而於第二記憶單元200的偶數記憶單元202的通道區域7殘留電洞群9。如以上方式，資料“1”寫入動作係進行關於第奇數個位元線BLo的寫入，資料“0”寫入動作係進行關於第偶數個位元線BLe的寫入。
接著，說明該高速動態快閃記憶單元的資料寫入動作。圖7E顯示高速動態快閃記憶單元C00至C12排列成3×2個矩陣狀的第二區塊之寫入動作的電路方塊圖，圖7F顯示高速動態快閃記憶單元的寫入動作的動作波形圖。寫入動作係以例如圖3所說明的方法來進行。再者，針對選擇例如字元線WL2，對高速動態快閃記憶單元C02(第二記憶單元)進行資料“0”的資料寫入動作，對高速動態快閃記憶單元C12(第二記憶單元)進行資料“1”的資料寫入動作的情形進行說明。再者，感測放大電路SA0及SA1例如為動態感測放大電路，預先從輸入輸出線IO與/IO加載寫入資料。
接著，使用圖7E與圖7F來說明高速動態快閃記憶單元的資料寫入動作例。在時刻T1至T2，第偶數個位元線BL0e與第奇數個位元線BL1o從低電壓Vss上升到高電壓VBLH。在此，Vss為例如0V，VBLH為2V。在時刻T3至T4，字元線WL2的電壓從低電壓Vss上升到高電壓VWLH。此時，板線PL2被施加VPLL的固定電壓，電流流通至高速動態快閃記憶單元C02(第二記憶單元)之偶數記憶單元202的通道區域7與高速動態快閃記憶單元C12(第二記憶單元)之奇數記憶單元201的通道區域7。結果，因衝擊游離化現象而使電洞群9於兩通道區域7累積。其樣態顯示於圖7F的FB“1”與圖7E。其後，與以圖3所說明的“1”寫入動作同樣地，字元線WL2的電壓從高電壓VWLH下降至低電壓Vss，第偶數個位元線BL0e與第奇數個位元線BL1o從高電壓VBLH下降至低電壓Vss，結束對於高速動態快閃記憶單元C02(第二記憶單元)的資料“0”的資料寫入動作及對於高速動態快閃記憶單元C12(第二記憶單元)的資料“1”的資料寫入動作。
接著，使用圖7G與圖7H來說明高速動態快閃記憶單元的資料讀出動作(申請專利範圍之「資料讀出動作」的一例)。如圖7G所示，在高速動態快閃記憶單元C01、C11及C12(第二記憶單元)進行資料“1”寫入，各自的奇數記憶單元201的通道區域7累積有例如因衝擊游離化現象所產生的電洞群9。再者，在高速動態快閃記憶單元C00、C02及C10(第二記憶單元)進行資料“0”寫入，各自的偶數記憶單元202的通道區域7累積有例如因衝擊游離化現象所產生的電洞群9。
接著，使用圖7G與圖7H來說明高速動態快閃記憶單元的資料讀出動作。在時刻T1，第奇數個位元線BL0o及BL1o與第偶數個位元線BL0e及BL1e從低電壓Vss被預備充電(Pre-charge)至讀出用的高電壓VBLR。此情形下，第奇數個位元線BL0o及BL1o與第偶數個位元線BL0e及BL1e預備充電至讀出用的高電 壓VBLR後，也可浮動，再者，也可例如將P通道MOS電晶體的負載電晶體連接於第奇數個位元線BL0o及BL1o與第偶數個位元線BL0e及BL1e，並施加讀出用的高電壓VBLR的DC電壓。此情形下，負載電晶體電流與記憶單元電流拮抗。
接著，使用圖7G與圖7H來說明高速動態快閃記憶單元的資料讀出動作。在時刻T2，例如選擇字元線WL2而從低電壓Vss上升至讀出用的高電壓VWLR。藉此，由於電洞群9累積於高速動態快閃記憶單元C02(第二記憶單元)之偶數記憶單元202的通道區域7與高速動態快閃記憶單元C12(第二記憶單元)之奇數記憶單元201的通道區域7，所以流通記憶單元電流。結果，第偶數個位元線BL0e與第奇數個位元線BL1o放電而從讀出用的高電壓VBLR下降至低電壓Vss。
接著，使用圖7G與圖7H來說明高速動態快閃記憶單元的資料讀出動作。例如，在時刻T4將感測放大電路SA0及SA1活化之後進行偵測第奇數個位元線與第偶數個位元線的電位差的資料讀出。依序選擇列選擇線CSL0與CSL1並通過輸入輸出線而將被感測放大電路SA0及SA1讀出的資料轉送至輸出緩衝器(未圖示)。最後，在作為資料讀出動作的重置方面，係在時刻T5將字元線WL2從讀出用的高電壓VWLR回復到低電壓Vss，在時刻T6將位元線BL0o與BL1e從讀出用的高電壓VBLR回復至低電壓Vss，並結束資料讀出動作。此外，即使是讀出動作結束，所有的板線PL的電壓也維持VPLL而等待下一次的動作周期。
參照圖7I來說明第一實施型態之具有SGT之記憶裝置的讀出動作。
圖7I更具體地顯示高速動態快閃記憶單元之電路方塊圖之包含感測放大電路SA0的電路。在此，例如顯示動態感測放大電路作為感測放大電路SA0。N通道MOS電晶體區域Tr1A與Tr1B、P通道MOS電晶體區域Tr2A與Tr2B構 成正反(flip-flop)電路。藉由將N通道感測放大活化信號SAN輸入其閘極的N通道MOS電晶體區域Tr1，與將P通道感測放大活化信號SAP輸入其閘極的P通道MOS電晶體Tr2而使正反電路活化。結果，於資料寫入動作中，從輸入輸出線IO與/IO加載的寫入資料經由列選擇線CSL0輸入其閘極之N通道MOS電晶體區域T0A與Tr0B而被正反電路閂鎖(latch)。再者，於資料讀出動作中，高速動態快閃記憶單元C00(第二記憶單元)的寫入資料被選擇用於字線WL0，並被第奇數個位元線BL0o與第偶數個位元線BL0e讀出，經由對該閘極輸入傳輸信號F2o與F2e的N通道MOS電晶體區域Tr02o與Tr02e而被正反電路讀出並被閂鎖，再者，藉由預充信號線輸入到其柵極的N通道MOS電晶體區域Tr3A與Tr3B而在即將進行資料寫入動作及資料讀出動作之前，進行正反電路的重置及第奇數個位元線BL0o與第偶數個位元線BL0e的預備充電(Pre-charge)。此外，於此資料寫入動作及資料讀出動作中，板線PL0的電壓設定成低電壓VPLL。如此地藉由動態感測放大電路而閂鎖寫入資料及讀出資料，能夠執行高速的資料寫入動作及讀出動作。
圖7J顯示第一實施型態之動態快閃記憶單元之晶片的電路方塊圖。
於圖7J中，藉由控制電路33與邏輯-物理區塊位址轉換-查表電路(省略的型態為「邏輯物理轉換表」)32，恆常地管理邏輯區塊位址所記憶的資料是與動態快閃記憶單元之哪一個物理區塊位址對應。此乃由於在動態快閃記憶單元與快閃記憶體同樣地關於區塊的資料改寫係使用已抹除的區塊來改寫，所以必須恆常地管理邏輯區塊位址與物理區塊位址的對應關係之故。控制電路33與邏輯物理轉換表32可設於動態快閃記憶體的晶片內，惟也可如圖7J所示設於晶片外。來自邏輯物理轉換表32的指令輸入區塊位址解碼電路34，從區塊BLK00至BLK33之中選擇進行抹除、寫入、讀出動作的區塊。於圖7J中顯示所有的區塊由第一記憶單元構成的第一區塊所構成的例子。
接著，圖7K係假設從控制電路33對三個區塊BLK11、BLK21、BLK33輸出在由第二記憶單元構成的第二區塊的構成的指令的情形。如此一來，區塊選擇不限於一個，而能夠同時選擇複數個區塊並分配作為高速動態快閃記憶體的第二區塊。從而，於運作中的半導體記憶裝置內可將第一區塊的數量與第二區塊的數量設成可變，能夠以良好效率使用大容量的高速動態快閃記憶體。
此外，於圖1較佳為將板線PL連接的第一閘極導體層5a之垂直方向的長度增長到比字元線WL連接的第二閘極導體層5b之垂直方向的長度更長而設成CPL>CWL。然而，僅藉由附加板線PL，字元線WL之相對於通道區域7的電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))變小。結果，浮體之通道區域7的電位變動△VFB變小。
再者，板線PL的電壓VPLL也可為例如施加2V的固定電壓。
再者，於圖1中，Si柱2的水平剖面形狀為圓形狀、橢圓狀、長方形狀都能夠進行本實施型態說明的動態快閃記憶體動作。再者，也可在同一晶片上混合圓形狀、橢圓狀、長方形狀的動態快閃記憶單元。
再者，圖1中以設置包圍於基板1上沿垂直方向豎立的Si柱2之側面整體的第一閘極絕緣層4a、第二閘極絕緣層4b，且具有包圍第一閘極絕緣層4a、第二閘極絕緣層4b之整體的第一閘極導體層5a、第二閘極導體層5b的SGT為例說明了動態快閃記憶元件。如本實施型態的說明所示，本動態快閃記憶元件只要是滿足將因衝擊游離化現象產生的電洞群9保持於通道區域7的條件之構造即可。因此，只要是通道區域7與基板1分離的浮動體構造即可。藉此，使用例如屬於SGT之一的GAA(Gate All Around(全環繞)：參照例如非專利文獻10)技術、Nanosheet(奈米片)技術(參照例如非專利文獻11)，將通道區域的半導體基體相對 於基板Sub水平地形成，也能夠進行動態快閃記憶動作。再者，也可為使用SOI(Silicon On Insulator)的設備構造(參照例如非專利文獻7至10)。此設備構造中，通道區域的底部接觸SOI基板的絕緣層，而且包圍其他的通道區域並且以閘極絕緣層及元件分離絕緣層包圍。於此構造中，通道區域也構成浮體構造。如此一來，本實施型態提供的動態快閃記憶元件只要是滿足通道區域為浮體構造的條件即可。再者，於SOI基板上形成有Fin電晶體(參照例如非專利文獻13)的構造也只要是通道區域為浮體構造就能夠進行本動態快閃動作。
再者，也可於“1”寫入中，使用所參照的GIDL(Gate Induced Drain Leakage：閘極誘導汲極漏)電流(參照例如非專利文獻14)而產生電子、電洞對，並以所產生的電洞群充滿通道區域7內。
再者，本說明書及圖式之式(1)至(10)係用以定性地(qualitatively)說明現象而使用的式子，而現象並非藉由這些式子所限定者。
此外，圖3的說明中，字元線WL、位元線BL、源極線SL的復歸電壓(reset voltage)記載為VSS，惟也可分別設成不同的電壓。
再者，圖4B顯示抹除動作條件的一例。相對於此，若能夠實現從N+層3a、N+層3b之任一方或雙方去除在通道區域7的電洞群9的狀態，則也可改變施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。再者，也可於區塊抹除動作中，對所選擇的區塊的源極線SL施加抹除電壓，而將位元線BL設成浮動狀態。
再者，於圖1中，在垂直方向以作為第一絕緣層的絕緣層6所包圍的部分之通道區域7中，第一通道區域7a、第二通道區域7b的電位分布係連結而形成。藉此，第一通道區域7a、第二通道區域7b的通道區域7於垂直方向在作為 第一絕緣層的絕緣層6所包圍的區域連結。
再者，於圖1中，也可將第一閘極導體層5a分割成兩個以上，並各自設為板線的導體電極，以同步或非同步、相同的驅動電壓或不同的驅動電壓使其作動。同樣地，也可將第二閘極導體層5b分割成兩個以上，並各自設為字元線的導體電極，以同步或非同步、相同的驅動電壓或不同的驅動電壓使其作動。以此方式也能夠進行動態快閃記憶動作。將第一閘極導體層5a分割成兩個以上時，所分割的第一閘極導體層之至少一者係進行作為上述第一閘極導體層5a的作用。再者，於所分割的第二閘極導體層5b，所分割的第二閘極導體層之至少一者也進行作為上述第二閘極導體層5b的作用。
再者，施加於上述的位元線BL、源極線SL、字元線WL、板線PL的電壓條件與浮體電壓係用以進行抹除動作、寫入動作、讀出動作之基本動作的一例，只要是能夠進行本發明的基本動作，則也可為其他的電壓條件。
再者，於圖1中，第一閘極導體層5a亦可連接於字元線WL，第二閘極導體層5b亦可連接於板線PL。以此方式連接，亦可達成上述本動態快閃記憶體之動作。
本實施型態提供以下記載的特徵。
(特徵1)
本實施型態的動態快閃記憶單元中，構成源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b整體形成柱狀。再者，構成源極的N+層3a係連接於源極線SL，構成汲極的N+層3b係連接於位元線BL，第一閘極導體層5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL。特徵為板線PL所連接的第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘極導體層5b的閘極電容大的構造。本動態快閃記憶單元中，第一閘極導體層5a與第二閘極導體層5b沿垂直方向積層。因此，即使是板線PL所連接的第一閘極導體層5a的閘極電容比字元線WL所連接的第二閘 極導體層5b的閘極電容大的構造，於俯視下，也不會使記憶單元面積增大。藉此，能夠同時實現動態快閃記憶單元的高性能化與高積體化。於資料讀出時，將施加於與板線PL連接的第一閘極導體層5a之電壓，設定成比邏輯記憶資料“1”時的閾值電壓高，且比邏輯記憶資料“0”時的閾值電壓低，藉此可得到即使提高字元線WL電壓也不會流動電流之特性。此更有助於動態快閃記憶單元之動作裕度的擴大。
(特徵2)
本發明之第一實施型態的動態快閃記憶單元，於抹除時對源極線SL施加負電壓，而不對位元線BL施加特定的DC電壓來設成浮動狀態。結果，電流不會從位元線BL往源極線SL流通。再者，由於對源極線SL施加抹除電壓VERA，通道區域7的電位VFB呈VFB=VERA+Vb，所以P層的通道區域7與位元線BL之N+層之間的PN接合呈反偏壓狀態。從而，例如對於位元線BL也不需要施加抹除電壓VERA的負電壓。結果，於該連接於位元線BL的電路，例如感測放大電路與位元線BL之間阻擋負電壓，而不需要用以保護感測放大電路的緩衝電路，以致於電路設計變得非常容易。再者，藉由不存在緩衝電路，晶片面積也因此而能夠縮小，而達到可廉價地提供動態快閃記憶體。而且，由於無緩衝電路，所以可達到感測放大電路之高速的感測動作。
(特徵3)
當著眼於本發明之第一實施型態的動態快閃記憶單元之板線PL連接的第一閘極導體層5a的作用時，動態快閃記憶單元進行寫入、讀出動作之際，字元線WL的電壓會上下振盪。此時，板線PL會發揮使字元線WL與通道區域7之間的電容耦合降低的作用。結果，能夠顯著地抑制字元線WL的電壓上下振盪時之通道區域7之電壓變化的影響。藉此，能夠增大其表示邏輯“0”與“1”之字元線WL之SGT電晶體之閾值電壓差。此有助於動態快閃記憶單元之動作裕度的擴大。
(特徵4)
以往的揮發性記憶體無法達成在本發明之第一實施型態的動態快閃記憶單元的在選擇了字元線WL的狀態將位元線固定於接地電位。其乃在於DRAM為讀出破壞性的記憶體，一旦使字元線WL為選擇狀態而將位元線BL接地時，就會失去記憶單元之電容的積蓄電荷。再者，於SRAM中，其記憶單元本身係以由六個電晶體構成之正反電路所構成，然而於經微細化後的SRAM中，由於其記憶單元電流較小，所以一旦強制地將位元線接地時，正反電路的記憶資料就反轉。即便為如上述以往的揮發性記憶體無法達成之於字元線WL為選擇中的記憶單元中將位元線BL接地，在動態快閃記憶單元也不會發生記憶資料的破壞。結果，關於揮發性記憶體，最先實現了位元線遮蔽技術。藉此技術，藉由交互地選擇第奇數個與第偶數個位元線，使一方讀出中而另一方接地，且藉由其被遮蔽的位元線而能夠抑制雜訊且穩定地進行讀出。
(特徵5)
本發明之第一實施型態的動態快閃記憶單元的寫入中，在“0”抹除狀態的記憶單元，即使其字元線WL為選擇中，將其位元線BL接地，也不會發生“1”寫入動作。此乃由於在“0”抹除狀態的記憶單元，即使選擇字元線WL而對字元線WL施加寫入電壓，只要位元線BL接地，電流就不會從記憶單元的汲極流向源極，而不會有因衝擊游離化現象所造成的產生電洞群之故。以往的揮發性記憶體例如NAND型快閃記憶體，係將位元線BL接地，對字元線WL施加寫入電壓而對記憶單元進行寫入。因此，即便為包含有以往的揮發性記憶體的半導體記憶體中不 可能實現之選擇字元線WL並對字元線WL施加寫入電壓中的記憶單元中將其位元線BL接地，在動態快閃記憶單元也不會從“0”抹除動作發生“1”寫入動作，記憶資料不會被破壞。藉此技術，藉由交互地選擇第奇數個與第偶數個位元線，使一方讀出中而另一方接地，且藉由其被遮蔽的位元線而能夠抑制雜訊且穩定地進行寫入。
(特徵6)
本發明之第一實施型態的動態快閃記憶單元中，藉由導入位元線遮蔽技術，在奇數個位元線與第偶數個位元線能夠共用一個感測放大器，結果，能夠將前述記憶體陣列之感測放大電路的數量予以減半，而能夠藉此謀求晶片尺寸的縮小化，而可提供廉價的記憶裝置。
(特徵7)
第一實施型態的高速動態快閃記憶單元之應用領域的範圍很廣。此乃由於比以往的DRAM更高速，特別是更高速地對多位元同時寫入或讀出之故。再者，記憶單元的尺寸僅為8F2，比以往的SRAM記憶單元小一位數，能夠開發混搭有大容量的動態快閃記憶單元之記憶晶片或邏輯晶片。
(特徵8)
於本發明之第一實施型態的高速動態快閃記憶單元中的主要動作模式，係以抹除動作、資料寫入動作、資料讀出動作的三種動作模式所構成。資料寫入動作係同時進行“1”資料寫入與“0”資料寫入。位元線BL係由互補的兩條線構成一 組，具體而言，“1”資料寫入動作係將第奇數個位元線BLo設成高電壓VBLH，將電洞群9留存在所選擇的記憶單元之奇數記憶單元201的通道區域7。“0”資料寫入動作係將第偶數個位元線BLe設成高電壓VBLH，將電洞群9留存在所選擇的記憶單元之偶數記憶單元202的通道區域7。如此的方式，藉由以兩個奇數記憶單元201與偶數記憶單元202構成一個記憶單元，並將互補的資料寫入該等記憶單元的通道區域7，能夠實現更高速的讀出動作。
(特徵9)
本發明之第一實施型態的動態快閃記憶單元，於其運作中可從控制器33分配以區塊35之動態快閃記憶單元構成的第二區塊。如此的方式，能夠藉由其應用程式而使高速動態快閃記憶單元的比率自由地變化。
(其他實施型態)
此外，本發明係形成Si柱，然而也可為由Si以外的半導體材料構成的半導體柱。此一方式於本發明之其他的實施型態中也相同。
再者，以上係將第一實施型態的圖7J與圖7K的邏輯物理轉換表設於柱狀半導體記憶裝置晶片外，然而也可設於柱狀半導體記憶裝置晶片內的晶載(on-chip)。此情形於本發明之其他的實施型態中也相同。
再者，也可於第一實施型態的圖7J與圖7K的每一區塊BLK00至BLK33設有定時器(timer)電路，並依照該定時器電路的指示而將各區塊再新(refresh)。此情形於本發明之其他的實施型態中也相同。
再者，縱型NAND(反及閘)型快閃記憶電路中，係將半導體柱設為 通道，由包圍此半導體柱之通道氧化層、電荷積蓄層、層間絕緣層、控制導體層構成的記憶單元係沿垂直方向形成複數段。於這些記憶單元之兩端的半導體柱具有與源極對應的源極線雜質層及與汲極對應的位元線雜質層。再者，相對於一個記憶單元，若其兩側的記憶單元之一方為源極，則另一方進行發揮汲極的作用。如此一來，縱型NAND型快閃記憶電路為SGT電路的一種。從而，本發明也能夠適用於與NAND型快閃記憶電路的混合電路。
再者，於“1”寫入中，也可藉由非專利文獻14記載的使用閘極引發汲極漏(GIDL：Gate Induced Drain Leakage)電流的衝擊游離化現象，而產生電子、電洞對，並以所產生的電洞群充滿浮體FB內。此方式於本發明之其他的實施型態中也相同。
再者，於圖1中，將N+層3a、3b、P層Si柱2之各自的導電型的極性設成相反的構造也能夠進行動態快閃記憶動作。此情形下，在N型的Si柱2中，多數載子成為電子。從而，因衝擊游離化現象而產生的電子群儲存於通道區域7而設定成“1”狀態。
再者，本發明在不脫離本發明之廣義的精神與範圍下，可為各式各樣的實施型態及變形。再者，上述的各實施型態係用以說明本發明之一實施例的實施型態，並非限定本發明之範圍者。能夠任意地組合上述實施例及變形例。而且，即使因應需要而去除上述實施型態之構成要件的一部分也都在本發明之技術思想的範圍內。
[產業利用性]
依據本發明之使用有半導體元件的半導體記憶裝置，能夠獲得屬於使用有高密度且高性能的半導體元件的半導體記憶裝置之動態快閃記憶體。
BL0o,BL1o:第奇數個位元線
BL0e,BL1e:第偶數個位元線
C00o至C12e:記憶單元
CSL0,CLS1:列選擇線
F1o,F2o:奇數控制線
F1e,F2e:偶數控制線
IO,/IO:輸入輸出線
PL0至PL2:板線
SA0,SA1:感測放大電路
SL:源極線
Tr0A至Tr1B,Tr01o至Tr12e:電晶體
VR:第一電壓
WL0至WL2:字元線

Claims (9)

  1. 一種半導體元件記憶裝置，係包含第一區塊及第二區塊之一方或雙方者，前述第一區塊係有複數個第一記憶單元排列成矩陣狀，前述第一記憶單元係由一個半導體元件構成；前述第二區塊係有複數個第二記憶單元排列成矩陣狀，前述第二記憶單元係由兩個半導體元件構成；各前述半導體元件具有：半導體基體，係於基板上相對於前述基板沿垂直方向豎立或沿水平方向延伸；第一雜質層與第二雜質層，係設於前述半導體基體的兩端；第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間的前述半導體基體之側面的一部分或全部，且接觸前述第一雜質層；第二閘極絕緣層，係包圍前述半導體基體之側面的一部分或全部，與前述第一閘極絕緣層相連，且接觸前述第二雜質層；第一閘極導體層，係覆蓋前述第一閘極絕緣層；第二閘極導體層，係覆蓋前述第二閘極絕緣層；及通道半導體層，為前述半導體基體被前述第一閘極絕緣層與前述第二閘極絕緣層所覆蓋而成者；並且，前述半導體元件記憶裝置係控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層及前述第二雜質層的電壓，於前述通道半導體層的內部保持藉由衝擊游離化現象或閘極引發汲極漏電流所形成的電洞群， 並將前述通道半導體層的電壓設成第一資料保持電壓，以進行記憶體寫入動作；控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層及前述第二閘極導體層的電壓，從前述第一雜質層與前述第二雜質層之單方或雙方移除前述電洞群，並將前述通道半導體層的電壓設成比前述第一資料保持電壓低的第二資料保持電壓，以進行記憶體抹除動作；於前述第一區塊中，前述第一雜質層與源極線連接，前述第二雜質層與第奇數個位元線及第偶數個位元線交互連接，前述第一閘極導體層及前述第二閘極導體層之一方與字元線連接，另一方與第一驅動控制線連接，並藉由施加於前述源極線、前述位元線、前述第一驅動控制線及前述字元線的電壓，讀出前述第一記憶單元的記憶資料，將前述第奇數個位元線或前述第偶數個位元線之中的一方的位元線固定成第一電壓，從另一方的位元線讀出記憶資料；於前述第二區塊中，前述第二記憶單元係由奇數記憶單元及偶數記憶單元構成，該奇數記憶單元係由連接於第奇數個位元線的半導體元件構成，該偶數記憶單元係由連接於與前述第奇數個位元線鄰接的第偶數個位元線的半導體元件構成；前述第一區塊的個數與前述第二區塊的個數於動作中的半導體記憶裝置內為可變者。
  2. 如請求項1所述之半導體元件記憶裝置，其中，前述第一記憶單元的記憶資料係於前述第奇數個位元線與前述第偶數個位元線被讀出，並以感測放大電路對前述第奇數個位元線與前述第偶數個位元線之任一方進行是寫入資料還是消除資料的判定。
  3. 如請求項1所述之半導體元件記憶裝置，其中，前述第一電壓係接地電壓。
  4. 如請求項1所述之半導體元件記憶裝置，其中，前述第奇數個位元線及與前述第奇數個位元線鄰接的前述第偶數個位元線係共用一個前述感測放大電路。
  5. 如請求項1所述之半導體元件記憶裝置，其中，前述第一記憶單元的前述記憶體寫入動作係選擇前述第奇數個位元線與前述第偶數個位元線之任一方而進行。
  6. 如請求項1所述之半導體元件記憶裝置，其中，前述第一記憶單元的前述寫入動作係將前述第奇數個位元線或前述第偶數個位元線之中任一方的位元線固定成第二電壓，並選擇另一方的位元線而進行前述寫入動作。
  7. 如請求項1所述之半導體元件記憶裝置，其中，於前述第二記憶單元的前述記憶體寫入動作中，前述奇數記憶單元之前述通道半導體層的電壓與前述偶數記憶單元之前述通道半導體層的電壓中之一方為第一資料保持電壓，另一方為第二資料保持電壓。
  8. 如請求項1所述之半導體元件記憶裝置，其中，前述第二記憶單元係具有一位元的容量。
  9. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大。
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