TWI823293B - 半導體元件記憶裝置 - Google Patents

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Abstract

記憶裝置係由在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸的複數個半導體基體的記憶單元所構成，且控制施加於各記憶單元之第一閘極導體層、第二閘極導體層、第一雜質層、和第二雜質層的電壓，而在通道半導體層的內部，保持因為撞擊游離化現象、或閘極引發汲極洩漏電流所形成的電洞群，以進行記憶體寫入動作，且控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層、和前述第二雜質層的電壓，而將前述電洞群從前述通道半導體層的內部予以去除，以進行記憶體抹除動作，前述第一雜質層係與源極線連接，前述第二雜質層係與位元線連接，前述第一閘極導體層和前述第二閘極導體層中的一方若與字元線連接，則另一方與第一驅動控制線連接，在前述字元線的電壓從第一電壓變為比前述第一電壓高的第二電壓之後，前述位元線的電壓從第三電壓變為比前述第三電壓高的第四電壓，進行將前述字元線所選擇之複數個前述半導體基體的記憶資料讀取至前述位元線的記憶體讀取動作。

Description

半導體元件記憶裝置
本發明係關於一種使用了半導體元件的半導體記憶裝置。
近年來，在LSI(Large Scale Integration，大型積體電路)技術開發上，已要求記憶體元件的高集積化和高性能化。
在通常的平面(planar)型MOS(Metal Oxide semiconductor，金屬氧化物半導體)電晶體中，其通道(channel)係朝沿著半導體基板之上表面的水平方向延伸。相對於此，SGT的通道係朝相對於半導體基板之上表面為垂直的方向延伸(例如參照專利文獻1、非專利文獻1)。因此，相較於平面型MOS電晶體，SGT更可達成半導體裝置的高密度化。使用此SGT作為選擇電晶體，可進行連接有電容器之DRAM(Dynamic Random Access Memory，動態隨機存取記憶體。例如參照非專利文獻2)、連接有電阻變化元件的PCM(Phase Change Memory，相變化記憶體。例如參照非專利文獻3)、RRAM(Resistive Random Access Memory，電阻式隨機存取記憶體。例如參照非專利文獻4)、及藉由電流使磁自旋的方向變化而使電阻變化的MRAM(Magnetoresistive Random Access，磁阻式隨機存取記憶體。例如參照非專利文獻5)等的高集積化。此外，有由不具有電容器之一個MOS電晶體 所構成的DRAM記憶單元(參照非專利文獻6)等。本案係關於可僅由不具有電阻變化元件或電容器之MOS電晶體所構成的動態快閃記憶體(flash memory)。
圖7(a)至(d)係顯示前述之由不具有電容器之一個MOS電晶體所構成之DRAM記憶單元的寫入動作，圖8(a)和(b)係顯示動作上的問題點，圖9(a)至(d)係顯示讀取動作(例如參照非專利文獻7至10)。圖7(a)係顯示”1”寫入狀態。在此，記憶單元係形成於SOI基板100，且藉由連接有源極線SL的源極N+層103(以下將含有高濃度供體(donor)雜質的半導體區域稱為「N+層」)、連接有位元線BL的汲極N+層104、連接有字元線WL的閘極導電層105、及MOS電晶體110的浮體(Floating Body)102而構成，不具有電容器，以一個MOS電晶體110構成了DRAM的記憶單元。另外，在浮體102的正下方，連接有SOI基板的SiO2層101。在進行以一個MOS電晶體110構成之記憶單元之”1”寫入之際，係使MOS電晶體110在飽和區域動作。亦即，在從源極N+層103延伸之電子的通道107中具有夾止點(pinch off)108，不會到達連接有位元線的汲極N+層104。如此，若將連接於汲極N+層104之位元線BL和連接於閘極導電層105的字元線WL都設為高電壓，使閘極電壓以汲極電壓的約1/2左右使MOS電晶體110動作，則在汲極N+層104附近的夾止點108中，電場強度變為最大。結果，從源極N+層103朝向汲極N+層104流動之加速後的電子，會與Si的晶格撞擊，而會因為在該時點所失去的運動能量而產生電子、電洞對(撞擊游離化現象)。所產生之大部分的電子(未圖示)係到達汲極N+層104。此外，極小部分之極熱的電子，係越過閘極氧化膜109而到達閘極導電層105。再者，同時產生的電洞106則將浮體102充電。此時，所產生的電洞係由於浮體102為P型Si，故有助於作為多數載子的增量。浮體102係被所產生的電洞106所充滿，若浮體102的電壓比源極N+層103更高Vb以上，則進一步產生的電洞會放電於源 極N+層103。在此，Vb係源極N+層103與P層之浮體102之間之PN接合的內建(built in)電壓，約0.7V。圖7(b)係顯示浮體102已被所產生之電洞106飽和充電的情形。
接著使用圖7(c)來說明記憶單元110的”0”寫入動作。對於共通的選擇字元線WL，隨機地存在有”1”寫入的記憶單元110和”0”寫入的記憶單元110。在圖7(c)中，係顯示了從”1”寫入狀態改寫為”0”寫入狀態的情形。在”0”寫入時，係設位元線BL的電壓為負偏壓，且設汲極N+層104與P層之浮體102之間的PN接合為正偏壓。結果，預先於前一周期產生於浮體102的電洞106，係流動至連接於位元線BL的汲極N+層104。若寫入動作結束，則會獲得被所產生之電洞106充滿的記憶單元110(圖7(b))、和所產生之電洞已被排出之記憶單元110(圖7(c))之二個記憶單元的狀態。被電洞106所充滿之記憶單元110之浮體102的電位係比沒有所產生之電洞的浮體102更高。因此，”1”寫入之記憶單元110的臨限值電壓，係比”0”寫入之記憶單元110的臨限值電壓更低。其情形如圖7(d)所示。
接著，使用圖8(a)和(b)來說明此由一個MOS電晶體110所構成之記憶單元之動作上的問題點。如圖8(a)所示，浮體102的電容CFB為連接有字元線之閘極與浮體之間之電容CWL、連接有源極線之源極N+層103與浮體102之間之PN接合之接合電容CSL、連接有位元線之汲極N+層104與浮體102之間之PN接合之接合電容CBL的總和，以
CFB=CWL+CBL+CSL (13)來表示。此外，連接有字元線的閘極與浮體之間的電容耦合比βWL係以
βWL=CWL/(CWL+CBL+CSL) (14)來表示。因此，若在讀取時或寫入時字元線電壓VWL振盪，則成為記憶單元之記憶節點(接點)之浮體102的電壓亦會受到其影響。其情形如圖8(b)所示，若在讀取 時或寫入時字元線電壓VWL從0V上升至VWLH，則浮體102的電壓VFB會因為與字元線的電容耦合而上升，從字元線電壓變化之前之初始狀態之電壓VFB1變化為VFB2。該電壓變化量△VFB以
△VFB=VFB2-VFB1=βWL×VWLH (15)來表示。
在此，於式(14)的βWL中，CWL的貢獻率較大，例如CWL：CBL：CSL=8：1：1。此時，βWL=0.8。若字元線例如從寫入時的5V，於寫入結束後成為0V，則浮體102會因為字元線WL與浮體102的電容耦合，受到振盪雜訊達5V×βWL=4V。因此，會有無法充分取得寫入時之浮體102之”1”電位和”0”電位的電位差餘裕的問題點。
圖9(a)至(c)係顯示讀取動作。圖9(a)係顯示”1”寫入狀態，圖9(b)係顯示”0”寫入狀態。然而，實際上，即使在”1”寫入狀態下寫入了Vb於浮體102中，當字元線因為寫入結束而返回0V，浮體102即會降低為負偏壓。在被寫入”0”之際，由於會變得更負偏壓，因此如圖9(c)所示在寫入之際無法充分地增大”1”與”0”的電位差餘裕，故實際上處於難以進行不具有電容器之DRAM記憶單元之製品化的狀況。
此外，有在SOI(Silicon on Insulator，絕緣層覆矽)層上使用二個MOS電晶體來形成一個記憶單元而成的Twin-Transistor(雙電晶體)記憶體元件(例如參照專利文獻4、5)。在此等元件中，係以區分二個MOS電晶體的浮體通道之成為源極、或汲極之N+層接觸絕緣層之方式形成。藉由此N+層接觸絕緣層，二個MOS電晶體的浮體通道即電性分離。屬於信號電荷的電洞群係蓄積於一方之 電晶體的浮體通道。蓄積有電洞之浮體通道的電壓，係如前所述，會因為鄰接之MOS電晶體之對於閘極電極的脈衝電壓施加而與(15)式所示同樣地大幅地變化。由於此，如使用圖7至圖9所說明般，無法充分地增大寫入之際之”1”與”0”之動作餘裕(例如參照非專利文獻15、圖8)。
[先前技術文獻]
[專利文獻]
專利文獻1：日本特開平2-188966號公報
專利文獻2：日本特開平3-171768號公報
專利文獻3：日本特許第3957774號公報
專利文獻4：US2008/0137394A1
專利文獻5：US2003/0111681A1
[非專利文獻]
非專利文獻1：Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991)
非專利文獻2：H.Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: “4F2 DRAM Cell with Vertical Pillar Transistor(VPT),” 2011 Proceeding of the European Solid-State Device Research Conference, (2011)
非專利文獻3：H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: “Phase Change Memory,” Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010)
非專利文獻4：T. Tsunoda, K. Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama：“Low Power and high Speed Switching of Ti-doped NiO ReRAM underthe Unipolar Voltage Source of less than 3V,” IEDM (2007)
非專利文獻5：W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: “Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology,” IEEE Transaction on Electron Devices, pp.1-9 (2015)
非專利文獻6：M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat：“Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM)Utilizing Electron,” IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010)
非專利文獻7：J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012)
非專利文獻8：T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002).
非專利文獻9：T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: “Floating Body RAM Technology and its Scalability to 32nm Node and Beyond,” IEEE IEDM (2006).
非專利文獻10：E. Yoshida: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE IEDM (2006).
非專利文獻11：J.Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: “Design Optimization of Gate-All-Around (GAA) MOSFETs,” IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006.
非專利文獻12：N. Loubet, et al.: “Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET,” 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017.
非專利文獻13：H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: “Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs,”Semicond. Sci. Technol. 29 (2014) 115021 (7pp).
非專利文獻14：E. Yoshida, and T. Tanaka: “A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory,” IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697, Apr. 2006.
非專利文獻15：F.Morishita, H. Noda, I. Hayashi, T. Gyohten, M. Oksmoto, T. Ipposhi, S. Maegawa, K. Dosaka, and K. Arimoto: “Capacitorless Twin-Transistor Random Access Memory (TTRAM) on SOI,”IEICE Trans. Electron., Vol. E90-c., No.4 pp.765-771 (2007)
在去除電容器後的一個電晶體型DRAM(增益單元)中，字元線和浮體的電容結合耦合較大，當在資料讀取時或寫入時使字元線的電位振盪時，即會有直接被作為對於浮體的雜訊傳遞出的問題。結果，引起誤讀取或記憶資料之誤改寫的問題，而難以達到去除電容器後之一電晶體型DRAM(增益單元)的實用化。
為了解決上述問題，本發明之半導體元件記憶裝置係具備由複數個記憶單元排列成矩陣狀的區塊，
前述各記憶單元係具有：
半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
第二閘極絕緣層，係包圍前述半導體基體之側面的一部分或全部，且與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；
第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
通道半導體層，為前述半導體基體之中被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
前述各記憶單元係：
控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層和前述第二雜質層的電壓，而在前述通道半導體層的內部保持因為撞擊游離化現象或閘極引發汲極洩漏電流所形成的電洞群，
進行將前述通道半導體層之電壓設為第一資料保持電壓之記憶體寫入動作，
控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而從前述第一雜質層和前述第二雜質層的一方或兩方移除前述電洞群，且將前述通道半導體層的電壓設為比前述第一資料保持電壓低的第二資料保持電壓，以進行記憶體抹除動作，
前述各記憶單元的前述第一雜質層係與源極線連接，前述各記憶單元的前述第二雜質層係與位元線連接，前述各記憶單元的前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接，
在前述字元線的電壓從第一電壓變為比前述第一電壓高的第二電壓之後，前述位元線的電壓從第三電壓變為比前述第三電壓高的第四電壓，進行將前述字元線所選擇之複數個前述記憶單元的記憶資料讀取至前述位元線的記憶體讀取動作(第一發明)。
在上述第一發明中，前述記憶體讀取動作後的重設動作係在前述位元線的電壓從前述第四電壓變為前述第三電壓之後，前述字元線的電壓從前述第二電壓變為第一電壓(第二發明)。
在上述第一發明中，前述源極線係於前述記憶體讀取動作時和前述重設動作時被設定為第五電壓(第三發明)。
在上述第三發明中，前述第一驅動控制線係於前述記憶體讀取動作時和前述重設動作時被設定為第六電壓(第四發明)。
在上述第四發明中，前述第六電壓係比前述第五電壓高(第五發明)。
在上述第一發明中，於第一時刻時，前述通道半導體層的電壓係成為前述第一資料保持電壓，且於從前述第一時刻起經過一段時間後的第二時刻時，前述字元線的電壓從第七電壓變為比前述第一電壓高的第八電壓之後，前述位元線的電壓從第九電壓變為比前述第三電壓高的第十電壓，對於前述通道半導體層的電壓為前述第一資料保持電壓的前述半導體基體進行再新動作，使前述通道半導體層的電壓恢復為前述第一資料保持電壓程度(第六發明)。
在上述第一發明中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係形成為比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大(第七發明)。
在上述第一發明中，前述第一閘極導體層在俯視觀察時係以包圍著前述第一閘極絕緣層之方式分離成二個導體層(第八發明)。
2:Si柱、矽半導體柱
3a:N+層、第一雜質層
3b:N+層、第二雜質層
4a,4b:閘極絕緣層
5a,5b:閘極導體層
6:絕緣層
7:通道區域、通道半導體層
7a:第一通道Si層、第一通道半導體層、第一通道區域
7b:第二通道Si層、第二通道半導體層、第二通道區域
9:電洞群
10:動態快閃記憶單元
12a,12b:反轉層
13,108:夾止點
100:SOI基板
101:SiO2層
102:浮體
103:源極N+層
104:汲極N+層
105:閘極導電層
106:電洞
107:通道
109:閘極氧化膜
110:記憶單元
BL,BL0,BL1至BL3:位元線
CL11至CL33,C00至C33:記憶單元
FB:浮體
PL,PL0至PL3:板線
SA0至SA3:感測放大器電路
SL:源極線
WL,WL0至WL3:字元線
圖1係第一實施型態之具有SGT之記憶裝置的構造圖。
圖2係用以說明第一實施型態之具有SGT之記憶裝置之連接於板線PL之第一閘極導體層5a之閘極電容，設為比連接有字元線WL之第二閘極導體層5b之閘極電容大之情形之功效的圖。
圖3A係用以說明第一實施型態之具有SGT之記憶裝置之寫入動作機制的圖。
圖3B係用以說明第一實施型態之具有SGT之記憶裝置之寫入動作機制的圖。
圖4A係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除動作機制的圖。
圖4B係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除動作機制的圖。
圖4C係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除動作機制的圖。
圖4D係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除動作機制的圖。
圖4E係用以說明第一實施型態之具有SGT之記憶裝置之頁抹除動作機制的圖。
圖5係用以說明第一實施型態之具有SGT之記憶裝置之讀取動作機制的圖。
圖6A係用以說明第一實施型態之具有SGT之記憶裝置之記憶體讀取動作的電路區塊圖。
圖6B係用以說明第一實施型態之具有SGT之記憶裝置之記憶體讀取動作的動作波形圖。
圖6C係用以說明第一實施型態之具有SGT之記憶裝置之再新動作(refresh)的圖。
圖6D係用以說明第一實施型態之具有SGT之記憶裝置之再新動作的圖。
圖7係用以說明習知例之不具有電容器之DRAM記憶單元之寫入動作的圖。
圖8係用以說明習知例之不具有電容器之DRAM記憶單元之動作上之問題點的圖。
圖9係顯示習知例之不具有電容器之DRAM記憶單元之讀取動作的圖。
以下參照圖式來說明本發明之使用了半導體元件的記憶裝置(以下稱為動態快閃記憶體)的實施型態。
(第一實施型態)
茲使用圖1至圖5來說明本發明之第一實施型態之動態快閃記憶單元的構造和動作機制。茲使用圖1來說明動態快閃記憶單元的構造。再者，使用圖2來說明連接於板線PL之第一閘極導體層5a的閘極電容設為比連接有字元線WL之第二閘極導體層5b之閘極電容大之情形的功效。再者，使用圖3A和圖3B來說明資料寫入動作機制，使用圖4A至圖4E來說明資料抹除動作機制，使用圖5來說明資料讀取動作機制。
圖1係顯示本發明之第一實施型態之動態快閃記憶單元的構造。在形成於基板上之具有P型或i型(本徵型)導電型之矽半導體柱2(以下將矽半導體柱稱為「Si柱」)(申請專利範圍之「半導體基體」的一例)內的上下位置，形成有當一方成為源極時則另一方成為汲極的N+層3a、3b(申請專利範圍之「第一雜質層」、「第二雜質層」的一例)。成為此源極、汲極之N+層3a、3b間之Si柱2的部分即成為通道區域7(申請專利範圍之「通道半導體層」的一例)。以包圍此通道區域7之方式形成有第一閘極絕緣層4a(申請專利範圍之「第一閘極絕緣層」的一 例)、第二閘極絕緣層4b(申請專利範圍之「第二閘極絕緣層」的一例)。此第一閘極絕緣層4a、第二閘極絕緣層4b係分別接觸或接近成為此源極、汲極的N+層3a、3b。以包圍此第一閘極絕緣層4a、第二閘極絕緣層4b之方式分別形成有第一閘極導體層5a(申請專利範圍之「第一閘極導體層」的一例)、第二閘極導體層5b(申請專利範圍之「第二閘極導體層」的一例)。再者，第一閘極導體層5a、第二閘極導體層5b係藉由絕緣層6(亦稱為「第一絕緣層」)而分離。再者，N+層3a、3b間之通道區域7，係由被第一閘極絕緣層4a所包圍的第一通道Si層7a(亦稱為「第一通道半導體層」)、和被第二閘極絕緣層4b所包圍的第二通道Si層7b(亦稱為「第二通道半導體層」)所構成。藉此，形成由成為源極、汲極之N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b所構成的動態快閃記憶單元10。再者，成為源極的N+層3a係連接於源極線SL(申請專利範圍之「源極線」的一例)、成為汲極的N+層3b係連接於位元線BL(申請專利範圍之「位元線」的一例)、第一閘極導體層5a係連接於板線PL(申請專利範圍之「第一驅動控制線」的一例)、第二閘極導體層5b係連接於字元線WL(申請專利範圍之「字元線」的一例)。連接有板線PL之第一閘極導體層5a的閘極電容，較理想為具有比連接有字元線WL之第二閘極導體層5b之閘極電容大的構造。
另外，在圖1中，係將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度更長，以使連接於板線PL之第一閘極導體層5a的閘極電容設為比連接有字元線WL之第二閘極導體層5b的閘極電容更大。然而，除此之外，亦可不將第一閘極導體層5a的閘極長度設為比第二閘極導體層5b的閘極長度更長，而是以改變各個閘極絕緣層之膜厚之方式，將第一閘極絕緣層4a之閘極 絕緣膜的膜厚設為比第二閘極絕緣層4b之閘極絕緣膜的膜厚更薄。此外，亦可改變各個閘極絕緣層之材料的介電常數，而將第一閘極絕緣層4a之閘極絕緣膜的介電常數設為比第二閘極絕緣層4b之閘極絕緣膜的介電常數更高。此外，亦可將閘極導體層5a、5b的長度、閘極絕緣層4a、4b的膜厚、介電常數的任一者予以組合，而將連接於板線PL之第一閘極導體層5a的閘極電容設為比連接有字元線WL之第二閘極導體層5b的閘極電容大。
圖2(a)至(c)係說明連接於板線PL之第一閘極導體層5a之閘極電容設為比連接有字元線WL之第二閘極導體層5b之閘極電容大之情形之功效的圖。
圖2(a)係僅將主要部分予以簡化而顯示本發明之第一實施型態之動態快閃記憶單元的構造圖。在動態快閃記憶單元中連接有位元線BL、字元線WL、板線PL、源極線SL，依據其電壓狀態而決定通道區域7的電位狀態。
圖2(b)係用以說明各個電容關係的圖。通道區域7的電容CFB為連接有字元線WL之閘極導體層5b與通道區域7之間之電容CWL、連接有板線PL之閘極導體層5a與通道區域7之間的電容CPL、連接有源極線SL之源極N+層3a與通道區域7之間之PN接合之接合電容CSL、連接有位元線BL之汲極N+層3b與通道區域7之間之PN接合之接合電容CBL的總和，以
CFB=CWL+CPL+CBL+CSL (1)來表示。
因此，字元線WL與通道區域7之間之耦合率βWL、板線PL與通道區域7之間之耦合率βPL、位元線BL與通道區域7之間之耦合率βBL、源極線SL與通道區域7之間之耦合率βSL係分別以下式來表示。
βWL=CWL/(CWL+CPL+CBL+CSL) (2)
βPL=CPL/(CWL+CPL+CBL+CSL) (3)
βBL=CBL/(CWL+CPL+CBL+CSL) (4)
βSL=CSL/(CWL+CPL+CBL+CSL) (5)
在此，由於CPL>CWL，故βPL>βWL。
圖2(c)係用以說明字元線WL之電壓VWL因為讀取動作和寫入動作而上升，且之後下降時之通道區域7之電壓VFB之變化的圖。在此，於字元線WL之電壓VWL從0V上升至高電壓狀態VWLH時，通道區域7之電壓VFB從低電壓狀態VFBL變為高電壓狀態VFBH時的電位差△VFB係如下所示。
△VFB=VFBH-VFBL=βWL×VWLH(6)
由於字元線WL與通道區域7之間的耦合率βWL較小，且板線PL與通道區域7之間的耦合率βPL較大，故△VFB較小，即使字元線WL的電壓VWL因為讀取動作和寫入動作而上升下降，通道區域7的電壓VFb亦幾乎不會變化。
圖3A(a)至(c)和圖3B係顯示本發明之第一實施型態之動態快閃記憶單元的記憶體寫入動作(申請專利範圍之「記憶體寫入動作」的一例)。圖3A(a)係顯示寫入動作的機制，圖3A(b)係顯示位元線BL、源極線SL、板線PL、字元線WL和成為浮體FB之通道區域7的動作波形。在時刻T0，動態快閃記憶單元係處於”0”抹除狀態，通道區域7的電壓係成為VFB”0”。此外，對於位元線BL、源極線SL、字元線WL施加有Vss，對於板線PL則施加有VPLL。在此，例如，Vss係0V，VPLL係2V。接著，於時刻T1至T2，當位元線BL從Vss上升至VBLH，例如當Vss為0V的情形下，通道區域7的電壓係因為位元線BL與通道區域7的電容耦合而成為VFB”0”+βBL×VBLH。
接著，使用圖3A(a)和(b)來說明動態快閃記憶單元的寫入動作。於時刻T3至T4，字元線WL從Vss上升至VWLH。藉此，若設連接有字元線WL之第二閘極導體層5b包圍通道區域7之第二N通道MOS電晶體區域之”0”抹除的臨限值電壓為VtWL”0”，則伴隨著字元線WL的電壓上升，從Vss至VtWL”0”為止，通道區域7的電壓係因為字元線WL與通道區域7之間的第二電容耦合而成為VFB”0”+βBL×VBLH+βWL×VtWL”0”。當字元線WL的電壓上升至VtWL”0”以上時，在第二閘極導體層5b之內周的通道區域7形成有環狀的反轉層12b，遮蔽字元線WL與通道區域7之間的第二電容耦合。
接著，使用圖3A(a)和(b)來說明動態快閃記憶單元的寫入動作。於時刻T3至T4，對於連接有板線PL的第一閘極導體層5a固定輸入例如VPLL=2V，使連接有字元線WL的第二閘極導體層5b上升至例如VWLH=4V。結果，如圖3A(a)所示，在連接有板線PL之第一閘極導體層5a的內周的通道區域7形成有環狀的反轉層12a，且於該反轉層12a存在有夾止點13。結果，具有第一閘極導體層5a之第一N通道MOS電晶體區域係在飽和區域動作。另一方面，具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域係於線形區域動作。結果，在連接有字元線WL之第二閘極導體層5b之內周的通道區域7不存在夾止點而於內周整面形成有反轉層12b。在連接有此字元線WL之第二閘極導體層5b的內周整面形成的反轉層12b，係作為具有第二閘極導體層5b之第二N通道MOS電晶體區域之實質的汲極而產生作用。結果，在具有串聯連接之第一閘極導體層5a之第一N通道MOS電晶體區域、與具有第二閘極導體層5b之第二N通道MOS電晶體區域之間之通道區域7的第一交界區域，電場成為最大，在此區域產生撞擊游離化(impact ionization)現象。由於此區域係從具有連接有字元線WL之第二閘極導體層5b 之第二N通道MOS電晶體區域觀看到之源極側的區域，故將此現象稱為源極側撞擊游離化現象。由於此源極側撞擊游離化現象，電子從連接有源極線SL的N+層3a朝向連接有位元線的N+層3b流動。被加速後的電子會撞擊晶格Si原子，且藉由該運動能量而產生電子、電洞對。所產生之電子的一部分雖會流動於第一閘極導體層5a和第二閘極導體層5b，但大部分會流動於連接有位元線BL的N+層3b(未圖示)。
再者，如圖3A(c)所示，所產生的電洞群9(申請專利範圍之「電洞群」的一例)為通道區域7的多數載子，且將通道區域7充電為正偏壓。由於連接有源極線SL的N+層3a為0V，故通道區域7係充電至連接有源極線SL之N+層3a與通道區域7之間之PN接合之內建電壓Vb(約0.7V)。當通道區域7被充電為正偏壓時，第一N通道MOS電晶體區域和第二N通道MOS電晶體區域的臨限值電壓即會因為基板偏壓效應而變低。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入動作。在時刻T6至T7，字元線WL的電壓從VWLH降低至Vss。此時字元線WL與通道區域7雖會進行第二電容耦合，但字元線WL之電壓VWLH變為通道區域7之電壓為Vb時之第二N通道MOS電晶體區域之臨限值電壓VtWL”1”以下為止，反轉層12b會遮蔽該第二電容耦合。因此，字元線WL與通道區域7之實質的電容耦合，只在字元線WL為VtWL”1”以下且下降至Vss的時候。結果，通道區域7的電壓變為Vb-βWL×VtWL”1”。在此，VtWL”1”係比前述VtWL”0”更低，βWL×VtWL”1”較小。
接著使用圖3A(b)來說明動態快閃記憶單元的寫入動作。在時刻T8至T9，位元線BL從VBLH降低至Vss。由於位元線BL與通道區域7係電容耦合，故最終通道區域7的”1”寫入電壓VFB”1”將如下式。
VFB”1”=Vb-βWL×VtWL”1”-βBL×VBLH (7)
在此，位元線BL與通道區域7的耦合比βBL亦較小。
藉此，如圖3B所示，連接有字元線WL之第二通道Si層7b之第二N通道MOS電晶體區域的臨限值電壓變低。進行將此通道區域7之”1”寫入狀態的電壓VFB”1”設為第一資料保持電壓(申請專利範圍之「第一資料保持電壓」的一例)的記憶體寫入動作，且分配於邏輯記憶資料”1”。
另外，亦可於寫入動作時，替代第一交界區域，在第一雜質層3a與第一通道半導體層7a之間的第二交界區域、或第二雜質層3b與第二通道半導體層7b之間的第三交界區域，藉由撞擊游離化現象產生電子、電洞對，且以所產生的電洞群9將通道區域7予以充電。
茲使用圖4A至圖4E來說明記憶體抹除動作(申請專利範圍之「抹除動作」的一例)機制。
圖4A係顯示用以說明頁抹除動作的記憶區塊電路圖。在此，雖顯示了3行×3列共計9個記憶單元CL11至CL33，但實際的記憶區塊係比此行列更大。在記憶單元排列成矩陣狀的時候，將此排列之一方的方向稱為「行方向」(或「行狀」)，且將垂直於該行方向的方向稱為「列方向」(或「列狀」)。在各記憶單元中，係連接有源極線SL、位元線BL1至BL3、板線PL1至PL3、字元線WL1至WL3。例如，在此區塊中，假設板線PL2和字元線WL2所連接的記憶單元CL21至CL23被選擇，進行頁抹除動作。
圖4B(a)至(d)和圖4C係說明頁抹除動作的機制。在此，N+層3a、3b間的通道區域7係從基板電性分離而成為浮體。圖4B(a)係顯示抹除動作之主要節點之時序(timing)動作波形圖。在圖4B(a)中，T0至T12係表示抹除動作開始至結 束為止的時刻。圖4B(b)係顯示在抹除動作前的時刻T0，於之前的周期經由撞擊游離化所產生的電洞群9蓄積於通道區域7的狀態。再者，於時刻T1至T2，位元線BL1至BL3和源極線SL分別成為從Vss變為VBLH和VSLH的高電壓狀態。在此，Vss係例如為0V。此動作係於下一個期間時刻T3至T4，在頁抹除動作所選擇之板線PL2和字元線WL2分別成為從第一電壓VPLL變為第二電壓VPLH、從第三電壓Vss變為第四電壓VWLH的高電壓狀態，不會在通道區域7形成連接有板線PL2之第一閘極導體層5a之內周的反轉層12a、和連接有字元線WL2之第二閘極導體層5b之內周的反轉層12b。因此，VBLH和VSLH的電壓，較佳為當字元線WL2側的第二N通道MOS電晶體區域與板線PL2側的第一N通道MOS電晶體區域的臨限值電壓分別設為VtWL和VtPL時，為VBLH>VWLH+VtWL、VSLH>VPLH+VtPL。例如，當VtWL和VtPL為0.5V時，VWLH和VPLH可設定為3V，VBLH和VSLH可設定為3.5V以上。
接著說明圖4B(a)的頁抹除動作機制。在第一期間的時刻T3至T4，伴隨著板線PL2和字元線WL2變為第二電壓VPLH和第四電壓VWLH的高電壓狀態，浮體狀態之通道區域7的電壓，係因為板線PL2與通道區域7的第一電容結合、和字元線WL2與通道區域7的第二電容結合而被推升。通道區域7的電壓係從”1”寫入狀態的VFB”1”變為高電壓。此係由於位元線BL1至BL3與源極線SL的電壓為VBLH和VSLH的高電壓，因此源極N+層3a與通道區域7之間的PN接合、和汲極N+層3b與通道區域7之間的PN接合為逆偏壓狀態，故而可進行升壓。
接著說明圖4B(a)的頁抹除動作機制。在下一個期間的時刻T5至T6，位元線BL1至BL3和源極線SL的電壓，從高電壓的VBLH和VSLH降低至Vss。結果，源極N+層3a與通道區域7之間的PN接合、和汲極N+層3b與通道區域7之間的PN接合，如圖4B(c)所示成為正偏壓狀態，而通道區域7之電洞群9中的殘存電洞 群係排出至源極N+層3a、和汲極N+層3b。結果，通道區域7的電壓VFB係成為源極N+層3a和P層的通道區域7所形成的PN接合、及汲極N+層3b和P層的通道區域7所形成的PN接合的內建電壓Vb。
接著說明圖4B(a)的頁抹除動作機制。接著在時刻T7至T8，位元線BL1至BL3和源極線SL的電壓，從Vss上升至高電壓的VBLH和VSLH。藉由此措施，如圖4B(d)所示，於時刻T9至T10，在將板線PL2和字元線WL2從第二電壓VPLH和第四電壓VWLH分別下降至第一電壓VPLL和第三電壓Vss之際，不會在通道區域7形成板線PL側的反轉層12a和字元線WL2側的反轉層12b，通道區域7的電壓VFB係可效率良好地藉由板線PL2與通道區域7的第一電容結合、和字元線WL2與通道區域7的第二電容結合而從Vb成為VFB”0”。因此，”1”寫入狀態和”0”抹除狀態之通道區域7的電位差△VFB係以下式來表示。
VFB”1”=Vb-βWL×VtWL”1”-βBL×VBLH (7)
VFB”0”=Vb-βWL×VWLH-βPL×(VPLH-VPLL) (8)
△VFB=VFB“1”-VFB“0”=βWL×VWLH+βPL×(VPLH-VPLL)-βWL×VtWL“1”-βBL×VBLH (9)
在此，βWL與βPL的和係0.8以上，△VFB變大，可充分取得餘裕。
結果，如圖4C所示，在”1”寫入狀態和”0”抹除狀態下，可取得大幅餘裕。在此，在”0”抹除狀態下，板線PL2側的臨限值電壓係因為基板偏壓效應而變高。因此，當將板線PL2的施加電壓例如設為該臨限值電壓以下時，板線PL2側的第一N通道MOS電晶體區域即變為非導通而不使記憶單元電流流動。圖4C之右側的「PL：非導通」係顯示了其情形。
接著說明圖4B(a)的頁抹除動作機制。接著於第四期間的時刻T11至T12，位元線BL1至BL3和源極線SL的電壓分別從VBLH下降至Vss、從VSLH下降至Vss，抹除動作結束。此時，位元線BL1至BL3和源極線SL雖因為電容結合而稍拉低通道區域7的電壓，但由於與在時刻T7至T8位元線BL1至BL3和源極線SL因為電容結合而拉高通道區域7之電壓的程度相等，故位元線BL1至BL3和源極線SL之電壓的上升下降係彼此抵銷，結果對於通道區域7的電壓不造成影響。將此通道區域7之”0”抹除狀態的電壓VFB”0”設為第二資料保持電壓(申請專利範圍之「第二資料保持電壓」的一例)以進行頁抹除動作，且分配於邏輯記憶資料”0”。
接著使用圖4D(a)至(d)來說明頁抹除動作的機制。圖4D和圖4B的差異，係在於於頁抹除動作中位元線BL1至BL3係設為Vss或浮體狀態之點、及字元線WL2係固定於Vss之點。藉此，即使於時刻T1至T2，源極線SL從Vss上升至VSLH，字元線WL2的第二N通道MOS電晶體區域也會變為非導通，記憶單元電流不會流動。因此，不會有因為撞擊游離化現象所導致之電洞群9的產生。除此之外，與圖4B同樣地源極線SL振盪於Vss與VSLH之間，板線PL2係振盪於VPLL與VPLH之間。結果，如圖4D(c)所示，電洞群9係被排出至源極線SL的第一雜質層N+層3a。
接著使用圖4E(a)至(d)來說明頁抹除動作的機制。圖4E與圖4B的差異，係在於於頁抹除動作中源極線SL係設為Vss或浮體狀態的點、及板線PL2係固定於Vss的點。藉此，即使於時刻T1至T2，位元線BL1至BL3從Vss上升至VBLH，板線PL2的第一N通道MOS電晶體區域也會變為非導通，記憶單元電流不會流動。因此，不會有因為撞擊游離化現象所導致之電洞群9的產生。除此之外，與圖4B同樣地位元線BL1至BL3振盪於Vss與VBLH之間，字元線WL2係振盪於Vss 與VWLH之間。結果，如圖4E(c)所示，電洞群9係被排出至位元線BL1至BL3的第二雜質層N+層3b。
圖5A(a)至(c)係用以說明本發明之第一實施型態之動態快閃記憶單元之讀取動作的圖。如圖5(a)所示，當通道區域7充電至內建電壓Vb(約0.7V)時，具有連接有字元線WL之第二閘極導體層5b之第二N通道MOS電晶體區域的臨限值電壓即會因為基板偏壓效應而降低。將此狀態分配給邏輯記憶資料”1”。如圖5(b)所示，在進行寫入之前選擇的記憶區塊，預先為抹除狀態”0”，通道區域7的電壓VFB成為VFB”0”。藉由寫入動作隨機地記憶寫入狀態”1”。結果，對於字元線WL作成邏輯”0”和”1”的邏輯記憶資料。如圖5(c)所示，利用對於此字元線WL的二個臨限值電壓的高低差，以感測放大器(sense amplifier)進行讀取。
接著使用圖6A和圖6B來說明記憶體讀取動作的電路區塊圖和動作波形圖。
在圖6A中，顯示了複數個記憶單元C00至C33排列成矩陣狀之配置成4行×4列之區塊(申請專利範圍之「區塊」之一例)的一部分。在此，於實際的區塊中，記憶單元數係比4行×4列更多。於各記憶單元中，連接有字元線WL0至WL3、板線PL0至PL3、及位元線BL0至BL3。再者，位元線BL0至BL3係連接於感測放大器電路SA0至SA3。
接著在圖6A中，具體地說明例如記憶單元C01、C11、C21和C31進行記憶體讀取動作(申請專利範圍之「記憶體讀取動作」的一例)的情形。圖6B雖顯示了動作波形圖，但係選擇連接於記憶單元C01、C11、C21和C31的字元線WL1、及板線PL1。字元線WL1係於時刻T1至T2中，從第一電壓V1(申請專利範圍之「第一電壓」的一例)升高為第二電壓V2(申請專利範圍之「第二電壓」的一 例)。在此，第一電壓係可為例如接地電壓Vss=0V。在字元線WL1從第一電壓上升至第二電壓時，位元線BL0至BL3係低電壓的第三電壓V3(申請專利範圍之「第三電壓」的一例)，故會在第二通道半導體層7b形成反轉層12b。結果，字元線WL1、與通道半導體層7b的電容結合被遮蔽(屏蔽)，防止已進行過”1”寫入之記憶單元之蓄積於通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。在此，第三電壓係可例如為接地電壓Vss=0V。
接著在圖6B的時刻T3至T4，位元線BL0至BL3從第三電壓V3升高變為第四電壓V4(申請專利範圍之「第四電壓」的一例)，於第四電壓V4成為浮體狀態。字元線WL1係領先位元線BL0至BL3成為第二電壓V2，故記憶單元C01、C11、C21、C31的記憶資料(申請專利範圍之「記憶資料」的一例)被讀取至浮體狀態的位元線BL0至BL3。再者，被讀取至位元線BL0至BL3的資料，係由感測放大器電路SA0至SA3判定邏輯「1」和「0」。在此，”0”讀取之浮體狀態的位元線BL係保持第四電壓V4。此外，”1”讀取之浮體狀態的位元線BL係藉由記憶單元電流放電，且下降至第三電壓V3(時刻T5)。之後，當為使用了正反器電路的動態型感測放大器電路SA0至SA3的情形下，係偵測該電位差。
此外，當使用利用了電流鏡(current mirror)電路之靜態型感測放大器電路作為感測放大器電路SA0至SA3的情形下，係將例如P型MOS電晶體的負荷電晶體連接於各位元線BL0至BL3(未圖示)。再者，藉由此負荷電晶體和電流鏡電流抵抗，且以電流鏡電路來判定邏輯「1」和「0」。
接著在圖6B的時刻T6和T7，保持著第四電壓V4的位元線BL0至BL3下降至第三電壓V3，重設動作(申請專利範圍之「重設動作」的一例)開始。 在此時點，字元線WL1係高電壓的第二電壓V2。結果，伴隨著位元線BL0至BL3的下降，在第二通道半導體層7b形成反轉層12b。
再者，在時刻T8和T9，字元線WL1從第二電壓V2下降至第一電壓V1。在第二通道半導體層7b中具有反轉層12b，字元線WL1、與第二通道半導體層7b的電容結合被遮蔽(屏蔽)，防止已進行過”1”寫入之記憶單元之蓄積於通道半導體層的電洞群9從第一雜質層3a和第二雜質層3b的一方或兩方被移除。
在記憶體讀取動作和重設動作中，源極線SL係可設定為第五電壓V5(申請專利範圍之「第五電壓」的一例)。在此，第五電壓V5係可為例如接地電壓Vss=0V。此外，在記憶體讀取動作和重設動作中，屬於第一驅動控制線的板線PL1係可設定為第六電壓V6(申請專利範圍之「第六電壓」的一例)。
在圖6A和圖6B中，雖已說明了板線PL1係與字元線WL1同樣地被解碼且被選擇的情形，但板線PL亦可具有在區塊共通的構造，不進行解碼。
接著使用圖6C和圖6D來說明本發明之再新動作(申請專利範圍之「再新動作」的一例)。
圖6C(a)係顯示由一個半導體基體所構成之”1”寫入之單體的動態快閃記憶單元。”1”寫入之通道區域7的初始電壓雖為VFB”1”，但隨著時間變化會降低至VFB”1”-V α。此雖係因為電洞群9自通道區域7洩漏的洩漏電流所引起，但卻為流向N+層3a和N+層3b的洩漏電流。圖6C(b)係顯示複數個半導體基體排列成矩陣狀之構成同一區塊之一部分的八個動態快閃記憶單元CL00至CL13。在此，動態快閃記憶單元CL00、CL02、CL03、CL11、CL13係第一時刻(申請專利範圍之「第一時刻」的一例)為”1”寫入狀態，剩餘的電洞群9係被保持於通道區域7。此外，動態快閃記憶單元CL01、CL10、CL12係”0”抹除狀態，剩餘的電洞群9未 被保持於通道區域7。為了進行”1”寫入狀態之動態快閃記憶單元CL00、CL02、CL03、CL11、CL13的再新動作，對於位元線BL0至BL3、字元線WL0和WL1、板線PL0和PL1施加正偏壓，且將源極線SL設為Vss。在此，Vss係例如為0V。其具體之動作波形的一例如圖6D(a)所示，此為時刻T10至T14之位元線BL、源極線SL、字元線WL、板線PL、成為浮體FB之通道區域7之電壓的經時變化。在屬於第二時刻(申請專利範圍之「第二時刻」的一例)的時刻T10，”1”寫入之動態快閃記憶體之通道區域7的電壓係降低為VFB1=VFB”1”-V α。於時刻T11，字元線WL的電壓從第七電壓V7(申請專利範圍之「第七電壓)的一例」上升至第八電壓V8(申請專利範圍之「第八電壓」的一例)。結果，藉由字元線WL與P層之通道區域7之間的電容結合，將βWL設為字元線WL與通道區域7之間之電容結合的耦合比，通道區域7的電壓係以VFB2和以下的式(2)和(10)來表示。
βWL=CWL/(CWL+CBL+CSL) (2)
VFB2=VFB1+βWL×(V8-V7) (10)
在此，第七電壓V7係例如可為接地電壓Vss=0V。
接著，於時刻T12，位元線BL從第九電壓V9(申請專利範圍之「第九電壓」的一例)變為第十電壓V10(申請專利範圍之「第十電壓」的一例)的高電壓。在此，第九電壓V9係例如可為接地電壓Vss=0V。此外，第十電壓V10係”1”寫入之區塊再新動作之位元線BL的施加電壓。結果，在”1”寫入狀態之動態快閃記憶單元CL00、CL02、CL03、CL11、CL13中，由板線PL0和PL1所連接之第一閘極導體層5a包圍通道區域7的第一N通道MOS電晶體區域係在飽和區域動作，而由字元線WL0和WL1所連接之第二閘極導體層5b包圍通道區域7的第二N通道MOS電晶體區域係在線形區域動作。伴隨此，電流從汲極N+層3b流動至源極N+ 層3a，且因為撞擊游離化現象而產生電洞群9，將通道區域7充滿。結果，通道區域7的電壓成為內建電壓Vb(約0.7V)。另一方面，在”0”抹除狀態之動態快閃記憶單元CL01、CL10、CL12中，由於板線PL0和PL1所連接之第一閘極導體層5a包圍通道區域7之第一N通道MOS電晶體區域之”0”抹除狀態的臨限值電壓VtPL”0”、及字元線WL0和WL1所連接之第二閘極導體層5b包圍通道區域7之第二N通道MOS電晶體區域之”0”抹除狀態的臨限值電壓VtWL”0”較高，故在時刻T12，電流不會從汲極N+層3b流動至源極N+層3a，不會引起撞擊游離化現象。
接著，於時刻T13，位元線BL從第十電壓V10降低至第九電壓V9。伴隨此，在字元線WL所連接之第二閘極導體層5b所包圍的通道區域7，產生反轉層12b。此反轉層會遮蔽第二閘極導體層5b與通道區域7之間的第二電容結合。若設第二閘極導體層5b包圍通道區域7之第二N通道MOS電晶體區域之”1”寫入狀態的臨限值電壓為VtWL”1”，則字元線WL之電壓成為VtWL”1”以下時第二閘極導體層5b與通道區域7之間的第二電容結合發生作用，通道區域7的電壓成為式(11)所表示的Vb1。
Vb1=Vb-βBL(V10-V9) (11)
接著，於時刻T14，字元線WL雖從第八電壓V8降低至第七電壓V7，”1”寫入的區塊再新動作結束，但最終之通道區域7的電壓VFB”1”成為式(12)所表示的Vb2。
VFB“1”=Vb2=Vb1-βWL×(V8-V7)=Vb-βBL×(V10-V9)-βWL×(V8-V7) (12)
因此，如圖6D(b)所示，在字元線電壓VWL和單元電流Icell的關係圖上，第二閘極導體層5b包圍通道區域7之第二N通道MOS電晶體區域的臨限值電壓VtWL會從虛線之再新動作前的”1”寫入狀態降低至實線的”1”寫入狀態。
此外，在圖1中，Si柱2的水平剖面形狀即使為圓形、橢圓形、長方形，亦可進行本實施型態中所說明的動態快閃記憶體動作。此外，亦可在相同晶片上混合著圓形、橢圓形、長方形的動態快閃記憶單元。
此外，在圖1中，係以設置包圍著在基板上朝垂直方向豎立之Si柱2之側面整體之第一閘極絕緣層4a、第二閘極絕緣層4b，且以包圍著第一閘極絕緣層4a、第二閘極絕緣層4b之整體之方式具有第一閘極導體層5a、第二閘極導體層5b之SGT為例說明了動態快閃記憶體元件。如本實施型態之說明所示，本動態快閃記憶體元件只要係滿足因為撞擊游離化現象所產生之電洞群9被保持於通道區域7之條件的構造即可。為此之故，通道區域7只要係與基板分離之浮體構造即可。藉此，即使使用例如屬於SGT之一的GAA(Gate All Around，閘極全環電晶體，例如參照非專利文獻11)技術、Nanosheet技術(例如參照非專利文獻12)，將通道區域的半導體基體相對於基板水平地形成，亦可進行前述的動態快閃記憶體動作。此外，亦可為使用了SOI的元件構造(例如參照非專利文獻7至10)。在此元件構造中，通道區域的底部係鄰接於SOI基板的絕緣層，而且以包圍其他通道區域之方式被閘極絕緣層和元件分離絕緣層所包圍。在此構造中，通道區域亦成為浮體構造。如此，在本實施型態所提供的動態快閃記憶體元件中，滿足通道區域為浮體構造的條件即可。此外，即使是將Fin電晶體(例如參照非專利文獻13)形成於SOI基板上的構造，若通道區域為浮體構造則可進行本動態快閃動作。
此外，亦可在”1”寫入中，使用閘極引發汲極洩漏(GIDL：Gate Induced Drain Leakage)電流(例如參照非專利文獻14)產生電子、電洞對，且以所產生的電洞群來充滿通道區域7內。
此外，本說明書和圖式中之式(1)至(12)係為了定性地說明現象所使用之式，現象不受到該等式所限定。
另外，在圖3A和圖3B的說明中，雖將字元線WL、位元線BL、和源極線SL的重設電壓記載為Vss，但亦可將各者設為不同的電壓。
此外，圖4A、4D及4E係顯示了頁抹除動作條件的一例。相對於此，若可實現從N+層3a、N+層3b的任一者或兩方去除位於通道區域7之電洞群9的狀態，則亦可變更施加於源極線SL、板線PL、位元線BL、字元線WL的電壓。此外，亦可在頁抹除動作中對於所選擇之頁的源極線SL施加電壓，位元線BL設為浮體狀態。此外，亦可在頁抹除動作中對於所選擇之頁的位元線BL施加電壓，源極線SL設為浮體狀態。
此外，在圖1中，於垂直方向上，在被屬於第一絕緣層的絕緣層6所包圍之部分的通道區域7中，係形成為第一通道區域7a、第二通道區域7b的電位分布相連。藉此，第一通道區域7a、第二通道區域7b的通道區域7係在垂直方向上於被屬於第一絕緣層之絕緣層6所包圍的區域相連。
另外，較理想為在圖1中，將板線PL所連接之第一閘極導體層5a之垂直方向的長度，設為比字元線WL所連接之第二閘極導體層5b之垂直方向的長度更長，設為CPL>CWL。然而，只要附加板線PL，字元線WL相對於通道區域7之電容耦合的耦合比(CWL/(CPL+CWL+CBL+CSL))就會變小。結果，浮體之通道區域7的電位變動△VFB變小。
此外，板線PL的電壓VPLL於在區塊抹除動作之選擇抹除以外的各動作模式中，例如可施加2V的固定電壓。
另外，在本說明書和申請專利範圍中言及「閘極絕緣層或閘極導體層等覆蓋通道等」時的「覆蓋」之意，亦包含如SGT或GAA般包圍整體的情形、如Fin電晶體般以殘留一部分之方式包圍的情形、更如平面型電晶體般在平面型者上方重疊的情形。
在圖1中，第一閘極導體層5a係包圍了第一閘極絕緣層4a的整體。相對於此，第一閘極導體層5a亦可設為俯視觀察時包圍著第一閘極絕緣層4a之一部分的構造。此時，未被第一閘極導體層5a所覆蓋之第一閘極絕緣層的外側，係可被絕緣層、或與第一閘極導體層電性分離的第三閘極導體層所覆蓋。另外，當設置第三閘極導體層時，係可對於第三閘極導體層施加恆壓、或脈衝電壓，而進行動態快閃記憶體動作。此外，如上所述，於俯視觀察時，可藉由第一閘極導體層5a包圍第一閘極絕緣層4a之一部分的構造，將許多電洞群蓄積於第一通道區域7a。
此外，亦可如圖1所示，將第一閘極導體層5a分割為二個以上，且將各者設為板線的導體電極，以同步或非同步之方式利用相同的驅動電壓或不同的驅動電壓使之動作。同樣地，亦可將第二閘極導體層5b分割為二個以上，且將各者設為字元線的導體電極，以同步或非同步之方式利用相同的驅動電壓或不同的驅動電壓使之動作。藉此，亦可進行動態快閃記憶體動作。再者，當將第一閘極導體層5a分割為二個以上時，所分割之第一閘極導體層的至少一者，係進行上述之第一閘極導體層5a的作用。此外，在所分割的第二閘極導體層5b中，所分割之第二閘極導體層的至少一者亦進行上述之第二閘極導體層5b的作用。
此外，上述之施加於位元線BL、源極線SL、字元線WL、板線PL的電壓條件、和浮體的電壓，係用以進行抹除動作、寫入動作、讀取動作之基本動作的一例，若可進行本發明的基本動作，亦可為其他電壓條件。
本實施型態係提供下列特徵。
(特徵一)
在本實施型態的動態快閃記憶單元中，係由成為源極、汲極的N+層3a、3b、通道區域7、第一閘極絕緣層4a、第二閘極絕緣層4b、第一閘極導體層5a、第二閘極導體層5b整體形成為柱狀。此外，成為源極的N+層3a係連接於源極線SL，成為汲極的N+層3b係連接於位元線BL，第一閘極導體層5a係連接於板線PL，第二閘極導體層5b係連接於字元線WL。連接有板線PL之第一閘極導體層5a的閘極電容，其特徵為比連接有字元線WL之第二閘極導體層5b之閘極電容大的構造。在本動態快閃記憶單元中，係朝垂直方向層積有第一閘極導體層、第二閘極導體層。因此，即使設為連接有板線PL之第一閘極導體層5a的閘極電容比連接有字元線WL之第二閘極導體層5b之閘極電容大的構造，亦不會使俯視觀察時記憶單元面積增大。藉此，即可同時實現動態快閃記憶單元的高性能化和高集積化。
(特徵二)
在進行本發明之第一實施型態之動態快閃記憶單元之記憶體讀取動作和再新動作之際，字元線WL領先位元線BL上升。結果，在進行過”1”寫入之記憶單元的通道區域7形成反轉層12b，字元線WL與通道區域7的電容結合被遮蔽(屏蔽)。因此，不會排出蓄積於通道半導體層7之電洞群9的一部分，即使反復進行讀取動作，亦可防止誤讀取，可提供一種可靠性高的記憶裝置。
(特徵三)
接續本發明之第一實施型態之動態快閃記憶單元之(特徵二)中所說明的動作，在記憶體讀取動作和再新動作的重設動作中，位元線BL係領先字元線WL下降。結果，字元線WL與通道半導體層7的電容結合，係被形成於通道半導體層7的反轉層12b所遮蔽(屏蔽)。因此，不會排出蓄積於通道半導體層7之電洞群9的一部分，即使反復進行讀取動作，亦不會失去”1”寫入資料，可提供一種可靠性高的記憶裝置。
(特徵四)
若注意本發明之第一實施型態之動態快閃記憶單元之板線PL所連接之第一閘極導體層5a的作用，在動態快閃記憶單元進行寫入、讀取動作之際，字元線WL的電壓會上下振盪。此時，板線PL係負擔減低字元線WL與通道區域7之間之電容結合比的作用。結果，可顯著地抑制字元線WL之電壓上下振盪之際之通道區域7之電壓變化的影響。藉此，可將顯示邏輯”0”和”1”之字元線WL之SGT電晶體的臨限值電壓差增大。此將關係到動態快閃記憶單元之動作餘裕的擴大。
(特徵五)
在圖6A中，可將板線設為在記憶單元C00至C33為共通。結果，不僅可使製程與電路變得簡單，而且可實現更高速化。
(其他實施型態)
另外，在本發明中雖形成了Si柱，但亦可為由Si以外之半導體材料所構成的半導體柱。此點在本發明之其他實施型態中亦復相同。
此外，在縱型NAND(反及)型快閃記憶體電路中，係以半導體柱為通道，朝垂直方向形成複數段由包圍該半導體柱之通道氧化層、電荷蓄積層、層間絕緣層、控制導體層所構成的記憶單元。在此等記憶單元之兩端的半導體柱 中，具有對應源極的源極線雜質層、及對應汲極的位元線雜質層。此外，相對於一個記憶單元，若該兩側之記憶單元的一方為源極，則另一方則發揮作為汲極的作用。如此，縱型NAND型快閃記憶體電路係SGT電路的一種。因此，本發明亦可應用於與NAND型快閃記憶體電路的混合電路。
此外，亦可在”1”寫入中，藉由非專利文獻10和非專利文獻14所記載之使用閘極引發汲極洩漏電流(GIDL：Gate Induced Drain Leakage)的撞擊游離化現象而產生電子、電洞對，且以所產生的電洞群充滿浮體FB內。此點在本發明之其他實施型態中亦復相同。
此外，在圖1中，即使是在使N+層3a、3b、P層Si柱2之各個導電型之極性相反的構造中，亦可進行動態快閃記憶體動作。此時，在屬於N型的Si柱2中，多數載子係成為電子。因此，因為撞擊游離化所產生的電子群被蓄積於通道區域7中而設定”1”狀態。
此外，本發明在不脫離本發明之廣義的精神與範圍下，亦可進行各種實施型態及變更。此外，上述的實施型態，係用以說明本發明之一實施例者，非限定本發明的範圍。上述實施例及變形例係可任意地組合。再者，即使視需要而去除上述實施型態之構成要件的一部分亦均屬本發明之技術思想的範圍內。
[產業上的可利用性]
依據本發明之使用了半導體元件的記憶裝置，可獲得高密度而且高性能之使用了SGT之記憶裝置的動態快閃記憶體。
BL0,BL1至BL3:位元線
PL1:板線
SL:源極線
WL1:字元線

Claims (8)

  1. 一種半導體元件記憶裝置，係具備由複數個記憶單元排列成矩陣狀的區塊，
    前述各記憶單元係具有：
    半導體基體，係在基板上相對於前述基板朝垂直方向豎立或朝水平方向延伸；
    第一雜質層和第二雜質層，係位於前述半導體基體的兩端；
    第一閘極絕緣層，係包圍前述第一雜質層與前述第二雜質層之間之前述半導體基體之側面的一部分或全部，且接觸或接近前述第一雜質層；
    第二閘極絕緣層，係包圍前述半導體基體之側面的一部分或全部，且與前述第一閘極絕緣層相連，且接觸或接近前述第二雜質層；
    第一閘極導體層，係覆蓋前述第一閘極絕緣層的一部分或整體；
    第二閘極導體層，係覆蓋前述第二閘極絕緣層；及
    通道半導體層，為前述半導體基體之中被前述第一閘極絕緣層和前述第二閘極絕緣層所覆蓋而成者；
    前述各記憶單元係：
    控制施加於前述第一閘極導體層、前述第二閘極導體層、前述第一雜質層和前述第二雜質層的電壓，而在前述通道半導體層的內部保持因為撞擊游離化現象或閘極引發汲極洩漏電流所形成的電洞群，
    進行將前述通道半導體層之電壓設為第一資料保持電壓之記憶體寫入動作，
    控制施加於前述第一雜質層、前述第二雜質層、前述第一閘極導體層和前述第二閘極導體層的電壓，而從前述第一雜質層和前述第二雜質層的一方或兩方移除前述電洞群，且將前述通道半導體層的電壓設為比前述第一資料保持電壓低的第二資料保持電壓，以進行記憶體抹除動作，
    前述各記憶單元的前述第一雜質層係與源極線連接，前述各記憶單元的前述第二雜質層係與位元線連接，前述各記憶單元的前述第一閘極導體層和前述第二閘極導體層中的一方係與字元線連接，另一方則與第一驅動控制線連接，
    在前述字元線的電壓從第一電壓變為比前述第一電壓高的第二電壓之後，前述位元線的電壓從第三電壓變為比前述第三電壓高的第四電壓，進行將前述字元線所選擇之複數個前述記憶單元的記憶資料讀取至前述位元線的記憶體讀取動作。
  2. 如請求項1所述之半導體元件記憶裝置，其中，前述記憶體讀取動作後的重設動作係在前述位元線的電壓從前述第四電壓變為前述第三電壓之後，前述字元線的電壓從前述第二電壓變為第一電壓。
  3. 如請求項1所述之半導體元件記憶裝置，其中，前述源極線係於前述記憶體讀取動作時和前述重設動作時被設定為第五電壓。
  4. 如請求項3所述之半導體元件記憶裝置，其中，前述第一驅動控制線係於前述記憶體讀取動作時和前述重設動作時被設定為第六電壓。
  5. 如請求項4所述之半導體元件記憶裝置，其中，前述第六電壓係比前述第五電壓高。
  6. 如請求項1所述之半導體元件記憶裝置，其中，於第一時刻時，前述通道半導體層的電壓係成為第一資料保持電壓，且於從前述第一時刻起經 過一段時間後的第二時刻時，前述字元線的電壓從第七電壓變為比前述第一電壓高的第八電壓之後，前述位元線的電壓從第九電壓變為比前述第三電壓高的第十電壓，對於前述通道半導體層的電壓為前述第一資料保持電壓的前述半導體基體進行再新動作，使前述通道半導體層的電壓恢復為前述第一資料保持電壓程度。
  7. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層與前述通道半導體層之間的第一閘極電容係形成為比前述第二閘極導體層與前述通道半導體層之間的第二閘極電容大。
  8. 如請求項1所述之半導體元件記憶裝置，其中，前述第一閘極導體層在俯視觀察時係以包圍著前述第一閘極絕緣層之方式分離成二個導體層。
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